JP2000150509A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】優良な多結晶薄膜半導体装置を比較的低温で製
造する。 【解決手段】半導体膜をＬＰＣＶＤ法で形成する。気相
堆積法で形成された半導体膜に一原子層酸化時間が酸化
膜応力緩和時間より長い条件にて熱酸化を施す。
造する。 【解決手段】半導体膜をＬＰＣＶＤ法で形成する。気相
堆積法で形成された半導体膜に一原子層酸化時間が酸化
膜応力緩和時間より長い条件にて熱酸化を施す。
Description
【０００１】
【発明の属する技術分野】本願発明は１０７０℃程度以
下の比較的低温にて多結晶性若しくは非晶質性半導体膜
表面に高品質な半導体酸化膜を熱酸化法にて形成する技
術に関する。取り分けこの技術を用いて多結晶薄膜半導
体装置に代表される薄膜半導体装置を高性能を維持した
侭、比較的低温にて製造する方法に関する。
下の比較的低温にて多結晶性若しくは非晶質性半導体膜
表面に高品質な半導体酸化膜を熱酸化法にて形成する技
術に関する。取り分けこの技術を用いて多結晶薄膜半導
体装置に代表される薄膜半導体装置を高性能を維持した
侭、比較的低温にて製造する方法に関する。
【０００２】又、本願発明は窮めて高品質な多結晶性半
導体膜を形成する技術に関する。取り分けこの技術を用
いて多結晶薄膜半導体装置に代表される薄膜半導体装置
の性能を著しく向上せしめる製造方法に関する。
導体膜を形成する技術に関する。取り分けこの技術を用
いて多結晶薄膜半導体装置に代表される薄膜半導体装置
の性能を著しく向上せしめる製造方法に関する。
【０００３】
【従来の技術】多結晶硅素薄膜トランジスタ（ｐ−Ｓｉ
ＴＦＴ）に代表される薄膜半導体装置は現在、主とし
て１１００℃程度以上の高温を利用した所謂高温工程と
呼ばれる手法で製造されて居る。高温工程とは化学気相
堆積法（ＣＶＤ法）等で基板上に硅素薄膜を形成した後
に、この硅素薄膜表面を前述の１１００℃程度以上の高
温で熱酸化するとの方法をその骨格として居る。斯様に
して得られた多結晶硅素膜と酸化硅素膜を金属−酸化膜
−半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）の
半導体膜とゲート酸化膜として活用するので有る。
ＴＦＴ）に代表される薄膜半導体装置は現在、主とし
て１１００℃程度以上の高温を利用した所謂高温工程と
呼ばれる手法で製造されて居る。高温工程とは化学気相
堆積法（ＣＶＤ法）等で基板上に硅素薄膜を形成した後
に、この硅素薄膜表面を前述の１１００℃程度以上の高
温で熱酸化するとの方法をその骨格として居る。斯様に
して得られた多結晶硅素膜と酸化硅素膜を金属−酸化膜
−半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）の
半導体膜とゲート酸化膜として活用するので有る。
【０００４】
【発明が解決しようとする課題】斯くした多結晶硅素薄
膜トランジスタの普及に伴い、その生産性の向上と価格
の低減が求められて居る。こうした要求は基板を大きく
して薄膜半導体装置の取れ個数を増す事や、製造装置寿
命を長くする事に依り満たされる訳で有る。然るに従来
の１１００℃程度以上の高温過程を利用した技術の侭で
は、基板の大型化に伴い基板の熱に依る歪みや伸縮等の
変形が指数関数的に増大し、事実上基板を大型化し得な
いので有る。又、製造装置も使用温度が高ければ高い
程、著しくその寿命を短縮させるのが一般で有る。斯く
した諸事由に則し、現在薄膜半導体装置製造上の工程最
高温度を低下させる事が強く望まれて居る。
膜トランジスタの普及に伴い、その生産性の向上と価格
の低減が求められて居る。こうした要求は基板を大きく
して薄膜半導体装置の取れ個数を増す事や、製造装置寿
命を長くする事に依り満たされる訳で有る。然るに従来
の１１００℃程度以上の高温過程を利用した技術の侭で
は、基板の大型化に伴い基板の熱に依る歪みや伸縮等の
変形が指数関数的に増大し、事実上基板を大型化し得な
いので有る。又、製造装置も使用温度が高ければ高い
程、著しくその寿命を短縮させるのが一般で有る。斯く
した諸事由に則し、現在薄膜半導体装置製造上の工程最
高温度を低下させる事が強く望まれて居る。
【０００５】さて、多結晶薄膜半導体装置を製造する際
の最高温度は、既に述べた様に半導体膜表面に酸化膜を
形成する熱酸化工程で有る。図１に熱酸化温度を変えた
時に出来上がった薄膜半導体装置が如何なる特性を示す
かを出願人が行った実験結果を以て示す。この実験では
石英基板上に非晶質硅素膜（ａ−Ｓｉ）と多結晶硅素膜
（ｐ−Ｓｉ）を其々低圧化学気相堆積法（ＬＰＣＶＤ
法）にて形成し、これらの硅素膜表面を酸素が１００％
で１気圧の雰囲気下にて様々な温度で酸化せしめた。そ
れ以後通常の高温工程に従って多結晶性Ｎ型ＭＯＳ薄膜
半導体装置を作製し、その電気特性を測定したので有
る。図１の横軸は熱酸化時の温度を示し、縦軸は完成し
たトランジスタの電子移動度を示して居る。図中の「Ox
dation of a-Si」は堆積直後の（ａｓ−ｄｅｐｏｓｉｔ
ｅｄ）非晶質硅素膜を熱酸化してＭＯＳＦＥＴを作製し
た事を意味し、同様に「Oxidation of p-Si」は堆積直
後の多結晶硅素膜を熱酸化してＭＯＳＦＥＴを作製した
事を意味して居る。この図から半導体膜の種類に拘わり
なく、酸化温度の低下と共に半導体特性が悪化して行く
事が分かる。この現象は酸化温度が１０７０℃程度以下
の時に取り分け顕著と化し、これが製造工程の低温化を
阻害する最大要因と成って居る。従来技術では酸化工程
の低温化が即、薄膜半導体装置の特性低下を意味して居
るので有る。
の最高温度は、既に述べた様に半導体膜表面に酸化膜を
形成する熱酸化工程で有る。図１に熱酸化温度を変えた
時に出来上がった薄膜半導体装置が如何なる特性を示す
かを出願人が行った実験結果を以て示す。この実験では
石英基板上に非晶質硅素膜（ａ−Ｓｉ）と多結晶硅素膜
（ｐ−Ｓｉ）を其々低圧化学気相堆積法（ＬＰＣＶＤ
法）にて形成し、これらの硅素膜表面を酸素が１００％
で１気圧の雰囲気下にて様々な温度で酸化せしめた。そ
れ以後通常の高温工程に従って多結晶性Ｎ型ＭＯＳ薄膜
半導体装置を作製し、その電気特性を測定したので有
る。図１の横軸は熱酸化時の温度を示し、縦軸は完成し
たトランジスタの電子移動度を示して居る。図中の「Ox
dation of a-Si」は堆積直後の（ａｓ−ｄｅｐｏｓｉｔ
ｅｄ）非晶質硅素膜を熱酸化してＭＯＳＦＥＴを作製し
た事を意味し、同様に「Oxidation of p-Si」は堆積直
後の多結晶硅素膜を熱酸化してＭＯＳＦＥＴを作製した
事を意味して居る。この図から半導体膜の種類に拘わり
なく、酸化温度の低下と共に半導体特性が悪化して行く
事が分かる。この現象は酸化温度が１０７０℃程度以下
の時に取り分け顕著と化し、これが製造工程の低温化を
阻害する最大要因と成って居る。従来技術では酸化工程
の低温化が即、薄膜半導体装置の特性低下を意味して居
るので有る。
【０００６】更に従来技術では図１から分かる様に、仮
令酸化温度を１１６０℃との高温としても、得られる移
動度の最高値は１２０ｃｍ２・Ｖ−１・ｓ−１程度であ
った。現在、多結晶硅素薄膜トランジスタは簡単なシフ
トレジスター回路程度にしか利用されてない。これはそ
の薄膜半導体装置としての性能が単結晶硅素を利用した
金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦ
ＥＴ）に比べて著しく劣って居るが為で有る。
令酸化温度を１１６０℃との高温としても、得られる移
動度の最高値は１２０ｃｍ２・Ｖ−１・ｓ−１程度であ
った。現在、多結晶硅素薄膜トランジスタは簡単なシフ
トレジスター回路程度にしか利用されてない。これはそ
の薄膜半導体装置としての性能が単結晶硅素を利用した
金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦ
ＥＴ）に比べて著しく劣って居るが為で有る。
【０００７】そこで本発明は上述の諸事情を鑑み、その
目的とする所は１０７０℃程度に現れる特異点温度以下
の温度にて半導体膜表面を酸化させても、良質な酸化硅
素膜や良質な半導体膜酸化膜界面を形成する方法を提供
し、以て１０７０℃程度以下の比較的低温で優良な薄膜
半導体装置を製造する方法を提供する事に有る。
目的とする所は１０７０℃程度に現れる特異点温度以下
の温度にて半導体膜表面を酸化させても、良質な酸化硅
素膜や良質な半導体膜酸化膜界面を形成する方法を提供
し、以て１０７０℃程度以下の比較的低温で優良な薄膜
半導体装置を製造する方法を提供する事に有る。
【０００８】又、本発明の別な目的は単結晶硅素を用い
たＭＯＳＦＥＴに匹敵し得る窮めて優良な薄膜半導体装
置を製造する方法を提供する事に有る。
たＭＯＳＦＥＴに匹敵し得る窮めて優良な薄膜半導体装
置を製造する方法を提供する事に有る。
【０００９】
【課題を解決するための手段】本発明は基板上にシリコ
ン（Ｓｉ）を主体とした半導体膜を形成する第一工程
と、此の半導体膜の表面を熱酸化する第二工程とを少な
くとも含む薄膜半導体装置の製造方法に関し、第一工程
は気相堆積法（ＣＶＤ法）にて高次シラン（ＳｉｎＨ
２ｎ＋２：ｎ＝２，３，４）を原料気体の一種として非
晶質半導体膜を堆積した後に、此の非晶質膜を結晶化す
る事で先のシリコン（Ｓｉ）を主体とした半導体膜を形
成して居る事を以て其の特徴と為す。まず第一工程に先
立ち、下地保護膜である酸化硅素膜が形成された基板や
高純度の石英基板に第一の熱処理を施すのが望ましい。
第一の熱処理の温度は８００℃程度から１１００℃程度
の間で有る。
ン（Ｓｉ）を主体とした半導体膜を形成する第一工程
と、此の半導体膜の表面を熱酸化する第二工程とを少な
くとも含む薄膜半導体装置の製造方法に関し、第一工程
は気相堆積法（ＣＶＤ法）にて高次シラン（ＳｉｎＨ
２ｎ＋２：ｎ＝２，３，４）を原料気体の一種として非
晶質半導体膜を堆積した後に、此の非晶質膜を結晶化す
る事で先のシリコン（Ｓｉ）を主体とした半導体膜を形
成して居る事を以て其の特徴と為す。まず第一工程に先
立ち、下地保護膜である酸化硅素膜が形成された基板や
高純度の石英基板に第一の熱処理を施すのが望ましい。
第一の熱処理の温度は８００℃程度から１１００℃程度
の間で有る。
【００１０】第一の熱処理が終了した後で第一工程の半
導体膜を堆積する直前には基板を洗浄する。具体的には
硫酸（Ｈ２ＳＯ４）や塩酸（ＨＣｌ）等の酸を含んだ水
溶液にて洗浄する。酸を含んだ水溶液の内で最も好まし
いのは沸化水素酸（ＨＦ）を含んだ水溶液である。沸化
水素酸を含んだ水溶液は酸化膜の表面を削除するので、
自ずから下地保護膜である酸化硅素膜の表面は清浄と化
す。其れ故に後に形成される非晶質半導体膜の構造無秩
序性が増大し、此の膜を結晶化した際に膜を構成する結
晶粒径が大きく成るからで有る。沸化水素酸を含んだ水
溶液としては沸化水素酸水溶液の他に、沸化水素酸とア
ンモニア（ＮＨ３）を含んだ所謂沸化アンモン（ＮＨ４
Ｆ）等が用いられる。此等沸化水素酸を含んだ水溶液で
の洗浄は下地保護膜で有る酸化硅素膜の表面が１ｎｍ程
度から２０ｎｍ程度削られる様な条件にて行う。此の洗
浄工程に依り清浄と化した下地保護膜表面が再度汚染さ
れる前に基板は半導体膜を形成する気相堆積装置に挿入
される。具体的には洗浄終了後２時間以内に挿入される
のが好ましい。
導体膜を堆積する直前には基板を洗浄する。具体的には
硫酸（Ｈ２ＳＯ４）や塩酸（ＨＣｌ）等の酸を含んだ水
溶液にて洗浄する。酸を含んだ水溶液の内で最も好まし
いのは沸化水素酸（ＨＦ）を含んだ水溶液である。沸化
水素酸を含んだ水溶液は酸化膜の表面を削除するので、
自ずから下地保護膜である酸化硅素膜の表面は清浄と化
す。其れ故に後に形成される非晶質半導体膜の構造無秩
序性が増大し、此の膜を結晶化した際に膜を構成する結
晶粒径が大きく成るからで有る。沸化水素酸を含んだ水
溶液としては沸化水素酸水溶液の他に、沸化水素酸とア
ンモニア（ＮＨ３）を含んだ所謂沸化アンモン（ＮＨ４
Ｆ）等が用いられる。此等沸化水素酸を含んだ水溶液で
の洗浄は下地保護膜で有る酸化硅素膜の表面が１ｎｍ程
度から２０ｎｍ程度削られる様な条件にて行う。此の洗
浄工程に依り清浄と化した下地保護膜表面が再度汚染さ
れる前に基板は半導体膜を形成する気相堆積装置に挿入
される。具体的には洗浄終了後２時間以内に挿入される
のが好ましい。
【００１１】第一工程で半導体膜を形成する際の気相堆
積法は低圧化学気相堆積法（ＬＰＣＶＤ法）で行われる
のが好ましく、低圧化学気相堆積法の内でも高真空型低
圧化学気相堆積装置にて行われる事がより望ましい。高
真空型低圧化学気相堆積装置とは、典型的には半導体膜
堆積直前の背景真空度が５×１０−７Ｔｏｒｒ以下と成
って居る物を指す。低圧化学気相堆積法にて非晶質半導
体膜を堆積する時には、低圧化学気相堆積装置に於ける
漏洩流量（ＱＬ）の高次シラン流量（ＱＳｉＨ）に対す
る比（Ｒ＝ＱＬ／ＱＳｉＨ）が１０ｐｐｍ程度以下（Ｒ
≦１０−５）との状態で行われる。又、低圧化学気相堆
積法は堆積温度が４３０℃程度未満で、且つ堆積速度が
０．５ｎｍ／ｍｉｎ程度以上の状態で行われるのが望ま
しい。
積法は低圧化学気相堆積法（ＬＰＣＶＤ法）で行われる
のが好ましく、低圧化学気相堆積法の内でも高真空型低
圧化学気相堆積装置にて行われる事がより望ましい。高
真空型低圧化学気相堆積装置とは、典型的には半導体膜
堆積直前の背景真空度が５×１０−７Ｔｏｒｒ以下と成
って居る物を指す。低圧化学気相堆積法にて非晶質半導
体膜を堆積する時には、低圧化学気相堆積装置に於ける
漏洩流量（ＱＬ）の高次シラン流量（ＱＳｉＨ）に対す
る比（Ｒ＝ＱＬ／ＱＳｉＨ）が１０ｐｐｍ程度以下（Ｒ
≦１０−５）との状態で行われる。又、低圧化学気相堆
積法は堆積温度が４３０℃程度未満で、且つ堆積速度が
０．５ｎｍ／ｍｉｎ程度以上の状態で行われるのが望ま
しい。
【００１２】第一工程に於ける非晶質半導体膜の結晶化
は固相にて進められると良い。一例としては非晶質半導
体膜を５００℃程度から６５０℃程度の間の所定の温度
で熱処理する事に依り、固相での結晶化は進められる。
より好ましい熱処理温度は５５０℃程度から６００℃程
度の間の所定の温度で有る。
は固相にて進められると良い。一例としては非晶質半導
体膜を５００℃程度から６５０℃程度の間の所定の温度
で熱処理する事に依り、固相での結晶化は進められる。
より好ましい熱処理温度は５５０℃程度から６００℃程
度の間の所定の温度で有る。
【００１３】第二工程は酸化性雰囲気下にて１０７０℃
程度未満の温度で、且つ一原子層酸化時間が酸化膜応力
緩和時間より長い条件にて行う事が、優良なる薄膜半導
体装置を製造する上で重要となる。具体的には、第二工
程を酸素（Ｏ２）と不活性気体とを含む雰囲気下にて１
０７０℃程度未満の温度Ｔ（℃）で行い、且つ第二工程
に於ける酸素分圧（ＰＯ２）が ｔ１＞τ ｔ１＝Δｘ（Δｘ＋２ｘｉ＋Ａ）／Ｂ×６０ （ｓ） Δｘ＝０．３６ （ｎｍ） ｘｉ＝５ （ｎｍ） Ａ＝Ａ０ｅｘｐ（α／（ｋ（Ｔ＋２７３．１５））） Ａ０＝０．２０２６ （ｎｍ） α＝０．６６６ （ｅＶ） ｋ＝８．６１７×１０−５ （ｅＶ・Ｋ−１） Ｂ＝Ｂ０ｅｘｐ（−β／（ｋ（Ｔ＋２７３．１５）））・ＣＯ２ Ｂ０＝３．１４×１０８ （ｎｍ２・ｍｉｎ−１） β＝１．６２０ （ｅＶ） ｋ＝８．６１７×１０−５ （ｅＶ・Ｋ−１） ＣＯ２＝ＰＯ２（ａｔｍ）／１（ａｔｍ） ＣＯ２は酸素濃度に対応する無次元係数 τ＝η／μ η＝η０ｅｘｐ（γ／（ｋ（Ｔ＋２７３．１５））） η０＝２．３×１０−６ （ｄｙｎ・ｓ・ｃｍ−２） γ＝４．８５ （ｅＶ） ｋ＝８．６１７×１０−５ （ｅＶ・Ｋ−１） μ＝３．１５×１０１１ （ｄｙｎ・ｃｍ−２） との式を満たす条件にて行われば良い。
程度未満の温度で、且つ一原子層酸化時間が酸化膜応力
緩和時間より長い条件にて行う事が、優良なる薄膜半導
体装置を製造する上で重要となる。具体的には、第二工
程を酸素（Ｏ２）と不活性気体とを含む雰囲気下にて１
０７０℃程度未満の温度Ｔ（℃）で行い、且つ第二工程
に於ける酸素分圧（ＰＯ２）が ｔ１＞τ ｔ１＝Δｘ（Δｘ＋２ｘｉ＋Ａ）／Ｂ×６０ （ｓ） Δｘ＝０．３６ （ｎｍ） ｘｉ＝５ （ｎｍ） Ａ＝Ａ０ｅｘｐ（α／（ｋ（Ｔ＋２７３．１５））） Ａ０＝０．２０２６ （ｎｍ） α＝０．６６６ （ｅＶ） ｋ＝８．６１７×１０−５ （ｅＶ・Ｋ−１） Ｂ＝Ｂ０ｅｘｐ（−β／（ｋ（Ｔ＋２７３．１５）））・ＣＯ２ Ｂ０＝３．１４×１０８ （ｎｍ２・ｍｉｎ−１） β＝１．６２０ （ｅＶ） ｋ＝８．６１７×１０−５ （ｅＶ・Ｋ−１） ＣＯ２＝ＰＯ２（ａｔｍ）／１（ａｔｍ） ＣＯ２は酸素濃度に対応する無次元係数 τ＝η／μ η＝η０ｅｘｐ（γ／（ｋ（Ｔ＋２７３．１５））） η０＝２．３×１０−６ （ｄｙｎ・ｓ・ｃｍ−２） γ＝４．８５ （ｅＶ） ｋ＝８．６１７×１０−５ （ｅＶ・Ｋ−１） μ＝３．１５×１０１１ （ｄｙｎ・ｃｍ−２） との式を満たす条件にて行われば良い。
【００１４】
【発明の実施の形態】本発明は石英ガラスや高耐熱性ガ
ラス或いは単結晶硅素基板等の各種基板上に硅素膜（Ｓ
ｉ）や硅素ゲルマニウム膜（ＳｉｘＧｅ１−ｘ：０＜ｘ
＜１）に代表される半導体膜を形成する第一工程と、こ
の半導体膜の表面を酸化する第二工程とを少なくとも含
む薄膜半導体装置の製造方法に関する。特に半導体膜は
硅素をその主構成元素（硅素原子構成比が８０％程度以
上）とし、それ故表面に形成される酸化膜も酸化硅素を
その主構成元素として居る。半導体膜は物理気相堆積法
（ＰＶＤ法）や化学気相堆積法（ＣＶＤ法）等の気相堆
積法等で形成される。ＰＶＤ法にはスパッター法や蒸着
法等が考えられる。又ＣＶＤ法には常圧化学気相堆積法
（ＡＰＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶＤ
法）、プラズマ化学気相堆積法（ＰＥＣＶＤ法）等が使
用され得る。気相堆積法で形成された半導体膜は堆積直
後には通常多結晶状態か非晶質状態、又はこれらの混合
状態に有る。多結晶状態に有る薄膜は多結晶膜と称さ
れ、薄膜は多くの結晶粒から構成されて居る。結晶粒と
結晶粒の境界には結晶粒界が存在する。同様に非晶質状
態に有る薄膜は非晶質膜と呼ばれ、薄膜は矢張り多くの
非晶質粒から、或いは非晶質粒と僅かな量の結晶粒から
構成されて居る（M. Miyasaka, et al.: Jpn. J. Appl.
Phys. vol.36 (1997) p.2049）。非晶質粒と非晶質粒
の間、或いは非晶質粒と結晶粒の間にも矢張り粒界が存
在する。気相堆積法で形成された半導体薄膜は多かれ少
なかれ、大概の場合此の粒界を有して居る。本発明の一
つは此等結晶粒や非晶質粒が単独又は混合状態にて薄膜
を構成し、薄膜内に粒界を含む半導体膜の熱酸化に係わ
る。
ラス或いは単結晶硅素基板等の各種基板上に硅素膜（Ｓ
ｉ）や硅素ゲルマニウム膜（ＳｉｘＧｅ１−ｘ：０＜ｘ
＜１）に代表される半導体膜を形成する第一工程と、こ
の半導体膜の表面を酸化する第二工程とを少なくとも含
む薄膜半導体装置の製造方法に関する。特に半導体膜は
硅素をその主構成元素（硅素原子構成比が８０％程度以
上）とし、それ故表面に形成される酸化膜も酸化硅素を
その主構成元素として居る。半導体膜は物理気相堆積法
（ＰＶＤ法）や化学気相堆積法（ＣＶＤ法）等の気相堆
積法等で形成される。ＰＶＤ法にはスパッター法や蒸着
法等が考えられる。又ＣＶＤ法には常圧化学気相堆積法
（ＡＰＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶＤ
法）、プラズマ化学気相堆積法（ＰＥＣＶＤ法）等が使
用され得る。気相堆積法で形成された半導体膜は堆積直
後には通常多結晶状態か非晶質状態、又はこれらの混合
状態に有る。多結晶状態に有る薄膜は多結晶膜と称さ
れ、薄膜は多くの結晶粒から構成されて居る。結晶粒と
結晶粒の境界には結晶粒界が存在する。同様に非晶質状
態に有る薄膜は非晶質膜と呼ばれ、薄膜は矢張り多くの
非晶質粒から、或いは非晶質粒と僅かな量の結晶粒から
構成されて居る（M. Miyasaka, et al.: Jpn. J. Appl.
Phys. vol.36 (1997) p.2049）。非晶質粒と非晶質粒
の間、或いは非晶質粒と結晶粒の間にも矢張り粒界が存
在する。気相堆積法で形成された半導体薄膜は多かれ少
なかれ、大概の場合此の粒界を有して居る。本発明の一
つは此等結晶粒や非晶質粒が単独又は混合状態にて薄膜
を構成し、薄膜内に粒界を含む半導体膜の熱酸化に係わ
る。
【００１５】第二工程での半導体膜表面の酸化は第一工
程の気相堆積法で得られた多結晶膜や非晶質膜を其の侭
の状態で行う事も出来るし、或いは多結晶膜を再結晶化
したり非晶質膜を結晶化して多結晶状態とした後に行う
事も出来る。結晶化乃至は再結晶化が施された時も多結
晶薄膜は多数の結晶粒から構成され、結晶粒と結晶粒の
間には必ず粒界が認められる。多結晶膜の再結晶化や非
晶質膜の結晶化は、此等半導体膜を５００℃程度から１
２００℃程度の間の適当な温度にて固相状態の侭行なわ
れても良いし、溶融状態と冷却固化過程を経て行われて
も良い。再結晶化や結晶化を簡便に行う手段としては気
相堆積法等で得られた多結晶膜や非晶質膜にレーザー光
等の高エネルギーを有した電磁波や粒子流を照射するの
が一例として考えられる。
程の気相堆積法で得られた多結晶膜や非晶質膜を其の侭
の状態で行う事も出来るし、或いは多結晶膜を再結晶化
したり非晶質膜を結晶化して多結晶状態とした後に行う
事も出来る。結晶化乃至は再結晶化が施された時も多結
晶薄膜は多数の結晶粒から構成され、結晶粒と結晶粒の
間には必ず粒界が認められる。多結晶膜の再結晶化や非
晶質膜の結晶化は、此等半導体膜を５００℃程度から１
２００℃程度の間の適当な温度にて固相状態の侭行なわ
れても良いし、溶融状態と冷却固化過程を経て行われて
も良い。再結晶化や結晶化を簡便に行う手段としては気
相堆積法等で得られた多結晶膜や非晶質膜にレーザー光
等の高エネルギーを有した電磁波や粒子流を照射するの
が一例として考えられる。
【００１６】第一工程で斯様にして得られた半導体膜に
対して、本発明では第二工程の熱酸化を酸化性雰囲気下
にて１０７０℃程度未満の温度で施す。この際に硅素等
の半導体膜構成元素の一原子層が酸化に費やされる時間
（一原子層酸化時間）が酸化の結果として生じた酸化膜
の応力が緩和されるのに費やされる時間（酸化膜応力緩
和時間）より長くなる条件にて酸化を進行させる。酸化
膜応力緩和時間は酸化膜が被る温度のみの関数で有るか
ら、酸化温度を決めると自動的に応力緩和時間が定ま
る。従って本願発明は斯様にして定まる応力緩和時間よ
りも酸化時間が長く成る様に、換言すれば応力緩和速度
よりも酸化速度が遅く成る様に酸化条件を特定する訳で
有る。この酸化条件は従来技術で行われていた酸素分圧
が１気圧（大気圧下で酸素濃度１００％）の酸化では満
たし得ず、窒素（Ｎ２）やアルゴン（Ａｒ）、ヘリウム
（Ｈｅ）等の不活性気体と酸素（Ｏ２）や水（Ｈ２Ｏ）
を含む雰囲気下や、此等不活性気体と亜酸化窒素（Ｎ２
Ｏ）を含む雰囲気下、或いは此等不活性気体と二酸化炭
素素（ＣＯ２）を含む雰囲気下にて酸化を進行させる事
に依り満たされる。この他、第二工程の酸化を水や亜酸
化窒素、二酸化炭素を単独で含む雰囲気下で進めても良
い。肝心なのは酸化の極初期（酸化膜厚が５ｎｍ程度未
満の期間）を除いた酸化進行期間の殆どで、一原子層酸
化時間が応力緩和時間よりも長く成り、その結果酸化進
行界面では酸化膜形成に伴う応力が常に緩和されて居る
状態にて、酸化を行う事で有る。
対して、本発明では第二工程の熱酸化を酸化性雰囲気下
にて１０７０℃程度未満の温度で施す。この際に硅素等
の半導体膜構成元素の一原子層が酸化に費やされる時間
（一原子層酸化時間）が酸化の結果として生じた酸化膜
の応力が緩和されるのに費やされる時間（酸化膜応力緩
和時間）より長くなる条件にて酸化を進行させる。酸化
膜応力緩和時間は酸化膜が被る温度のみの関数で有るか
ら、酸化温度を決めると自動的に応力緩和時間が定ま
る。従って本願発明は斯様にして定まる応力緩和時間よ
りも酸化時間が長く成る様に、換言すれば応力緩和速度
よりも酸化速度が遅く成る様に酸化条件を特定する訳で
有る。この酸化条件は従来技術で行われていた酸素分圧
が１気圧（大気圧下で酸素濃度１００％）の酸化では満
たし得ず、窒素（Ｎ２）やアルゴン（Ａｒ）、ヘリウム
（Ｈｅ）等の不活性気体と酸素（Ｏ２）や水（Ｈ２Ｏ）
を含む雰囲気下や、此等不活性気体と亜酸化窒素（Ｎ２
Ｏ）を含む雰囲気下、或いは此等不活性気体と二酸化炭
素素（ＣＯ２）を含む雰囲気下にて酸化を進行させる事
に依り満たされる。この他、第二工程の酸化を水や亜酸
化窒素、二酸化炭素を単独で含む雰囲気下で進めても良
い。肝心なのは酸化の極初期（酸化膜厚が５ｎｍ程度未
満の期間）を除いた酸化進行期間の殆どで、一原子層酸
化時間が応力緩和時間よりも長く成り、その結果酸化進
行界面では酸化膜形成に伴う応力が常に緩和されて居る
状態にて、酸化を行う事で有る。
【００１７】１０７０℃程度未満の温度で行われる熱酸
化工程で一原子層酸化時間を酸化膜応力緩和時間よりも
長くするには、第二工程を酸素（Ｏ２）と前述の不活性
気体とを含む雰囲気下或いは酸素を単独で含む低圧下に
て行い、以て酸化速度を遅延せしめる手法も認められ
る。此の時、酸化速度は酸素分圧（ＰＯ２）の関数とし
て一義的に定まるが故、酸素分圧の調整のみで酸化進行
界面での応力緩和が可能と化す。今、酸化温度を１０７
０℃程度未満の温度Ｔ（℃）とする。熱酸化に関するDe
al-Groveの古典理論（B. E. Deal, et al.: J. App. Ph
ys. vol.36 (1965) p.3770）に則ると、酸化の極初期に
於ける一原子層酸化時間t１は ｔ１＝Δｘ（Δｘ＋２ｘｉ＋Ａ）／Ｂ×６０ （ｓ） と計算される。ここでΔｘは半導体一原子層の厚みでそ
の値は略０．３６ｎｍで有る。又ｘｉは酸化の極初期に
得られる酸化膜厚で、Deal-Groveの古典理論は酸化膜が
これ以上の厚みを有する時に有効と成る。ｘｉの値は凡
そ５ｎｍで有る。一原子層酸化時間は酸化膜の成長と共
に長く成るので、Deal-Groveの古典理論が成立し始める
酸化の極初期で一原子層酸化時間が酸化膜応力緩和時間
よりも長ければ、以後酸化の全期間でこの条件は常に満
たされる事と成る。即ち Δｘ＝０．３６ （ｎｍ） ｘｉ＝５ （ｎｍ） との値を上式に代入して得られる一原子層酸化時間ｔ１
が酸化膜応力緩和時間よりも長ければ良いので有る。係
数Ｂは放物線速度定数と呼ばれ、酸化膜中の酸素の拡散
係数と酸化雰囲気中の酸素濃度の積に比例して居る。
又、係数Ｂ／Ａは線形速度定数と称され、酸化進行界面
での酸化反応速度に比例する。此等の係数ＡとＢは酸化
温度Ｔ（℃）の関数で有り、出願人が行った精密測定に
依ると下記の如く記述される。
化工程で一原子層酸化時間を酸化膜応力緩和時間よりも
長くするには、第二工程を酸素（Ｏ２）と前述の不活性
気体とを含む雰囲気下或いは酸素を単独で含む低圧下に
て行い、以て酸化速度を遅延せしめる手法も認められ
る。此の時、酸化速度は酸素分圧（ＰＯ２）の関数とし
て一義的に定まるが故、酸素分圧の調整のみで酸化進行
界面での応力緩和が可能と化す。今、酸化温度を１０７
０℃程度未満の温度Ｔ（℃）とする。熱酸化に関するDe
al-Groveの古典理論（B. E. Deal, et al.: J. App. Ph
ys. vol.36 (1965) p.3770）に則ると、酸化の極初期に
於ける一原子層酸化時間t１は ｔ１＝Δｘ（Δｘ＋２ｘｉ＋Ａ）／Ｂ×６０ （ｓ） と計算される。ここでΔｘは半導体一原子層の厚みでそ
の値は略０．３６ｎｍで有る。又ｘｉは酸化の極初期に
得られる酸化膜厚で、Deal-Groveの古典理論は酸化膜が
これ以上の厚みを有する時に有効と成る。ｘｉの値は凡
そ５ｎｍで有る。一原子層酸化時間は酸化膜の成長と共
に長く成るので、Deal-Groveの古典理論が成立し始める
酸化の極初期で一原子層酸化時間が酸化膜応力緩和時間
よりも長ければ、以後酸化の全期間でこの条件は常に満
たされる事と成る。即ち Δｘ＝０．３６ （ｎｍ） ｘｉ＝５ （ｎｍ） との値を上式に代入して得られる一原子層酸化時間ｔ１
が酸化膜応力緩和時間よりも長ければ良いので有る。係
数Ｂは放物線速度定数と呼ばれ、酸化膜中の酸素の拡散
係数と酸化雰囲気中の酸素濃度の積に比例して居る。
又、係数Ｂ／Ａは線形速度定数と称され、酸化進行界面
での酸化反応速度に比例する。此等の係数ＡとＢは酸化
温度Ｔ（℃）の関数で有り、出願人が行った精密測定に
依ると下記の如く記述される。
【００１８】 Ａ＝Ａ０ｅｘｐ（α／（ｋ（Ｔ＋２７３．１５））） Ａ０＝０．２０２６ （ｎｍ） α＝０．６６６ （ｅＶ） ｋ＝８．６１７×１０−５ （ｅＶ・Ｋ−１） Ｂ＝Ｂ０ｅｘｐ（−β／（ｋ（Ｔ＋２７３．１５）））・ＣＯ２ Ｂ０＝３．１４×１０８ （ｎｍ２・ｍｉｎ−１） β＝１．６２０ （ｅＶ） ｋ＝８．６１７×１０−５ （ｅＶ・Ｋ−１） ＣＯ２＝ＰＯ２（ａｔｍ）／１（ａｔｍ） 但し此処でＰＯ２は酸化時の酸素分圧を示し、酸化を酸
素濃度１００％の低圧下で行う時には熱酸化炉中の圧力
を示す。又、ＣＯ２は熱酸化雰囲気下に於ける酸素濃度
に対応する無次元係数で有る。例えば酸素をアルゴン中
に５％の濃度に希釈して大気圧で酸化を行えば、此の無
次元係数の値は０．０５と成る。同様に希釈不活性気体
を用いず酸素濃度１００％で０．０５気圧（３８Ｔｏｒ
ｒ）の低圧下で酸化を施せば、此の値は矢張り０．０５
で有る。一方、酸化硅素膜は温度が７００℃程度以上で
有れば粘弾性体として振る舞う事が知られて居り、Maxw
ell応力緩和モデルを用いると、酸化膜応力緩和時間τ
は剛性率ηと粘度μに依り以下の様に表現される（A. F
argeix, et al.: J. Phys. D: Appl. Phys. vol.17 (19
84) p.2331）。
素濃度１００％の低圧下で行う時には熱酸化炉中の圧力
を示す。又、ＣＯ２は熱酸化雰囲気下に於ける酸素濃度
に対応する無次元係数で有る。例えば酸素をアルゴン中
に５％の濃度に希釈して大気圧で酸化を行えば、此の無
次元係数の値は０．０５と成る。同様に希釈不活性気体
を用いず酸素濃度１００％で０．０５気圧（３８Ｔｏｒ
ｒ）の低圧下で酸化を施せば、此の値は矢張り０．０５
で有る。一方、酸化硅素膜は温度が７００℃程度以上で
有れば粘弾性体として振る舞う事が知られて居り、Maxw
ell応力緩和モデルを用いると、酸化膜応力緩和時間τ
は剛性率ηと粘度μに依り以下の様に表現される（A. F
argeix, et al.: J. Phys. D: Appl. Phys. vol.17 (19
84) p.2331）。
【００１９】 τ＝η／μ η＝η０ｅｘｐ（γ／（ｋ（Ｔ＋２７３．１５））） η０＝２．３×１０−６ （ｄｙｎ・ｓ・ｃｍ−２） γ＝４．８５ （ｅＶ） ｋ＝８．６１７×１０−５ （ｅＶ・Ｋ−１） μ＝３．１５×１０１１ （ｄｙｎ・ｃｍ−２） 斯くして一原子層酸化時間ｔ１が酸化膜応力緩和時間τ
よりも長いとの要請は ｔ１＞τ との式を満たす様に酸化を行う事と化す。具体的には熱
酸化温度が定められると、上記の不等式を満たす様に酸
素濃度に対応する無次元係数を決め、その酸素分圧にて
酸化を行うので有る。酸化膜が粘弾性体として振舞うと
確認されて居るのが７００℃程度以上で有るから前述の
不等式を適応出来るのも酸化温度が７００℃程度以上の
時と化す。酸化速度が余りにも遅く成るとDeal-Groveの
酸化理論が成立し始める５ｎｍ程度の厚みを有する酸化
膜を得るのでさえ数十時間を費やす事と成り、現実的と
は言えなく成る。本願発明に則して９００℃で５ｎｍ程
度の酸化膜を得るには１４時間３０分程度の時間が必要
と成るから、生産性を考慮すると第二工程の温度は９０
０℃程度以上が望まれる。
よりも長いとの要請は ｔ１＞τ との式を満たす様に酸化を行う事と化す。具体的には熱
酸化温度が定められると、上記の不等式を満たす様に酸
素濃度に対応する無次元係数を決め、その酸素分圧にて
酸化を行うので有る。酸化膜が粘弾性体として振舞うと
確認されて居るのが７００℃程度以上で有るから前述の
不等式を適応出来るのも酸化温度が７００℃程度以上の
時と化す。酸化速度が余りにも遅く成るとDeal-Groveの
酸化理論が成立し始める５ｎｍ程度の厚みを有する酸化
膜を得るのでさえ数十時間を費やす事と成り、現実的と
は言えなく成る。本願発明に則して９００℃で５ｎｍ程
度の酸化膜を得るには１４時間３０分程度の時間が必要
と成るから、生産性を考慮すると第二工程の温度は９０
０℃程度以上が望まれる。
【００２０】酸化温度が低下するに連れて移動度が低下
し、特に１０７０℃程度以下で急激に悪化する現象は出
願人の研究に依ると以下の如く説明される。半導体（例
えばＳｉ）膜の酸化では酸化膜中（例えばＳｉＯ２中）
を酸素等の酸化反応物質（例えばＯ２）が拡散し、反応
物質が酸化膜と半導体膜の界面に達した後に反応物質が
酸素原子（Ｏ）を半導体構成原子間（例えばＳｉ−Ｓｉ
の間）に供給して、新たな酸化層（例えばＳｉ−Ｏ−Ｓ
ｉ）を形成する。此の為半導体中の隣り合う半導体原子
間距離（例えばＳｉ−Ｓｉ間距離）と、酸素原子を中間
に挟む酸化膜中の半導体原子間距離（例えばＳｉ−Ｏ−
Ｓｉ中のＳｉとＳｉの距離）は当然異なって来る。此の
原子間距離の相違が半導体膜中では引張り応力を生じ、
酸化膜中では圧縮応力を発生せしめる。酸化温度が１０
７０℃程度以上で有ると一原子層酸化時間よりも酸化膜
の圧縮応力緩和時間の方が短い為、酸化に依って生じた
応力は直ちに緩和され、酸化進行界面に応力は残らな
い。所が酸化温度が１０７０℃程度未満では応力緩和時
間が一原子層酸化時間よりも長い為、酸化は常に応力存
在下で進行する事と成る。図２は此等の関係を示した物
で有る。横軸は酸化温度で縦軸は時間で有る。一原子層
酸化時間に三本の線が有り、其々に２０ｎｍ、６０ｎ
ｍ、１２０ｎｍと有るのは、酸化膜厚が２０ｎｍや６０
ｎｍ、或いは１２０ｎｍの状態から半導体の一原子層を
更に酸化するのに費やす時間を現して居る訳で有る。酸
化は酸素濃度１００％の１気圧下で行われ、従って図２
は従来技術の酸化現象を解析して居る事に成る。酸化温
度が１１００℃とか１１６０℃では一原子層酸化時間の
線が応力緩和時間の線よりも上に有り、酸化時間の方が
応力緩和時間よりも長い事が分かる。一原子層酸化時間
の線と緩和時間の線は１０７０℃付近で交差し、此より
も低い温度では応力緩和時間の方が長く成る。１０７０
℃程度未満の温度では半導体の一原子層が酸化される時
間よりも酸化膜の応力が緩和される時間の方が長く、そ
れ故酸化進行界面では酸化応力が常に残存して居るので
有る。
し、特に１０７０℃程度以下で急激に悪化する現象は出
願人の研究に依ると以下の如く説明される。半導体（例
えばＳｉ）膜の酸化では酸化膜中（例えばＳｉＯ２中）
を酸素等の酸化反応物質（例えばＯ２）が拡散し、反応
物質が酸化膜と半導体膜の界面に達した後に反応物質が
酸素原子（Ｏ）を半導体構成原子間（例えばＳｉ−Ｓｉ
の間）に供給して、新たな酸化層（例えばＳｉ−Ｏ−Ｓ
ｉ）を形成する。此の為半導体中の隣り合う半導体原子
間距離（例えばＳｉ−Ｓｉ間距離）と、酸素原子を中間
に挟む酸化膜中の半導体原子間距離（例えばＳｉ−Ｏ−
Ｓｉ中のＳｉとＳｉの距離）は当然異なって来る。此の
原子間距離の相違が半導体膜中では引張り応力を生じ、
酸化膜中では圧縮応力を発生せしめる。酸化温度が１０
７０℃程度以上で有ると一原子層酸化時間よりも酸化膜
の圧縮応力緩和時間の方が短い為、酸化に依って生じた
応力は直ちに緩和され、酸化進行界面に応力は残らな
い。所が酸化温度が１０７０℃程度未満では応力緩和時
間が一原子層酸化時間よりも長い為、酸化は常に応力存
在下で進行する事と成る。図２は此等の関係を示した物
で有る。横軸は酸化温度で縦軸は時間で有る。一原子層
酸化時間に三本の線が有り、其々に２０ｎｍ、６０ｎ
ｍ、１２０ｎｍと有るのは、酸化膜厚が２０ｎｍや６０
ｎｍ、或いは１２０ｎｍの状態から半導体の一原子層を
更に酸化するのに費やす時間を現して居る訳で有る。酸
化は酸素濃度１００％の１気圧下で行われ、従って図２
は従来技術の酸化現象を解析して居る事に成る。酸化温
度が１１００℃とか１１６０℃では一原子層酸化時間の
線が応力緩和時間の線よりも上に有り、酸化時間の方が
応力緩和時間よりも長い事が分かる。一原子層酸化時間
の線と緩和時間の線は１０７０℃付近で交差し、此より
も低い温度では応力緩和時間の方が長く成る。１０７０
℃程度未満の温度では半導体の一原子層が酸化される時
間よりも酸化膜の応力が緩和される時間の方が長く、そ
れ故酸化進行界面では酸化応力が常に残存して居るので
有る。
【００２１】さて本願が取り扱って居る半導体膜は気相
堆積法等で形成され、半導体膜中に必然的に粒界を伴っ
て居る。これは酸化の対象と成る半導体膜が多結晶膜か
非晶質膜かを問わず認められる。斯くした粒界の有る半
導体膜を応力が残存する状態にて酸化を施すと、粒界に
応力が集中して半導体構成原子や酸化膜構成原子を激し
く移動させる。その結果、界面の凹凸が酷くなり、界面
粗れが生ずるので有る。此の界面粗れが移動度の低下や
表面準位の増大をもたらし、薄膜半導体装置の特性を劣
悪な物と化する主因なので有る。酸化に伴う界面粗れは
応力の強弱と半導体膜の平滑度に依存する。先にも述べ
た様に応力は応力緩和時間と酸化時間の関係で定まり、
応力緩和時間が一原子層酸化時間よりも短い時に平滑な
多結晶性半導体膜と酸化膜との界面が得られる。一方、
酸化対象物質としての半導体膜の平滑度は半導体膜の形
成方法で定まる。半導体膜は気相堆積法で形成された非
晶質膜、或いは此の非晶質膜を固相で結晶化させて得ら
れる多結晶膜を酸化対象物質とした方が気相堆積法で直
接得られる多結晶膜を酸化対象物質するより平滑な表面
を得易い傾向に有る。
堆積法等で形成され、半導体膜中に必然的に粒界を伴っ
て居る。これは酸化の対象と成る半導体膜が多結晶膜か
非晶質膜かを問わず認められる。斯くした粒界の有る半
導体膜を応力が残存する状態にて酸化を施すと、粒界に
応力が集中して半導体構成原子や酸化膜構成原子を激し
く移動させる。その結果、界面の凹凸が酷くなり、界面
粗れが生ずるので有る。此の界面粗れが移動度の低下や
表面準位の増大をもたらし、薄膜半導体装置の特性を劣
悪な物と化する主因なので有る。酸化に伴う界面粗れは
応力の強弱と半導体膜の平滑度に依存する。先にも述べ
た様に応力は応力緩和時間と酸化時間の関係で定まり、
応力緩和時間が一原子層酸化時間よりも短い時に平滑な
多結晶性半導体膜と酸化膜との界面が得られる。一方、
酸化対象物質としての半導体膜の平滑度は半導体膜の形
成方法で定まる。半導体膜は気相堆積法で形成された非
晶質膜、或いは此の非晶質膜を固相で結晶化させて得ら
れる多結晶膜を酸化対象物質とした方が気相堆積法で直
接得られる多結晶膜を酸化対象物質するより平滑な表面
を得易い傾向に有る。
【００２２】酸化対象物質としての半導体膜が単結晶膜
で有る時には斯様な作用は動作しない。それは単結晶膜
ではその定義より粒界は存在し得ず、故に応力残存下で
の酸化で有っても酸化応力は粒界に集中し得ないからで
有る。酸素濃度１００％で１０７０℃程度以下の処理温
度で単結晶膜を酸化すると、同様に酸化応力は生ずるも
のの応力は界面全体に均一に掛かるので有る。しかも単
結晶半導体膜の表面は平坦で有るから局所的な応力集中
は生じ得ず、酸化時の界面粗れは起こらない事が理解さ
れよう。単結晶膜の低温酸化でも応力だけは発生する
が、此の応力も酸化終了後の不活性気体雰囲気下での熱
処理で完全に解放出来る。単結晶膜の低温酸化では酸化
終了後の不活性雰囲気下の熱処理さえきちんと施せば、
低温酸化の悪影響を総て除去し得る訳で有る。此に対し
て粒界の有る半導体膜の低温酸化では、酸化終了後の熱
処理は単結晶膜の時程効果的には働かない。確かに酸化
終了後に残存して居る応力は酸化後熱処理で解放出来る
が、抑も酸化期間内に粗れて仕舞った界面を平坦化する
事など不可能だからで有る。非単結晶膜の酸化で肝心な
のは酸化期間中に界面に応力が集中しない様な条件とし
て酸化を施す事で有る。
で有る時には斯様な作用は動作しない。それは単結晶膜
ではその定義より粒界は存在し得ず、故に応力残存下で
の酸化で有っても酸化応力は粒界に集中し得ないからで
有る。酸素濃度１００％で１０７０℃程度以下の処理温
度で単結晶膜を酸化すると、同様に酸化応力は生ずるも
のの応力は界面全体に均一に掛かるので有る。しかも単
結晶半導体膜の表面は平坦で有るから局所的な応力集中
は生じ得ず、酸化時の界面粗れは起こらない事が理解さ
れよう。単結晶膜の低温酸化でも応力だけは発生する
が、此の応力も酸化終了後の不活性気体雰囲気下での熱
処理で完全に解放出来る。単結晶膜の低温酸化では酸化
終了後の不活性雰囲気下の熱処理さえきちんと施せば、
低温酸化の悪影響を総て除去し得る訳で有る。此に対し
て粒界の有る半導体膜の低温酸化では、酸化終了後の熱
処理は単結晶膜の時程効果的には働かない。確かに酸化
終了後に残存して居る応力は酸化後熱処理で解放出来る
が、抑も酸化期間内に粗れて仕舞った界面を平坦化する
事など不可能だからで有る。非単結晶膜の酸化で肝心な
のは酸化期間中に界面に応力が集中しない様な条件とし
て酸化を施す事で有る。
【００２３】酸化期間中に界面に応力が集中しない酸化
の一例（本願発明の一例）を図３に示す。図３の見方は
図２と同様で有る。唯一の相違は図３では酸素濃度が５
％と成る様に酸素を不活性気体で希釈して酸化を施した
点で有る。酸化を大気圧で行って居るので酸素濃度に対
応する無次元係数の値は０．０５で有る。図３から分か
る様に酸化進行界面への酸素供給速度を希釈に依り遅く
した事で一原子層酸化時間は上方に移行し、９４０℃程
度以上の如何なる温度でも一原子層酸化時間よりも応力
緩和時間が短く成って居る。換言すれば９４０℃程度以
上の温度で有れば、粒界を有する半導体膜を酸化して
も、粒界への応力集中やその結果で有る界面粗れは生ぜ
ず、故に半導体特性も良好な物と化すので有る。無論酸
素濃度に対応する無次元係数の値を更に小さくすれば、
一原子層酸化時間の線と応力緩和時間の線の交点はより
低温側に移行し、以て酸化の一段たる低温化が実現する
事に成る。
の一例（本願発明の一例）を図３に示す。図３の見方は
図２と同様で有る。唯一の相違は図３では酸素濃度が５
％と成る様に酸素を不活性気体で希釈して酸化を施した
点で有る。酸化を大気圧で行って居るので酸素濃度に対
応する無次元係数の値は０．０５で有る。図３から分か
る様に酸化進行界面への酸素供給速度を希釈に依り遅く
した事で一原子層酸化時間は上方に移行し、９４０℃程
度以上の如何なる温度でも一原子層酸化時間よりも応力
緩和時間が短く成って居る。換言すれば９４０℃程度以
上の温度で有れば、粒界を有する半導体膜を酸化して
も、粒界への応力集中やその結果で有る界面粗れは生ぜ
ず、故に半導体特性も良好な物と化すので有る。無論酸
素濃度に対応する無次元係数の値を更に小さくすれば、
一原子層酸化時間の線と応力緩和時間の線の交点はより
低温側に移行し、以て酸化の一段たる低温化が実現する
事に成る。
【００２４】図３の例が示した如く、界面に応力が集中
せぬ酸化で最も簡便なのは酸化時の酸素分圧（酸素濃度
に対応する無次元係数）を調整する方法で有る。この調
整の仕方を説明する。此処では一例として酸化温度が１
０７０℃の場合を考える。酸化の係数ＡとＢは前述の式
に従って其々次の数値と計算される。
せぬ酸化で最も簡便なのは酸化時の酸素分圧（酸素濃度
に対応する無次元係数）を調整する方法で有る。この調
整の仕方を説明する。此処では一例として酸化温度が１
０７０℃の場合を考える。酸化の係数ＡとＢは前述の式
に従って其々次の数値と計算される。
【００２５】 Ａ＝６３．９３０ （ｎｍ） Ｂ＝２６１．８８９×ＣＯ２ （ｎｍ２・ｍｉｎ−１） 此を用いると一原子層酸化時間ｔ１は次の様に表現され
る。
る。
【００２６】 ｔ１＝１６０４．６６／（２６１．８８９×ＣＯ２） （ｓ） 一方１０７０℃に於ける酸化膜の剛性率ηと粘度μは η＝３．６３６×１０１２ （ｄｙｎ・ｓ・ｃｍ−２） μ＝３．１５×１０１１ （ｄｙｎ・ｃｍ−２） で有るから、酸化膜応力緩和時間τは τ＝３．６３６×１０１２／（３．１５×１０１１）＝１１．５４３ （ｓ） で有る。此のｔ１とτを先の不等号で結ぶと、 １６０４．６６／（２６１．８８９×ＣＯ２）＞１１．
５４３ が得られ、此をＣＯ２に対して解くと、 ＣＯ２＜０．５３ の条件を得る。結局、酸化温度が１０７０℃の時には、
酸素濃度に対応する無次元係数が０．５３未満と成る様
に酸素濃度や圧力を調整して酸化を行えば良い事が分か
る。こうすれば粒界に応力は集中せず、平滑な多結晶性
半導体膜と酸化膜との界面が形成されるので有る。図４
にはこの様にして計算した各酸化温度での最大酸素濃度
を示す。所望の酸化温度で図４の曲線より下方と成る酸
素分圧で酸化を施せば、常に一原子層酸化時間は酸化膜
応力緩和時間よりも長く成り、以て優良な薄膜半導体装
置が製造されるので有る。
５４３ が得られ、此をＣＯ２に対して解くと、 ＣＯ２＜０．５３ の条件を得る。結局、酸化温度が１０７０℃の時には、
酸素濃度に対応する無次元係数が０．５３未満と成る様
に酸素濃度や圧力を調整して酸化を行えば良い事が分か
る。こうすれば粒界に応力は集中せず、平滑な多結晶性
半導体膜と酸化膜との界面が形成されるので有る。図４
にはこの様にして計算した各酸化温度での最大酸素濃度
を示す。所望の酸化温度で図４の曲線より下方と成る酸
素分圧で酸化を施せば、常に一原子層酸化時間は酸化膜
応力緩和時間よりも長く成り、以て優良な薄膜半導体装
置が製造されるので有る。
【００２７】多結晶硅素薄膜トランジスタに代表される
薄膜半導体装置を単結晶硅素を用いたＭＯＳＦＥＴに匹
敵する程の優良な薄膜半導体装置とする為には、此迄述
べて来た酸化方法は無論の事、第一工程に於ける半導体
膜の形成方法も重要な役割を演ずる。第一工程での半導
体膜形成が熱酸化後の多結晶性半導体膜を構成する結晶
粒の大小と半導体膜の純度を定め、延ては薄膜半導体装
置の移動度や禁制帯中の捕獲状態数に影響を及ぼすが故
で有る。
薄膜半導体装置を単結晶硅素を用いたＭＯＳＦＥＴに匹
敵する程の優良な薄膜半導体装置とする為には、此迄述
べて来た酸化方法は無論の事、第一工程に於ける半導体
膜の形成方法も重要な役割を演ずる。第一工程での半導
体膜形成が熱酸化後の多結晶性半導体膜を構成する結晶
粒の大小と半導体膜の純度を定め、延ては薄膜半導体装
置の移動度や禁制帯中の捕獲状態数に影響を及ぼすが故
で有る。
【００２８】第一工程では基板上に硅素（Ｓｉ）を主体
とした半導体膜を形成する。基板としては単結晶硅素等
の半導体基板や石英ガラスやセラミック等の絶縁性基板
が用いられる。此等の基板の表面には半導体膜に対する
下地保護膜として、酸化硅素膜が１００ｎｍ程度から１
０μｍ程度堆積されて居る。下地保護膜としての酸化硅
素膜は単に半導体膜と基板との電気的絶縁性を取った
り、或いは基板が含有する不純物の半導体膜への拡散混
入を防ぐにのみならず、下地酸化膜と結晶性半導体膜と
の界面を良質な物として居る。本願発明では薄膜半導体
装置の半導体膜は１０ｎｍ程度から１５０ｎｍ程度の厚
みを有し、半導体膜の膜厚方向全域に渡ってエネルギー
バンドは曲がって居る場合（ＳＯＩの完全空乏化モデル
に相当する）が考えられる。而も本願発明の半導体膜は
膜中に存在する捕獲準位密度が３×１０１６ｃｍ−３程
度以下と非常に少ない。斯様な状況下ではゲート絶縁膜
と半導体膜との界面と共に、下地保護膜と半導体膜との
界面も電気伝導に無視できぬ関与を及ぼす。酸化硅素膜
は半導体膜と界面を成す際に界面捕獲準位を最も低減し
得る物質で有るから下地保護膜として適している訳で有
る。半導体膜は此の下地保護膜上に形成される。従って
下地保護膜としては半導体膜との界面に１０１２ｃｍ
−２程度以下の界面準位を有する酸化硅素膜が望まれ
る。此の条件を満たす酸化硅素膜は、液温が２５ア５℃
で濃度が１．６ア０．２％の沸化水素（ＨＦ）酸水溶液
に於けるエッチング速度が１．５ｎｍ／ｓ以下となる物
である。通常、下地保護膜はプラズマ化学気相堆積法
（ＰＥＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶＤ
法）、スパッター法と云った気相堆積法や熱酸化法で形
成される。此等の内でも、特に本願発明に適した下地保
護膜を作成するには、ＰＥＣＶＤ法の中でも電子サイク
ロトロン共鳴ＰＥＣＶＤ法（ＥＣＲ−ＰＥＣＶＤ法）や
ヘリコンＰＥＣＶＤ法、リモートＰＥＣＶＤ法を利用す
る事が好ましい。又、工業用周波数（１３．５６ＭＨ
ｚ）や其の整数倍の周波数を用いた汎用のＰＥＣＶＤ法
にて本願発明に適した酸化硅素膜を得るには、原料物質
としてＴＥＯＳ（Ｓｉ−（Ｏ−ＣＨ２ＣＨ３）４）と酸
素（Ｏ２）を使用し、酸素流量をＴＥＯＳ流量の５倍以
上に設定して酸化硅素膜を堆積すれば良い。或いは原料
物質としてモノシラン（ＳｉＨ４）と亜酸化窒素（Ｎ２
Ｏ）とを用い、希釈気体としてヘリウム（Ｈｅ）乃至は
アルゴン（Ａｒ）と云った希ガスを用いて、総気体流量
中の希ガスの割合を９０％程度以上（即ち総気体流量中
の原料物質の割合を１０％程度未満）として酸化硅素膜
を堆積すれば良い。その際に基板温度は２８０℃以上で
あることが望まれる。基板が高純度の石英から成る時に
は下地保護膜と石英基板とが兼用される事も可能で有る
が、表面状態を常に一定として半導体膜品質の変動を最
小とするには、上述の方法にて下地保護膜を形成するの
が好ましい。其れ以外の方法で本願発明に適した下地保
護膜を形成する最も簡単な方法は、気相堆積法や熱酸化
法で作成された酸化膜に熱処理を施す事で有る。窒素や
アルゴン等を主成分とする略不活性な雰囲気下で、８０
０℃程度から１１００℃程度の温度範囲内で１０分から
２時間程の熱処理を施せば、界面準位の低い酸化硅素膜
を形成する事が可能となる。こうする事で最終的に薄膜
半導体装置の能動層を構成する半導体膜の厚みが１０ｎ
ｍ程度から１５０ｎｍ程度と薄くとも、閾値電圧が低く
急峻な閾値下領域（サブスレーシュホールド）特性を有
する優良な薄膜半導体装置が製造される。此は基板が高
純度の石英基板で、下地保護膜と石英基板が兼用される
場合にも適応される。石英基板も先の条件で熱処理され
る事で石英基板製造時に生じた応力が緩和されたり、石
英基板内での粘性流動の発生で、界面準位が低減される
からである。
とした半導体膜を形成する。基板としては単結晶硅素等
の半導体基板や石英ガラスやセラミック等の絶縁性基板
が用いられる。此等の基板の表面には半導体膜に対する
下地保護膜として、酸化硅素膜が１００ｎｍ程度から１
０μｍ程度堆積されて居る。下地保護膜としての酸化硅
素膜は単に半導体膜と基板との電気的絶縁性を取った
り、或いは基板が含有する不純物の半導体膜への拡散混
入を防ぐにのみならず、下地酸化膜と結晶性半導体膜と
の界面を良質な物として居る。本願発明では薄膜半導体
装置の半導体膜は１０ｎｍ程度から１５０ｎｍ程度の厚
みを有し、半導体膜の膜厚方向全域に渡ってエネルギー
バンドは曲がって居る場合（ＳＯＩの完全空乏化モデル
に相当する）が考えられる。而も本願発明の半導体膜は
膜中に存在する捕獲準位密度が３×１０１６ｃｍ−３程
度以下と非常に少ない。斯様な状況下ではゲート絶縁膜
と半導体膜との界面と共に、下地保護膜と半導体膜との
界面も電気伝導に無視できぬ関与を及ぼす。酸化硅素膜
は半導体膜と界面を成す際に界面捕獲準位を最も低減し
得る物質で有るから下地保護膜として適している訳で有
る。半導体膜は此の下地保護膜上に形成される。従って
下地保護膜としては半導体膜との界面に１０１２ｃｍ
−２程度以下の界面準位を有する酸化硅素膜が望まれ
る。此の条件を満たす酸化硅素膜は、液温が２５ア５℃
で濃度が１．６ア０．２％の沸化水素（ＨＦ）酸水溶液
に於けるエッチング速度が１．５ｎｍ／ｓ以下となる物
である。通常、下地保護膜はプラズマ化学気相堆積法
（ＰＥＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶＤ
法）、スパッター法と云った気相堆積法や熱酸化法で形
成される。此等の内でも、特に本願発明に適した下地保
護膜を作成するには、ＰＥＣＶＤ法の中でも電子サイク
ロトロン共鳴ＰＥＣＶＤ法（ＥＣＲ−ＰＥＣＶＤ法）や
ヘリコンＰＥＣＶＤ法、リモートＰＥＣＶＤ法を利用す
る事が好ましい。又、工業用周波数（１３．５６ＭＨ
ｚ）や其の整数倍の周波数を用いた汎用のＰＥＣＶＤ法
にて本願発明に適した酸化硅素膜を得るには、原料物質
としてＴＥＯＳ（Ｓｉ−（Ｏ−ＣＨ２ＣＨ３）４）と酸
素（Ｏ２）を使用し、酸素流量をＴＥＯＳ流量の５倍以
上に設定して酸化硅素膜を堆積すれば良い。或いは原料
物質としてモノシラン（ＳｉＨ４）と亜酸化窒素（Ｎ２
Ｏ）とを用い、希釈気体としてヘリウム（Ｈｅ）乃至は
アルゴン（Ａｒ）と云った希ガスを用いて、総気体流量
中の希ガスの割合を９０％程度以上（即ち総気体流量中
の原料物質の割合を１０％程度未満）として酸化硅素膜
を堆積すれば良い。その際に基板温度は２８０℃以上で
あることが望まれる。基板が高純度の石英から成る時に
は下地保護膜と石英基板とが兼用される事も可能で有る
が、表面状態を常に一定として半導体膜品質の変動を最
小とするには、上述の方法にて下地保護膜を形成するの
が好ましい。其れ以外の方法で本願発明に適した下地保
護膜を形成する最も簡単な方法は、気相堆積法や熱酸化
法で作成された酸化膜に熱処理を施す事で有る。窒素や
アルゴン等を主成分とする略不活性な雰囲気下で、８０
０℃程度から１１００℃程度の温度範囲内で１０分から
２時間程の熱処理を施せば、界面準位の低い酸化硅素膜
を形成する事が可能となる。こうする事で最終的に薄膜
半導体装置の能動層を構成する半導体膜の厚みが１０ｎ
ｍ程度から１５０ｎｍ程度と薄くとも、閾値電圧が低く
急峻な閾値下領域（サブスレーシュホールド）特性を有
する優良な薄膜半導体装置が製造される。此は基板が高
純度の石英基板で、下地保護膜と石英基板が兼用される
場合にも適応される。石英基板も先の条件で熱処理され
る事で石英基板製造時に生じた応力が緩和されたり、石
英基板内での粘性流動の発生で、界面準位が低減される
からである。
【００２９】下地保護膜上に非晶質半導体膜が物理気相
堆積法や化学気相堆積法で堆積される。下地保護膜上の
塵や埃は半導体の純度を落とし、更には非晶質膜を堆積
する時に非晶質核と成ったり、或いは非晶質膜を結晶成
長させる時に結晶核ともなるので、半導体膜堆積前に基
板を十分洗浄する必要が有る。此に依り純度が高く、結
晶粒の大きい多結晶性半導体膜が後に得られる事と成
る。下地保護膜の付いた基板は石鹸等の界面活性剤を含
む水溶液や酸を含む水溶液、或いはアルカリを含む水溶
液、更にはエタノール等のアルコールやアセトン等のケ
トンなどの有機溶剤にて洗浄される。酸を含む水溶液と
しては硫酸（Ｈ２ＳＯ４）や塩酸（ＨＣｌ）、硝酸（Ｈ
ＮＯ３）、弗酸（ＨＦ）等の水溶液、或いは硫酸と過酸
化水素水（Ｈ２Ｏ２）と純水（Ｈ２Ｏ）との混合液（以
下本願明細書中では硫酸過水と略す）、塩酸と過酸化水
素水と純水との混合液（塩酸過水と略す）、硝酸と過酸
化水素水と純水との混合液（硝酸過水と略す）、硫酸と
弗酸と純水（Ｈ２Ｏ）との混合液、塩酸と弗酸と純水と
の混合液、硝酸と弗酸と純水との混合液、アンモニアと
弗酸と純水との混合液等が特に適して居る。アルカリを
含む水溶液としてはアンモニア（ＮＨ３）水溶液や、ア
ンモニアと過酸化水素水と純水との混合液（アンモニア
過水と略す）が適して居る。半導体膜堆積前には此等の
各種洗浄を適宜組み合わせ、最終的には純水で十分洗い
流す必要が有る。石英等の基板の好ましい洗浄の一例と
しては、次に示す有機溶剤洗浄とアルカリ洗浄、酸洗
浄、表層部除去工程の四種類の洗浄を行う方法が有る。
堆積法や化学気相堆積法で堆積される。下地保護膜上の
塵や埃は半導体の純度を落とし、更には非晶質膜を堆積
する時に非晶質核と成ったり、或いは非晶質膜を結晶成
長させる時に結晶核ともなるので、半導体膜堆積前に基
板を十分洗浄する必要が有る。此に依り純度が高く、結
晶粒の大きい多結晶性半導体膜が後に得られる事と成
る。下地保護膜の付いた基板は石鹸等の界面活性剤を含
む水溶液や酸を含む水溶液、或いはアルカリを含む水溶
液、更にはエタノール等のアルコールやアセトン等のケ
トンなどの有機溶剤にて洗浄される。酸を含む水溶液と
しては硫酸（Ｈ２ＳＯ４）や塩酸（ＨＣｌ）、硝酸（Ｈ
ＮＯ３）、弗酸（ＨＦ）等の水溶液、或いは硫酸と過酸
化水素水（Ｈ２Ｏ２）と純水（Ｈ２Ｏ）との混合液（以
下本願明細書中では硫酸過水と略す）、塩酸と過酸化水
素水と純水との混合液（塩酸過水と略す）、硝酸と過酸
化水素水と純水との混合液（硝酸過水と略す）、硫酸と
弗酸と純水（Ｈ２Ｏ）との混合液、塩酸と弗酸と純水と
の混合液、硝酸と弗酸と純水との混合液、アンモニアと
弗酸と純水との混合液等が特に適して居る。アルカリを
含む水溶液としてはアンモニア（ＮＨ３）水溶液や、ア
ンモニアと過酸化水素水と純水との混合液（アンモニア
過水と略す）が適して居る。半導体膜堆積前には此等の
各種洗浄を適宜組み合わせ、最終的には純水で十分洗い
流す必要が有る。石英等の基板の好ましい洗浄の一例と
しては、次に示す有機溶剤洗浄とアルカリ洗浄、酸洗
浄、表層部除去工程の四種類の洗浄を行う方法が有る。
【００３０】（１）有機溶剤洗浄 （１−１）アセトン等のケトン洗浄（有機物除去） （０℃から３０℃で１分から１０分程度） （１−２）エタノール等のアルコール洗浄（有機物除
去） （０℃から３０℃で１分から１０分程度） （１−３）純水洗浄（ケトン、アルコール除去） （０℃から３０℃で１分から１０分程度） （２）アルカリ洗浄 （２−１）アンモニア過水洗浄（金属除去） （５０℃から１００℃で１分から１０分程度） （２−２）純水洗浄（アンモニア除去） （０℃から５０℃で１分から１０分程度） （３）酸洗浄 （３−１）硫酸過水洗浄（金属除去） （５０℃から１００℃で１分から１０分程度） （３−２）純水洗浄（硫酸除去） （０℃から５０℃で１分から１０分程度） （３−３）塩酸過水洗浄（金属除去） （５０℃から１００℃で１分から１０分程度） （３−４）純水洗浄（塩酸除去） （０℃から５０℃で１分から１０分程度） （４）表面部酸化膜除去工程 （４−１）弗酸水溶液洗浄（酸化膜表面除去及び酸化膜
表面の水素終端化） （０℃から３０℃で１秒から１分程度） （４−２）純水洗浄（弗酸除去） （０℃から３０℃で１分から１０分程度） 此等の四工程から成る洗浄の内で最も重要なのは表面部
酸化膜除去工程の洗浄で有る。下地保護膜を成す酸化膜
の表面層を除去すれば表面層に付着していた金属や塵等
も自動的に取り除かれるからで有る。従って工程簡略化
等の要請に依り半導体膜堆積前の洗浄工程を最少とさせ
たい時には、少なくとも表面酸化膜除去の洗浄だけは含
まれる様に洗浄工程を設定すれば良い。弗酸水溶液洗浄
は下地酸化膜の表層部１ｎｍ程度から２０ｎｍ程度が除
去される様に行う。１ｎｍ程度以下では均一性の観点よ
り洗浄効果が基板内で同一と成らず、２０ｎｍ程度以上
では下地酸化膜が薄い場合に下地酸化膜の不純物混入を
防止する機能に障害が生ずる恐れが有るからで有る。弗
酸水溶液洗浄を半導体膜堆積直前に行う事は下地酸化膜
表面を水素原子で終端する事を意味して居る。此の水素
は比較的離脱が容易な為、半導体膜堆積工程の極初期に
シランと化学反応を行い、結果として下地酸化膜と硅素
膜との密着性を向上させる。加えて下地酸化膜と半導体
膜との間の界面準位を減らす効果がある。従って本願が
示す様に能動層半導体膜の厚さが１００ｎｍ程度未満で
且つ半導体膜のエネルギーバンドが膜厚方向全体に渡っ
て曲がって居る系（ＳＯＩの完全空乏化に相当する系）
ではサブスレーシュホールド・スイングの改善や閾値電
圧の低下、及びオフ電流の低減と云ったトランジスタ特
性の改善が見られる。弗酸水溶液は弗酸を純水中に弗酸
濃度が０．１％程度から１０％程度と成る様に溶かした
物を基本とするが、此の溶液にアンモニアを追加しても
良い。
去） （０℃から３０℃で１分から１０分程度） （１−３）純水洗浄（ケトン、アルコール除去） （０℃から３０℃で１分から１０分程度） （２）アルカリ洗浄 （２−１）アンモニア過水洗浄（金属除去） （５０℃から１００℃で１分から１０分程度） （２−２）純水洗浄（アンモニア除去） （０℃から５０℃で１分から１０分程度） （３）酸洗浄 （３−１）硫酸過水洗浄（金属除去） （５０℃から１００℃で１分から１０分程度） （３−２）純水洗浄（硫酸除去） （０℃から５０℃で１分から１０分程度） （３−３）塩酸過水洗浄（金属除去） （５０℃から１００℃で１分から１０分程度） （３−４）純水洗浄（塩酸除去） （０℃から５０℃で１分から１０分程度） （４）表面部酸化膜除去工程 （４−１）弗酸水溶液洗浄（酸化膜表面除去及び酸化膜
表面の水素終端化） （０℃から３０℃で１秒から１分程度） （４−２）純水洗浄（弗酸除去） （０℃から３０℃で１分から１０分程度） 此等の四工程から成る洗浄の内で最も重要なのは表面部
酸化膜除去工程の洗浄で有る。下地保護膜を成す酸化膜
の表面層を除去すれば表面層に付着していた金属や塵等
も自動的に取り除かれるからで有る。従って工程簡略化
等の要請に依り半導体膜堆積前の洗浄工程を最少とさせ
たい時には、少なくとも表面酸化膜除去の洗浄だけは含
まれる様に洗浄工程を設定すれば良い。弗酸水溶液洗浄
は下地酸化膜の表層部１ｎｍ程度から２０ｎｍ程度が除
去される様に行う。１ｎｍ程度以下では均一性の観点よ
り洗浄効果が基板内で同一と成らず、２０ｎｍ程度以上
では下地酸化膜が薄い場合に下地酸化膜の不純物混入を
防止する機能に障害が生ずる恐れが有るからで有る。弗
酸水溶液洗浄を半導体膜堆積直前に行う事は下地酸化膜
表面を水素原子で終端する事を意味して居る。此の水素
は比較的離脱が容易な為、半導体膜堆積工程の極初期に
シランと化学反応を行い、結果として下地酸化膜と硅素
膜との密着性を向上させる。加えて下地酸化膜と半導体
膜との間の界面準位を減らす効果がある。従って本願が
示す様に能動層半導体膜の厚さが１００ｎｍ程度未満で
且つ半導体膜のエネルギーバンドが膜厚方向全体に渡っ
て曲がって居る系（ＳＯＩの完全空乏化に相当する系）
ではサブスレーシュホールド・スイングの改善や閾値電
圧の低下、及びオフ電流の低減と云ったトランジスタ特
性の改善が見られる。弗酸水溶液は弗酸を純水中に弗酸
濃度が０．１％程度から１０％程度と成る様に溶かした
物を基本とするが、此の溶液にアンモニアを追加しても
良い。
【００３１】上述の洗浄と最後の純水に依る洗い流しが
済んだ後に、下地保護膜上に非晶質半導体膜を堆積す
る。半導体膜堆積には各種気相堆積法が可能で有るが、
高純度の半導体膜が容易に堆積されるとの立場からは、
其の内でも特に低圧化学気相堆積法（ＬＰＣＶＤ法）が
適して居る。基板は純水に依る洗い流しが終了した後、
直ちに（長くとも２時間程度以内に）気相堆積装置内に
設置されるべきで有る。斯うする事で表面の再汚染を防
ぎ得るからで有る。低圧化学気相堆積法は高真空型低圧
化学気相堆積装置にて行われる。高真空型とは非晶質半
導体膜堆積直前の背景真空度が５×１０−７Ｔｏｒｒ程
度以下とし得る装置で、具体的には成膜室への装置外部
からの漏洩流量が、洗浄した基板からの最大脱ガス総流
量（３００ｍｍ×３００ｍｍのガラス基板１７枚で最大
脱ガス総流量は１×１０−２（ｓｃｃｍ）程度）の十分
の一程度以下（先の例に則ると装置外部からの漏洩流量
は１×１０−３（ｓｃｃｍ）程度以下）の気密性を有す
る装置で有る。装置成膜室の気密性は避け得ない基板か
らの脱ガスの最大流量の十分の一程度以下で有れば、仮
令気密性に多少の変動が有ろうとも、総不純物流量（成
膜室への装置外部からの漏洩流量と基板からの脱ガス流
量との和）に対して著しい影響を及ぼさないからで有
る。斯様な高真空型低圧化学気相堆積装置は単に成膜室
の気密性が優れて居るにのみならず、成膜室に於ける排
気速度が１００ｓｃｃｍ／ｍＴｏｒｒ（不活性ガスを１
００ｓｃｃｍ成膜室に流した時に得られる平衡圧力が１
ｍＴｏｒｒと成る排気速度）程度以上の排気能力を有し
て居る事が更に望まれる。斯うした高排気能力を有する
装置では１時間程度の比較的短時間で、十分な洗浄を施
された基板からの水等の脱ガス流量を装置の漏洩流量と
同程度の水準迄低下せしめ、生産性を著しく高める事が
可能と成るからで有る。
済んだ後に、下地保護膜上に非晶質半導体膜を堆積す
る。半導体膜堆積には各種気相堆積法が可能で有るが、
高純度の半導体膜が容易に堆積されるとの立場からは、
其の内でも特に低圧化学気相堆積法（ＬＰＣＶＤ法）が
適して居る。基板は純水に依る洗い流しが終了した後、
直ちに（長くとも２時間程度以内に）気相堆積装置内に
設置されるべきで有る。斯うする事で表面の再汚染を防
ぎ得るからで有る。低圧化学気相堆積法は高真空型低圧
化学気相堆積装置にて行われる。高真空型とは非晶質半
導体膜堆積直前の背景真空度が５×１０−７Ｔｏｒｒ程
度以下とし得る装置で、具体的には成膜室への装置外部
からの漏洩流量が、洗浄した基板からの最大脱ガス総流
量（３００ｍｍ×３００ｍｍのガラス基板１７枚で最大
脱ガス総流量は１×１０−２（ｓｃｃｍ）程度）の十分
の一程度以下（先の例に則ると装置外部からの漏洩流量
は１×１０−３（ｓｃｃｍ）程度以下）の気密性を有す
る装置で有る。装置成膜室の気密性は避け得ない基板か
らの脱ガスの最大流量の十分の一程度以下で有れば、仮
令気密性に多少の変動が有ろうとも、総不純物流量（成
膜室への装置外部からの漏洩流量と基板からの脱ガス流
量との和）に対して著しい影響を及ぼさないからで有
る。斯様な高真空型低圧化学気相堆積装置は単に成膜室
の気密性が優れて居るにのみならず、成膜室に於ける排
気速度が１００ｓｃｃｍ／ｍＴｏｒｒ（不活性ガスを１
００ｓｃｃｍ成膜室に流した時に得られる平衡圧力が１
ｍＴｏｒｒと成る排気速度）程度以上の排気能力を有し
て居る事が更に望まれる。斯うした高排気能力を有する
装置では１時間程度の比較的短時間で、十分な洗浄を施
された基板からの水等の脱ガス流量を装置の漏洩流量と
同程度の水準迄低下せしめ、生産性を著しく高める事が
可能と成るからで有る。
【００３２】非晶質硅素膜に代表されるシリコンを主体
とする半導体膜は高次シラン（Ｓｉ ｎＨ２ｎ＋２：ｎは
２以上の整数）を原料気体の一種として堆積される。価
格や安全性を考慮すると高次シランとしてはジシラン
（Ｓｉ２Ｈ６）が最も適している。さて、高純度で高品
質の半導体膜を堆積するには、低圧化学気相堆積装置に
於ける装置外部からの漏洩流量（ＱＬ）の高次シラン流
量（ＱＳｉＨ）に対する比（Ｒ＝ＱＬ／ＱＳｉＨ）を１
０ｐｐｍ程度以下（Ｒ≦１０−５）とせねばならない。
（先の漏洩流量が１×１０−３（ｓｃｃｍ）程度の例の
場合、ジシラン流量は１００ｓｃｃｍ程度以上とす
る。）前述の如く、本願発明では高真空型低圧化学気相
堆積装置を用いて基板からの脱ガス流量が外部からの漏
洩流量（ＱＬ）程度以下に成ってから半導体膜の堆積を
試みる。従って総不純物流量は外部からの漏洩流量（Ｑ
Ｌ）と同程度の水準で有る。装置外部から成膜室へ漏洩
する物質は主として空気で有る。空気中の８０％を占め
る窒素は不活性で有るから、半導体品質に対して大きな
問題は生じせしめず、不純物として問題と成るのは残り
の２０％を占める酸素で有る。一方、成膜室に導入され
た高次シランの内で、実際に反応に関与して半導体膜に
取り込まれる物は、成膜条件に依存して多少の変動は有
るものの、大凡２０％程度で有る。それ故、仮令成膜室
内に存在する酸素等の不純物が総て半導体膜中に取り込
まれるとの現実には有り得ぬ最悪の状況を想定しても、
外部からの漏洩流量（ＱＬ）の高次シラン流量（Ｑ
ＳｉＨ）に対する比（Ｒ＝ＱＬ／ＱＳｉＨ）を１０ｐｐ
ｍ程度以下（Ｒ≦１０−５）とすれば、堆積された半導
体膜中の硅素原子に対する酸素原子等の不要な不純物の
濃度は多くとも１０１７ｃｍ−３程度以下（実際は１０
１６ｃｍ−３程度以下）と成り、高純度な半導体膜が得
られるので有る。高純度な多結晶半導体膜はそれを薄膜
半導体装置の活性層（電界効果トランジスタのソース・
ドレイン領域やチャンネル形成領域、或いはバイポーラ
トランジスタのエミッター・ベース・コレクター領域）
として用いた時に、半導体膜禁制帯中の捕獲準位を減ら
すと共に不純物元素に起因する移動度低下を最小限に押
さえるとの効果を有する。
とする半導体膜は高次シラン（Ｓｉ ｎＨ２ｎ＋２：ｎは
２以上の整数）を原料気体の一種として堆積される。価
格や安全性を考慮すると高次シランとしてはジシラン
（Ｓｉ２Ｈ６）が最も適している。さて、高純度で高品
質の半導体膜を堆積するには、低圧化学気相堆積装置に
於ける装置外部からの漏洩流量（ＱＬ）の高次シラン流
量（ＱＳｉＨ）に対する比（Ｒ＝ＱＬ／ＱＳｉＨ）を１
０ｐｐｍ程度以下（Ｒ≦１０−５）とせねばならない。
（先の漏洩流量が１×１０−３（ｓｃｃｍ）程度の例の
場合、ジシラン流量は１００ｓｃｃｍ程度以上とす
る。）前述の如く、本願発明では高真空型低圧化学気相
堆積装置を用いて基板からの脱ガス流量が外部からの漏
洩流量（ＱＬ）程度以下に成ってから半導体膜の堆積を
試みる。従って総不純物流量は外部からの漏洩流量（Ｑ
Ｌ）と同程度の水準で有る。装置外部から成膜室へ漏洩
する物質は主として空気で有る。空気中の８０％を占め
る窒素は不活性で有るから、半導体品質に対して大きな
問題は生じせしめず、不純物として問題と成るのは残り
の２０％を占める酸素で有る。一方、成膜室に導入され
た高次シランの内で、実際に反応に関与して半導体膜に
取り込まれる物は、成膜条件に依存して多少の変動は有
るものの、大凡２０％程度で有る。それ故、仮令成膜室
内に存在する酸素等の不純物が総て半導体膜中に取り込
まれるとの現実には有り得ぬ最悪の状況を想定しても、
外部からの漏洩流量（ＱＬ）の高次シラン流量（Ｑ
ＳｉＨ）に対する比（Ｒ＝ＱＬ／ＱＳｉＨ）を１０ｐｐ
ｍ程度以下（Ｒ≦１０−５）とすれば、堆積された半導
体膜中の硅素原子に対する酸素原子等の不要な不純物の
濃度は多くとも１０１７ｃｍ−３程度以下（実際は１０
１６ｃｍ−３程度以下）と成り、高純度な半導体膜が得
られるので有る。高純度な多結晶半導体膜はそれを薄膜
半導体装置の活性層（電界効果トランジスタのソース・
ドレイン領域やチャンネル形成領域、或いはバイポーラ
トランジスタのエミッター・ベース・コレクター領域）
として用いた時に、半導体膜禁制帯中の捕獲準位を減ら
すと共に不純物元素に起因する移動度低下を最小限に押
さえるとの効果を有する。
【００３３】上述の諸条件に加え、更に本願発明では４
３０℃程度未満との比較的低温で非晶質半導体膜の堆積
を行う。この際に半導体膜の堆積速度が０．５ｎｍ／ｍ
ｉｎ程度以上と成る様に成膜室の圧力や高次シランの流
量、或いは挿入基板枚数が設定される。斯様な低温（４
３０℃程度未満）で且つ比較的速い堆積速度を以て非晶
質半導体膜を堆積すると、堆積により得られる非晶質膜
を構成する非晶質粒が総じて大きくなり、斯くして此の
非晶質膜を結晶化させた際に得られる多結晶膜の結晶粒
は著しく増大するに到る。大粒径の結晶粒から構成され
る多結晶膜は高い移動度の値を有し、此を活性層として
用いて居る薄膜半導体装置は優れた性能を示す事と成
る。此の説明から分かる様に高性能薄膜半導体装置を実
現する上での一つの重要要件は非晶質膜の堆積条件に有
る。４３０℃程度未満との低温で且つ０．５ｎｍ／ｍｉ
ｎ程度以上の堆積速度で非晶質半導体膜を堆積すると、
非晶質粒の成長元と成る核（非晶質核）の発生速度が非
晶質膜の成長速度に比べて遅く成り、それ故堆積非晶質
膜を構成する非晶質粒が大きく成るので有る。但し、半
導体膜堆積の際に基板洗浄が不十分で有ると、基板上に
付着した不純物が非晶質核として作用する為、非晶質粒
は小さく成って仕舞う。同様に気相堆積装置の機密度が
不十分で有ると（例えばＲ＝ＱＬ／ＱＳｉＨ＞１
０−５）、外部から成膜室に漏洩した不純物気体が基板
上に付着して矢張り非晶質核と成って仕舞い、結果とし
て大粒径の非晶質粒から成る優れた非晶質膜は得られな
い。又、成膜室内での基板乾燥が不十分で有ると（この
時には半導体膜堆積直前の背景真空度が５×１０−７Ｔ
ｏｒｒ程度以下と成って居ない）、全く同じ原理で非晶
質粒は小さく成る。高性能薄膜半導体装置を得る為に
は、基板に十分な洗浄（少なくとも表面酸化膜除去の洗
浄工程）を施し、原料気体流量に対する機密度が十分で
有る成膜装置（Ｒ＝ＱＬ／ＱＳｉＨ≦１０−５）を用い
て、基板を成膜室で良く乾燥させた後（半導体膜堆積直
前の背景真空度が５×１０−７Ｔｏｒｒ程度以下とした
後）、ジシラン等の高次シランを原料気体として用いて
４３０℃程度未満との堆積温度で且つ０．５ｎｍ／ｍｉ
ｎ程度以上の堆積速度で非晶質半導体膜を堆積する事が
肝要なので有る。
３０℃程度未満との比較的低温で非晶質半導体膜の堆積
を行う。この際に半導体膜の堆積速度が０．５ｎｍ／ｍ
ｉｎ程度以上と成る様に成膜室の圧力や高次シランの流
量、或いは挿入基板枚数が設定される。斯様な低温（４
３０℃程度未満）で且つ比較的速い堆積速度を以て非晶
質半導体膜を堆積すると、堆積により得られる非晶質膜
を構成する非晶質粒が総じて大きくなり、斯くして此の
非晶質膜を結晶化させた際に得られる多結晶膜の結晶粒
は著しく増大するに到る。大粒径の結晶粒から構成され
る多結晶膜は高い移動度の値を有し、此を活性層として
用いて居る薄膜半導体装置は優れた性能を示す事と成
る。此の説明から分かる様に高性能薄膜半導体装置を実
現する上での一つの重要要件は非晶質膜の堆積条件に有
る。４３０℃程度未満との低温で且つ０．５ｎｍ／ｍｉ
ｎ程度以上の堆積速度で非晶質半導体膜を堆積すると、
非晶質粒の成長元と成る核（非晶質核）の発生速度が非
晶質膜の成長速度に比べて遅く成り、それ故堆積非晶質
膜を構成する非晶質粒が大きく成るので有る。但し、半
導体膜堆積の際に基板洗浄が不十分で有ると、基板上に
付着した不純物が非晶質核として作用する為、非晶質粒
は小さく成って仕舞う。同様に気相堆積装置の機密度が
不十分で有ると（例えばＲ＝ＱＬ／ＱＳｉＨ＞１
０−５）、外部から成膜室に漏洩した不純物気体が基板
上に付着して矢張り非晶質核と成って仕舞い、結果とし
て大粒径の非晶質粒から成る優れた非晶質膜は得られな
い。又、成膜室内での基板乾燥が不十分で有ると（この
時には半導体膜堆積直前の背景真空度が５×１０−７Ｔ
ｏｒｒ程度以下と成って居ない）、全く同じ原理で非晶
質粒は小さく成る。高性能薄膜半導体装置を得る為に
は、基板に十分な洗浄（少なくとも表面酸化膜除去の洗
浄工程）を施し、原料気体流量に対する機密度が十分で
有る成膜装置（Ｒ＝ＱＬ／ＱＳｉＨ≦１０−５）を用い
て、基板を成膜室で良く乾燥させた後（半導体膜堆積直
前の背景真空度が５×１０−７Ｔｏｒｒ程度以下とした
後）、ジシラン等の高次シランを原料気体として用いて
４３０℃程度未満との堆積温度で且つ０．５ｎｍ／ｍｉ
ｎ程度以上の堆積速度で非晶質半導体膜を堆積する事が
肝要なので有る。
【００３４】この様にして非晶質半導体膜が得られた後
に此の非晶質半導体膜を結晶化して、多結晶半導体膜を
形成する。非晶質膜の結晶化は、非晶質膜を５００℃程
度から６５０℃程度の間の所定の温度で熱処理して、固
相にて進める事が好ましい。固相結晶化では非晶質膜を
構成する非晶質粒の大小と多結晶膜を構成する結晶粒の
大小との相関が窮めて強いからで有る。換言すれば大き
い非晶質粒から成る非晶質膜を固相にて結晶化すると大
きい結晶粒から成る多結晶膜が得られるので有る。結晶
化を行う際の熱処理温度はそれが低い程結晶核の生成が
押さえられるのでより大きな結晶粒から成る多結晶膜が
得られるが、それに応じて結晶化が完了する時間も長く
成る。熱処理温度は５００℃程度から６５０℃程度の間
で出来る限り低い温度、理想的には５５０℃程度から６
００℃程度の間の所定の温度に設定される。
に此の非晶質半導体膜を結晶化して、多結晶半導体膜を
形成する。非晶質膜の結晶化は、非晶質膜を５００℃程
度から６５０℃程度の間の所定の温度で熱処理して、固
相にて進める事が好ましい。固相結晶化では非晶質膜を
構成する非晶質粒の大小と多結晶膜を構成する結晶粒の
大小との相関が窮めて強いからで有る。換言すれば大き
い非晶質粒から成る非晶質膜を固相にて結晶化すると大
きい結晶粒から成る多結晶膜が得られるので有る。結晶
化を行う際の熱処理温度はそれが低い程結晶核の生成が
押さえられるのでより大きな結晶粒から成る多結晶膜が
得られるが、それに応じて結晶化が完了する時間も長く
成る。熱処理温度は５００℃程度から６５０℃程度の間
で出来る限り低い温度、理想的には５５０℃程度から６
００℃程度の間の所定の温度に設定される。
【００３５】斯うして第一工程で多結晶性半導体膜が形
成された後に、第二工程にて多結晶性半導体膜の表面を
熱酸化して、電界効果型薄膜トランジスタの活性半導体
層と酸化膜を形成する。酸化膜は此の侭ゲート絶縁膜と
して利用されても良いし、一度剥離した後に別の絶縁膜
を何らかの方法で活性層で有る結晶性半導体膜の上に形
成しても良い。第二工程は酸化性雰囲気下にて１０７０
℃程度未満の温度で、且つ一原子層酸化時間が酸化膜応
力緩和時間より長い条件で行う。酸化膜中の水酸基（−
ＯＨ）や水を減少させる為に第二工程を酸素（Ｏ２）と
不活性気体とを含む雰囲気下にて１０７０℃程度未満の
温度Ｔ（℃）で行う時には、第二工程に於ける酸素分圧
（ＰＯ２）が ｔ１＞τ ｔ１＝Δｘ（Δｘ＋２ｘｉ＋Ａ）／Ｂ×６０ （ｓ） Δｘ＝０．３６ （ｎｍ） ｘｉ＝５ （ｎｍ） Ａ＝Ａ０ｅｘｐ（α／（ｋ（Ｔ＋２７３．１５））） Ａ０＝０．２０２６ （ｎｍ） α＝０．６６６ （ｅＶ） ｋ＝８．６１７×１０−５ （ｅＶ・Ｋ−１） Ｂ＝Ｂ０ｅｘｐ（−β／（ｋ（Ｔ＋２７３．１５）））・ＣＯ２ Ｂ０＝３．１４×１０８ （ｎｍ２・ｍｉｎ−１） β＝１．６２０ （ｅＶ） ｋ＝８．６１７×１０−５ （ｅＶ・Ｋ−１） ＣＯ２＝ＰＯ２（ａｔｍ）／１（ａｔｍ） ＣＯ２は酸素濃度に対応する無次元係数 τ＝η／μ η＝η０ｅｘｐ（γ／（ｋ（Ｔ＋２７３．１５））） η０＝２．３×１０−６ （ｄｙｎ・ｓ・ｃｍ−２） γ＝４．８５ （ｅＶ） ｋ＝８．６１７×１０−５ （ｅＶ・Ｋ−１） μ＝３．１５×１０１１ （ｄｙｎ・ｃｍ−２） との式を満たす条件にて熱酸化を行う。此等に関しては
先に詳述した通りで有る。
成された後に、第二工程にて多結晶性半導体膜の表面を
熱酸化して、電界効果型薄膜トランジスタの活性半導体
層と酸化膜を形成する。酸化膜は此の侭ゲート絶縁膜と
して利用されても良いし、一度剥離した後に別の絶縁膜
を何らかの方法で活性層で有る結晶性半導体膜の上に形
成しても良い。第二工程は酸化性雰囲気下にて１０７０
℃程度未満の温度で、且つ一原子層酸化時間が酸化膜応
力緩和時間より長い条件で行う。酸化膜中の水酸基（−
ＯＨ）や水を減少させる為に第二工程を酸素（Ｏ２）と
不活性気体とを含む雰囲気下にて１０７０℃程度未満の
温度Ｔ（℃）で行う時には、第二工程に於ける酸素分圧
（ＰＯ２）が ｔ１＞τ ｔ１＝Δｘ（Δｘ＋２ｘｉ＋Ａ）／Ｂ×６０ （ｓ） Δｘ＝０．３６ （ｎｍ） ｘｉ＝５ （ｎｍ） Ａ＝Ａ０ｅｘｐ（α／（ｋ（Ｔ＋２７３．１５））） Ａ０＝０．２０２６ （ｎｍ） α＝０．６６６ （ｅＶ） ｋ＝８．６１７×１０−５ （ｅＶ・Ｋ−１） Ｂ＝Ｂ０ｅｘｐ（−β／（ｋ（Ｔ＋２７３．１５）））・ＣＯ２ Ｂ０＝３．１４×１０８ （ｎｍ２・ｍｉｎ−１） β＝１．６２０ （ｅＶ） ｋ＝８．６１７×１０−５ （ｅＶ・Ｋ−１） ＣＯ２＝ＰＯ２（ａｔｍ）／１（ａｔｍ） ＣＯ２は酸素濃度に対応する無次元係数 τ＝η／μ η＝η０ｅｘｐ（γ／（ｋ（Ｔ＋２７３．１５））） η０＝２．３×１０−６ （ｄｙｎ・ｓ・ｃｍ−２） γ＝４．８５ （ｅＶ） ｋ＝８．６１７×１０−５ （ｅＶ・Ｋ−１） μ＝３．１５×１０１１ （ｄｙｎ・ｃｍ−２） との式を満たす条件にて熱酸化を行う。此等に関しては
先に詳述した通りで有る。
【００３６】（実施例１）図５（ａ）〜（ｄ）はＭＯＳ
型電界効果トランジスタを形成する薄膜半導体装置の製
造工程を断面で示した図で有る。本実施例１では基板５
０１として石英ガラスを用いた。然るに此以外の基板で
有っても、薄膜半導体装置製造工程中の最高温度に耐え
られれば、その種類や大きさは無論問われない。まず基
板５０１上にいずれ能動層と成る硅素等の半導体膜を堆
積する。基板が不純物がドープされた単結晶硅素基板等
の導伝性物質の場合や、セラミックス基板等で半導体膜
に取って望ましからざる不純物を含んでいる場合、半導
体膜堆積前に二酸化硅素膜や窒化硅素膜等の下地保護膜
５０２を堆積するのが好ましい。本実施例１では基板５
０１上にプラズマ化学気相堆積法（ＰＥＣＶＤ法）で酸
化硅素膜を２００ｎｍ程度堆積し、下地保護膜５０２と
した。下地保護膜堆積後に基板を窒素中で１０００℃、
２０分の第一の熱処理を施した。第一の熱処理後の酸化
硅素膜の、液温が２５℃で濃度が１．６７％の沸化水素
（ＨＦ）酸水溶液に於けるエッチング速度は０．２ｎｍ
／ｓであった。此の下地保護膜上に真性非晶質硅素膜を
ＬＰＣＶＤ法にて１００ｎｍ程度の膜厚に堆積した。Ｌ
ＰＣＶＤ装置はホット・ウォール型で容積が１８４．５
ｌで、基板挿入後の反応総面積は約４４０００ｃｍ２で
有る。堆積温度は４２５℃で原料ガスとして純度９９．
９９％以上のジシラン（Ｓｉ２Ｈ６）を用い、２００ｓ
ｃｃｍ反応炉に供給した。堆積圧力は凡そ１．１Ｔｏｒ
ｒで有り、此の条件下で硅素膜の堆積速度は０．７７ｎ
ｍ／ｍｉｎで有った。斯様にして得られた非晶質硅素膜
をパターニング加工して半導体膜の島５０３を形成し
た。（図５−ａ） 次に熱酸化法にてパターニング加工された半導体膜の島
５０３表面に酸化硅素膜５０４を形成した。酸化は１０
００℃の温度で酸素濃度５％の雰囲気下にて１気圧で１
４時間１５分行なわれた。熱酸化炉はホット・ウォール
型で容積が約４６ｌで有る。基板挿入時の熱酸化炉内に
は純度９９．９９９％程度以上の酸素（Ｏ２）が２５０
ｓｃｃｍと純度９９．９９９％程度以上の窒素（Ｎ２）
が４７５０ｓｃｃｍ導入され、熱酸化炉内部の酸素濃度
を５．０％に保って居る。基板挿入時の炉内温度は８０
０℃で有る。大気圧で酸化を行う場合、基板挿入時に空
気（酸素濃度約２０．９％）が酸化炉に混入するので、
未調整状態で初期酸化が著しく進行せぬ様に酸化炉温度
を８００℃程度以下に保っておくのが好ましい。気相堆
積法等で形成された粒界を有する半導体膜が付いた基板
を７００℃程度以上の不活性雰囲気中に挿入すると、急
速に再結晶化や結晶化等の原子移動が生じ、然も此等の
半導体膜は密度が単結晶膜よりも低い為、此の急速な原
子移動の結果として半導体膜に多数の穴が開いて仕舞
う。優良な薄膜半導体装置を作る上では無論これは好ま
しくない。この問題は酸化性雰囲気中に基板を入れる事
で解決される。此は半導体膜表面に酸化膜が形成される
のと半導体原子の移動（結晶化）が同時に進行する為、
半導体膜に穴が開く程の巨大な原子移動が生ずる前の段
階で、半導体原子間に生じた僅かな空隙を酸素原子が補
充するからだと考えられる。いずれにしても半導体膜に
穴が開かない為には基板挿入は酸化性雰囲気でなければ
成らない。しかも酸化膜厚と膜質、及び平滑な界面を得
る様に酸化工程を正確に管理するには酸素濃度が高すぎ
ても問題で有るから、基板挿入時の酸化炉雰囲気は酸化
実行時の雰囲気と略同一で有る事が望まれる。基板挿入
後酸化炉の温度を１０℃／ｍｉｎの昇温速度で上げ、約
２０分を費やして酸化温度の１０００℃とする。酸化温
度に達してから此の状態（酸化過程と称す）を１４時間
１５分維持して酸化を行なう。基板挿入時から此の酸化
過程の期間中、反応炉には前述の酸素と窒素が導入され
続け、酸化炉内部を所望の一定雰囲気に保って居る。酸
化過程が終了した後直ちに酸素の供給を断ち、反応炉に
は窒素を５０００ｓｃｃｍ導入する（酸化後処理と称
す）。此の時も酸化炉温度は依然として酸化温度の１０
００℃に保ち続ける。単結晶硅素の熱酸化ではこの酸化
後処理は酸化膜の応力解放にその目的を有して居た。本
願では酸化膜の応力は酸化期間中に完全に解放されて居
るので応力解放の目的ではなく、不要な低温酸化を防ぐ
事をその主目的として居る。酸化終了後にいずれ基板を
反応炉から取り出す訳だが、その時に多結晶性半導体膜
と酸化半導体膜との界面品質が悪化せぬ様にするので有
る。酸化後処理は従って反応炉内が半導体膜に対して不
活性状態（酸化過程に導入された気体の残存率が５％程
度未満）と成る迄継続する。流体混合が最も遅い完全混
合系を想定すると、不活性気体流量（本実施例１では窒
素５ｓｌｍ）に酸化後処理時間（本実施例１では３０
分）を掛けた不活性気体の総量（本実施例１では窒素５
ｓｌｍ×３０分＝１５０ｌ）が反応炉容積（本実施例１
では４６ｌ）の３倍程度以上と成る様に酸化後処理の不
活性気体流量や時間を設定するのが好ましい。３倍程度
以上に成れば先の残存率が５％程度未満に成るからで有
る。こうして反応炉内の雰囲気置換が済んだら反応炉の
温度を５℃／ｍｉｎ程度の速度で８００℃程度迄下げ、
然る後に基板を反応炉から取り出す。基板が空気に触れ
る時の温度は低温酸化を防ぐ為に８００℃程度以下が望
まれる。斯様にして半導体膜表面の酸化は終了し、硅素
膜は多結晶状態に変わり、その膜厚は６８ｎｍ程度へと
薄く成る。又、半導体膜表面に形成された酸化硅素膜５
０４の厚みは５８ｎｍ程度で有る。（図５−ｂ） 次に薄膜半導体装置の閾値電圧を調整する為に１１Ｂ＋
を２０ｋＶの加速電圧で１．２×１０１２ｃｍ−２の濃
度で半導体膜に打ち込んだ。
型電界効果トランジスタを形成する薄膜半導体装置の製
造工程を断面で示した図で有る。本実施例１では基板５
０１として石英ガラスを用いた。然るに此以外の基板で
有っても、薄膜半導体装置製造工程中の最高温度に耐え
られれば、その種類や大きさは無論問われない。まず基
板５０１上にいずれ能動層と成る硅素等の半導体膜を堆
積する。基板が不純物がドープされた単結晶硅素基板等
の導伝性物質の場合や、セラミックス基板等で半導体膜
に取って望ましからざる不純物を含んでいる場合、半導
体膜堆積前に二酸化硅素膜や窒化硅素膜等の下地保護膜
５０２を堆積するのが好ましい。本実施例１では基板５
０１上にプラズマ化学気相堆積法（ＰＥＣＶＤ法）で酸
化硅素膜を２００ｎｍ程度堆積し、下地保護膜５０２と
した。下地保護膜堆積後に基板を窒素中で１０００℃、
２０分の第一の熱処理を施した。第一の熱処理後の酸化
硅素膜の、液温が２５℃で濃度が１．６７％の沸化水素
（ＨＦ）酸水溶液に於けるエッチング速度は０．２ｎｍ
／ｓであった。此の下地保護膜上に真性非晶質硅素膜を
ＬＰＣＶＤ法にて１００ｎｍ程度の膜厚に堆積した。Ｌ
ＰＣＶＤ装置はホット・ウォール型で容積が１８４．５
ｌで、基板挿入後の反応総面積は約４４０００ｃｍ２で
有る。堆積温度は４２５℃で原料ガスとして純度９９．
９９％以上のジシラン（Ｓｉ２Ｈ６）を用い、２００ｓ
ｃｃｍ反応炉に供給した。堆積圧力は凡そ１．１Ｔｏｒ
ｒで有り、此の条件下で硅素膜の堆積速度は０．７７ｎ
ｍ／ｍｉｎで有った。斯様にして得られた非晶質硅素膜
をパターニング加工して半導体膜の島５０３を形成し
た。（図５−ａ） 次に熱酸化法にてパターニング加工された半導体膜の島
５０３表面に酸化硅素膜５０４を形成した。酸化は１０
００℃の温度で酸素濃度５％の雰囲気下にて１気圧で１
４時間１５分行なわれた。熱酸化炉はホット・ウォール
型で容積が約４６ｌで有る。基板挿入時の熱酸化炉内に
は純度９９．９９９％程度以上の酸素（Ｏ２）が２５０
ｓｃｃｍと純度９９．９９９％程度以上の窒素（Ｎ２）
が４７５０ｓｃｃｍ導入され、熱酸化炉内部の酸素濃度
を５．０％に保って居る。基板挿入時の炉内温度は８０
０℃で有る。大気圧で酸化を行う場合、基板挿入時に空
気（酸素濃度約２０．９％）が酸化炉に混入するので、
未調整状態で初期酸化が著しく進行せぬ様に酸化炉温度
を８００℃程度以下に保っておくのが好ましい。気相堆
積法等で形成された粒界を有する半導体膜が付いた基板
を７００℃程度以上の不活性雰囲気中に挿入すると、急
速に再結晶化や結晶化等の原子移動が生じ、然も此等の
半導体膜は密度が単結晶膜よりも低い為、此の急速な原
子移動の結果として半導体膜に多数の穴が開いて仕舞
う。優良な薄膜半導体装置を作る上では無論これは好ま
しくない。この問題は酸化性雰囲気中に基板を入れる事
で解決される。此は半導体膜表面に酸化膜が形成される
のと半導体原子の移動（結晶化）が同時に進行する為、
半導体膜に穴が開く程の巨大な原子移動が生ずる前の段
階で、半導体原子間に生じた僅かな空隙を酸素原子が補
充するからだと考えられる。いずれにしても半導体膜に
穴が開かない為には基板挿入は酸化性雰囲気でなければ
成らない。しかも酸化膜厚と膜質、及び平滑な界面を得
る様に酸化工程を正確に管理するには酸素濃度が高すぎ
ても問題で有るから、基板挿入時の酸化炉雰囲気は酸化
実行時の雰囲気と略同一で有る事が望まれる。基板挿入
後酸化炉の温度を１０℃／ｍｉｎの昇温速度で上げ、約
２０分を費やして酸化温度の１０００℃とする。酸化温
度に達してから此の状態（酸化過程と称す）を１４時間
１５分維持して酸化を行なう。基板挿入時から此の酸化
過程の期間中、反応炉には前述の酸素と窒素が導入され
続け、酸化炉内部を所望の一定雰囲気に保って居る。酸
化過程が終了した後直ちに酸素の供給を断ち、反応炉に
は窒素を５０００ｓｃｃｍ導入する（酸化後処理と称
す）。此の時も酸化炉温度は依然として酸化温度の１０
００℃に保ち続ける。単結晶硅素の熱酸化ではこの酸化
後処理は酸化膜の応力解放にその目的を有して居た。本
願では酸化膜の応力は酸化期間中に完全に解放されて居
るので応力解放の目的ではなく、不要な低温酸化を防ぐ
事をその主目的として居る。酸化終了後にいずれ基板を
反応炉から取り出す訳だが、その時に多結晶性半導体膜
と酸化半導体膜との界面品質が悪化せぬ様にするので有
る。酸化後処理は従って反応炉内が半導体膜に対して不
活性状態（酸化過程に導入された気体の残存率が５％程
度未満）と成る迄継続する。流体混合が最も遅い完全混
合系を想定すると、不活性気体流量（本実施例１では窒
素５ｓｌｍ）に酸化後処理時間（本実施例１では３０
分）を掛けた不活性気体の総量（本実施例１では窒素５
ｓｌｍ×３０分＝１５０ｌ）が反応炉容積（本実施例１
では４６ｌ）の３倍程度以上と成る様に酸化後処理の不
活性気体流量や時間を設定するのが好ましい。３倍程度
以上に成れば先の残存率が５％程度未満に成るからで有
る。こうして反応炉内の雰囲気置換が済んだら反応炉の
温度を５℃／ｍｉｎ程度の速度で８００℃程度迄下げ、
然る後に基板を反応炉から取り出す。基板が空気に触れ
る時の温度は低温酸化を防ぐ為に８００℃程度以下が望
まれる。斯様にして半導体膜表面の酸化は終了し、硅素
膜は多結晶状態に変わり、その膜厚は６８ｎｍ程度へと
薄く成る。又、半導体膜表面に形成された酸化硅素膜５
０４の厚みは５８ｎｍ程度で有る。（図５−ｂ） 次に薄膜半導体装置の閾値電圧を調整する為に１１Ｂ＋
を２０ｋＶの加速電圧で１．２×１０１２ｃｍ−２の濃
度で半導体膜に打ち込んだ。
【００３７】引き続いてドナー又はアクセプターを含ん
だ硅素膜に依りゲート電極５０５を形成する。本実施例
１では燐を含んだ５００ｎｍの多結晶硅素にてゲート電
極を作成した。この時のゲート電極のシート抵抗は１５
Ω／□で有った。次にゲート電極をマスクとして、ドナ
ー又はアクセプターとなる不純物イオン５０６を打ち込
み、ソース・ドレイン領域５０７とチャンネル形成領域
５０８をゲート電極に対して自己整合的に作成する。本
実施例１ではＣＭＯＳ薄膜半導体装置を作製した。ＮＭ
ＯＳトランジスタを作製する際にはＰＭＯＳトランジス
タ部をレジストで覆った上で、不純物元素として燐（
３１Ｐ＋）を選び加速電圧５０ｋＶにて５×１０１５ｃ
ｍ−２の濃度にＮＭＯＳトランジスタのソース・ドレイ
ン領域に打ち込んだ。反対にＰＭＯＳトランジスタを作
製する際にはＮＭＯＳトランジスタ部をレジストで覆っ
た上で、不純物元素として硼素（１１Ｂ＋）を選び加速
電圧２０ｋＶにて３×１０１５ｃｍ−２の濃度にＰＭＯ
Ｓトランジスタのソース・ドレイン領域に打ち込んだ。
（図５−ｃ） 次にＰＥＣＶＤ法等で層間絶縁膜５０９を堆積した。層
間絶縁膜は二酸化硅素膜から成り、その膜厚は凡そ５０
０ｎｍで有った。層間絶縁膜堆積後、層間絶縁膜の焼き
締めとソース・ドレイン領域に添加された不純物元素の
活性化を兼ねて、窒素雰囲気下１０００℃にて２０分間
の熱処理を施した。最後にコンタクト・ホールを開穴
し、アルミニウム等で配線５１０を施して薄膜半導体装
置が完成した。（図５−ｄ） この様にして作成した薄膜半導体装置の伝達特性を測定
した。測定した薄膜半導体装置のチャンネル形成領域の
長さ及び幅は其々８μｍと１０μｍで、測定は室温にて
行われた。得られた伝達特性を図６に示す。ＮＭＯＳト
ランジスタのオン状態（ソース・ドレイン電圧（Ｖｄ
ｓ）とゲート電圧（Ｖｇｓ）が共に３．３Ｖ）に於ける
ソース・ドレイン電流（Ｉｄｓ：オン電流と称す）は２
７．６μＡと成り、Ｖｄｓ＝３．３Ｖ、Ｖｇｓ＝０Ｖで
トランジスタをオフ状態にした時のＩｄｓ（オフ電流と
称す）は２．２６ｐＡで有った。又、このトランジスタ
のＶｄｓ＝５Ｖに於ける飽和領域より求めた移動度は１
６０ｃｍ２・Ｖ・ｓ−１で有り、閾値電圧は１．０７Ｖ
で有った。更にＰＭＯＳトランジスタのオン電流（Ｖｄ
ｓ＝Ｖｇｓ＝−３．３Ｖ）は１．９２μＡで、オフ電流
（Ｖｄｓ＝−３．３Ｖ、Ｖｇｓ＝０Ｖ）は０．１３４ｐ
Ａで有った。ＰＭＯＳトランジスタの移動度と閾値電圧
は其々８１ｃｍ２・Ｖ・ｓ−１と−２．９２Ｖで有っ
た。Ｎ型とＰ型の両薄膜半導体装置共にゲート電圧３．
３Ｖの変調に対するオン・オフ比が実に７桁以上と成
り、然も高移動度で低閾値電圧を有する窮めて良好な薄
膜半導体装置が得られた。この例が示す様に本発明に依
ると工程最高温度が１０００℃程度で有っても、特別な
工程を付加する事なく、単に熱酸化時の工程を厳密に調
整する事のみで非常に優れた特性を有する薄膜半導体装
置を簡便且つ容易に作成し得るので有る。
だ硅素膜に依りゲート電極５０５を形成する。本実施例
１では燐を含んだ５００ｎｍの多結晶硅素にてゲート電
極を作成した。この時のゲート電極のシート抵抗は１５
Ω／□で有った。次にゲート電極をマスクとして、ドナ
ー又はアクセプターとなる不純物イオン５０６を打ち込
み、ソース・ドレイン領域５０７とチャンネル形成領域
５０８をゲート電極に対して自己整合的に作成する。本
実施例１ではＣＭＯＳ薄膜半導体装置を作製した。ＮＭ
ＯＳトランジスタを作製する際にはＰＭＯＳトランジス
タ部をレジストで覆った上で、不純物元素として燐（
３１Ｐ＋）を選び加速電圧５０ｋＶにて５×１０１５ｃ
ｍ−２の濃度にＮＭＯＳトランジスタのソース・ドレイ
ン領域に打ち込んだ。反対にＰＭＯＳトランジスタを作
製する際にはＮＭＯＳトランジスタ部をレジストで覆っ
た上で、不純物元素として硼素（１１Ｂ＋）を選び加速
電圧２０ｋＶにて３×１０１５ｃｍ−２の濃度にＰＭＯ
Ｓトランジスタのソース・ドレイン領域に打ち込んだ。
（図５−ｃ） 次にＰＥＣＶＤ法等で層間絶縁膜５０９を堆積した。層
間絶縁膜は二酸化硅素膜から成り、その膜厚は凡そ５０
０ｎｍで有った。層間絶縁膜堆積後、層間絶縁膜の焼き
締めとソース・ドレイン領域に添加された不純物元素の
活性化を兼ねて、窒素雰囲気下１０００℃にて２０分間
の熱処理を施した。最後にコンタクト・ホールを開穴
し、アルミニウム等で配線５１０を施して薄膜半導体装
置が完成した。（図５−ｄ） この様にして作成した薄膜半導体装置の伝達特性を測定
した。測定した薄膜半導体装置のチャンネル形成領域の
長さ及び幅は其々８μｍと１０μｍで、測定は室温にて
行われた。得られた伝達特性を図６に示す。ＮＭＯＳト
ランジスタのオン状態（ソース・ドレイン電圧（Ｖｄ
ｓ）とゲート電圧（Ｖｇｓ）が共に３．３Ｖ）に於ける
ソース・ドレイン電流（Ｉｄｓ：オン電流と称す）は２
７．６μＡと成り、Ｖｄｓ＝３．３Ｖ、Ｖｇｓ＝０Ｖで
トランジスタをオフ状態にした時のＩｄｓ（オフ電流と
称す）は２．２６ｐＡで有った。又、このトランジスタ
のＶｄｓ＝５Ｖに於ける飽和領域より求めた移動度は１
６０ｃｍ２・Ｖ・ｓ−１で有り、閾値電圧は１．０７Ｖ
で有った。更にＰＭＯＳトランジスタのオン電流（Ｖｄ
ｓ＝Ｖｇｓ＝−３．３Ｖ）は１．９２μＡで、オフ電流
（Ｖｄｓ＝−３．３Ｖ、Ｖｇｓ＝０Ｖ）は０．１３４ｐ
Ａで有った。ＰＭＯＳトランジスタの移動度と閾値電圧
は其々８１ｃｍ２・Ｖ・ｓ−１と−２．９２Ｖで有っ
た。Ｎ型とＰ型の両薄膜半導体装置共にゲート電圧３．
３Ｖの変調に対するオン・オフ比が実に７桁以上と成
り、然も高移動度で低閾値電圧を有する窮めて良好な薄
膜半導体装置が得られた。この例が示す様に本発明に依
ると工程最高温度が１０００℃程度で有っても、特別な
工程を付加する事なく、単に熱酸化時の工程を厳密に調
整する事のみで非常に優れた特性を有する薄膜半導体装
置を簡便且つ容易に作成し得るので有る。
【００３８】（比較例１）本願発明が従来技術に比べて
優れて居る事を明示する為に、実施例１に対する従来技
術を此処で披露する。
優れて居る事を明示する為に、実施例１に対する従来技
術を此処で披露する。
【００３９】比較例１では熱酸化工程を除いて他の総て
の工程を実施例１と同一として薄膜半導体装置を作製し
た。酸化は１０００℃の温度で酸素濃度１００％の雰囲
気下にて１気圧で１時間３分行なわれた。熱酸化炉は実
施例１で使用した物と同じで有る。基板挿入時の熱酸化
炉内には純度９９．９９９％程度以上の酸素（Ｏ２）が
５０００ｓｃｃｍ導入されて居る。基板挿入時の炉内温
度は１０００℃で有る。従って基板挿入後直ちに酸化が
始まる。基板挿入時から酸化過程の期間中、反応炉には
常に酸素が５０００ｓｃｃｍ導入され続ける。１時間３
分の酸化過程が終了した後直ちに酸素の供給を断ち、反
応炉には窒素を５０００ｓｃｃｍ導入する（酸化後処
理）。酸化後処理時間は１５分間で有った。酸化後処理
が終了してから基板は反応炉から取り出される。基板挿
入から基板取り出し迄の全期間を通じて反応炉の温度は
１０００℃に保たれて居た。比較例１では斯様にして半
導体膜表面の酸化が終了した。酸化後の多結晶硅素膜は
７２ｎｍの厚みを有し、多結晶硅素膜表面に形成された
酸化硅素膜の厚みは６０ｎｍで有った。以下実施例１と
同じ工程でＣＭＯＳ薄膜半導体装置を作製した。
の工程を実施例１と同一として薄膜半導体装置を作製し
た。酸化は１０００℃の温度で酸素濃度１００％の雰囲
気下にて１気圧で１時間３分行なわれた。熱酸化炉は実
施例１で使用した物と同じで有る。基板挿入時の熱酸化
炉内には純度９９．９９９％程度以上の酸素（Ｏ２）が
５０００ｓｃｃｍ導入されて居る。基板挿入時の炉内温
度は１０００℃で有る。従って基板挿入後直ちに酸化が
始まる。基板挿入時から酸化過程の期間中、反応炉には
常に酸素が５０００ｓｃｃｍ導入され続ける。１時間３
分の酸化過程が終了した後直ちに酸素の供給を断ち、反
応炉には窒素を５０００ｓｃｃｍ導入する（酸化後処
理）。酸化後処理時間は１５分間で有った。酸化後処理
が終了してから基板は反応炉から取り出される。基板挿
入から基板取り出し迄の全期間を通じて反応炉の温度は
１０００℃に保たれて居た。比較例１では斯様にして半
導体膜表面の酸化が終了した。酸化後の多結晶硅素膜は
７２ｎｍの厚みを有し、多結晶硅素膜表面に形成された
酸化硅素膜の厚みは６０ｎｍで有った。以下実施例１と
同じ工程でＣＭＯＳ薄膜半導体装置を作製した。
【００４０】比較例１で得られた薄膜半導体装置の伝達
特性を図７に示す。ＮＭＯＳトランジスタのオン電流は
１７．６μＡで、オフ電流は１．５９ｐＡで有った。一
方、ＰＭＯＳトランジスタのオン電流は１．０４μＡ
で、オフ電流は０．３５９ｐＡで有った。移動度と閾値
電圧は図７中に記入して有る。この比較例１より本願発
明の実施例１の優性が明瞭と化そう。
特性を図７に示す。ＮＭＯＳトランジスタのオン電流は
１７．６μＡで、オフ電流は１．５９ｐＡで有った。一
方、ＰＭＯＳトランジスタのオン電流は１．０４μＡ
で、オフ電流は０．３５９ｐＡで有った。移動度と閾値
電圧は図７中に記入して有る。この比較例１より本願発
明の実施例１の優性が明瞭と化そう。
【００４１】（実施例２）本願発明の別な実施例を此処
で示す。
で示す。
【００４２】実施例２では酸化対象物質で有る半導体膜
の形成工程を除いて他の総ての工程を実施例１と同一と
して薄膜半導体装置を作製した。半導体膜は下地保護膜
上にＬＰＣＶＤ法にて真性多結晶硅素膜を１００ｎｍ程
度の膜厚で形成された。ＬＰＣＶＤ装置は実施例１で使
用された物と同じで有る。堆積温度は６１５℃で原料ガ
スとして純度９９．９９％以上のモノシラン（Ｓｉ
Ｈ４）を用い、７０ｓｃｃｍ反応炉に供給した。堆積圧
力は凡そ７０ｍＴｏｒｒで有り、此の条件下で多結晶硅
素膜の堆積速度は３．４ｎｍ／ｍｉｎで有った。以下実
施例１と同じ工程でＣＭＯＳ薄膜半導体装置を作製し
た。尚、熱酸化後の多結晶硅素膜は６０ｎｍの厚みを有
し、多結晶硅素膜表面に形成された酸化硅素膜の厚みは
６８ｎｍで有った。
の形成工程を除いて他の総ての工程を実施例１と同一と
して薄膜半導体装置を作製した。半導体膜は下地保護膜
上にＬＰＣＶＤ法にて真性多結晶硅素膜を１００ｎｍ程
度の膜厚で形成された。ＬＰＣＶＤ装置は実施例１で使
用された物と同じで有る。堆積温度は６１５℃で原料ガ
スとして純度９９．９９％以上のモノシラン（Ｓｉ
Ｈ４）を用い、７０ｓｃｃｍ反応炉に供給した。堆積圧
力は凡そ７０ｍＴｏｒｒで有り、此の条件下で多結晶硅
素膜の堆積速度は３．４ｎｍ／ｍｉｎで有った。以下実
施例１と同じ工程でＣＭＯＳ薄膜半導体装置を作製し
た。尚、熱酸化後の多結晶硅素膜は６０ｎｍの厚みを有
し、多結晶硅素膜表面に形成された酸化硅素膜の厚みは
６８ｎｍで有った。
【００４３】実施例２で得られた薄膜半導体装置の伝達
特性を図８に示す。ＮＭＯＳトランジスタのオン電流は
４．３４μＡで、オフ電流は０．６２２ｐＡで有った。
一方、ＰＭＯＳトランジスタのオン電流は１．０２μＡ
で、オフ電流は２．２１ｐＡで有った。移動度と閾値電
圧は図８中に記入して有る。多結晶硅素膜に本願発明に
則する１０００℃の熱酸化を施して得られた薄膜半導体
装置の特性は、多結晶硅素膜に従来技術で１２００℃の
熱酸化を施して得られる薄膜半導体装置の特性と略同等
と成った。この実施例２が示す通り、本願発明は実質的
に酸化温度を２００℃程度以上低下せしめるとの優れた
効果を有して居る。
特性を図８に示す。ＮＭＯＳトランジスタのオン電流は
４．３４μＡで、オフ電流は０．６２２ｐＡで有った。
一方、ＰＭＯＳトランジスタのオン電流は１．０２μＡ
で、オフ電流は２．２１ｐＡで有った。移動度と閾値電
圧は図８中に記入して有る。多結晶硅素膜に本願発明に
則する１０００℃の熱酸化を施して得られた薄膜半導体
装置の特性は、多結晶硅素膜に従来技術で１２００℃の
熱酸化を施して得られる薄膜半導体装置の特性と略同等
と成った。この実施例２が示す通り、本願発明は実質的
に酸化温度を２００℃程度以上低下せしめるとの優れた
効果を有して居る。
【００４４】（比較例２）実施例２の本願発明が従来技
術に比べて確かに優れて居る事を明示する為に、実施例
２に対する従来技術を比較例２として此処で披露する。
術に比べて確かに優れて居る事を明示する為に、実施例
２に対する従来技術を比較例２として此処で披露する。
【００４５】比較例２では熱酸化工程を除いて他の総て
の工程を実施例２と同一として薄膜半導体装置を作製し
た。酸化対象物質で有る半導体膜を実施例２に記載され
た方法で形成し、熱酸化は比較例１にて示された方法を
以て行われた。即ち、比較例２ではＬＰＣＶＤ法で得ら
れた多結晶硅素膜を１０００℃の酸素分圧１気圧の雰囲
気下で熱酸化して薄膜半導体装置を作製するので有る。
熱酸化時間は１時間３分で有った。熱酸化後の多結晶硅
素膜は６５ｎｍの厚みを有し、多結晶硅素膜表面に形成
された酸化硅素膜の厚みは５６ｎｍで有った。此以外は
実施例２と同じ工程でＣＭＯＳ薄膜半導体装置を作製し
た。
の工程を実施例２と同一として薄膜半導体装置を作製し
た。酸化対象物質で有る半導体膜を実施例２に記載され
た方法で形成し、熱酸化は比較例１にて示された方法を
以て行われた。即ち、比較例２ではＬＰＣＶＤ法で得ら
れた多結晶硅素膜を１０００℃の酸素分圧１気圧の雰囲
気下で熱酸化して薄膜半導体装置を作製するので有る。
熱酸化時間は１時間３分で有った。熱酸化後の多結晶硅
素膜は６５ｎｍの厚みを有し、多結晶硅素膜表面に形成
された酸化硅素膜の厚みは５６ｎｍで有った。此以外は
実施例２と同じ工程でＣＭＯＳ薄膜半導体装置を作製し
た。
【００４６】比較例２で得られた薄膜半導体装置の伝達
特性を図９に示す。ＮＭＯＳトランジスタのオン電流は
０．５６８μＡで、オフ電流は１．１４ｐＡで有った。
一方、ＰＭＯＳトランジスタのオン電流は０．１００μ
Ａで、オフ電流は０．９７２ｐＡで有った。移動度と閾
値電圧は図９中に記入して有る。この比較例２を実施例
２と比べれたならば、本願発明の優位は自明で有ろう。
特性を図９に示す。ＮＭＯＳトランジスタのオン電流は
０．５６８μＡで、オフ電流は１．１４ｐＡで有った。
一方、ＰＭＯＳトランジスタのオン電流は０．１００μ
Ａで、オフ電流は０．９７２ｐＡで有った。移動度と閾
値電圧は図９中に記入して有る。この比較例２を実施例
２と比べれたならば、本願発明の優位は自明で有ろう。
【００４７】（実施例３）図１０（ａ）〜（ｄ）はＭＯ
Ｓ型電界効果トランジスタを形成する薄膜半導体装置の
製造工程を断面で示した図で有る。本実施例３では基板
１００１として石英ガラスを用いた。然るに此以外の基
板で有っても、薄膜半導体装置製造工程中の最高温度に
耐えられれば、その種類や大きさは無論問われない。ま
ず基板１００１上に下地保護膜１００２と成る酸化硅素
膜を堆積する。基板が高濃度に不純物がドープされた単
結晶硅素基板等の導伝性物質の場合や、セラミックス基
板等で半導体膜に取って望ましからざる不純物を含んで
いる場合、酸化硅素膜堆積前に酸化タンタル膜や窒化硅
素膜等の第一の下地保護膜を堆積しても良い。本実施例
３では基板１００１上にプラズマ化学気相堆積法（ＰＥ
ＣＶＤ法）で酸化硅素膜を２００ｎｍ程度堆積し、下地
保護膜１００２とした。
Ｓ型電界効果トランジスタを形成する薄膜半導体装置の
製造工程を断面で示した図で有る。本実施例３では基板
１００１として石英ガラスを用いた。然るに此以外の基
板で有っても、薄膜半導体装置製造工程中の最高温度に
耐えられれば、その種類や大きさは無論問われない。ま
ず基板１００１上に下地保護膜１００２と成る酸化硅素
膜を堆積する。基板が高濃度に不純物がドープされた単
結晶硅素基板等の導伝性物質の場合や、セラミックス基
板等で半導体膜に取って望ましからざる不純物を含んで
いる場合、酸化硅素膜堆積前に酸化タンタル膜や窒化硅
素膜等の第一の下地保護膜を堆積しても良い。本実施例
３では基板１００１上にプラズマ化学気相堆積法（ＰＥ
ＣＶＤ法）で酸化硅素膜を２００ｎｍ程度堆積し、下地
保護膜１００２とした。
【００４８】下地保護膜堆積後基板を次の手順で洗浄し
た。
た。
【００４９】（１）超音波照射に依るイソプロピルアル
コール洗浄（２７℃、５分間） （２）窒素バブリングされた純水洗浄（２７℃、５分
間） （３）アンモニア過水洗浄（８０℃、５分間） （４）窒素バブリングされた純水洗浄（２７℃、５分
間） （５）硫酸過水洗浄（９７℃、５分間） （６）窒素バブリングされた純水洗浄（２７℃、５分
間） （７）希釈弗酸水溶液（弗酸濃度１．６７％）洗浄（２
７℃、２０秒間） （８）窒素バブリングされた純水洗浄（２７℃、５分
間） 上記７番目の希釈弗酸水溶液洗浄により、下地酸化膜の
表層部が凡そ１０ｎｍ除去されて居る。斯うして洗浄さ
れた下地保護膜上に真性非晶質硅素膜をＬＰＣＶＤ法に
て１００ｎｍ程度の膜厚に堆積した。上記８番目の純水
洗浄が終了してから基板がＬＰＣＶＤ装置の成膜室に設
置される迄の時間は約２５分間で有った。
コール洗浄（２７℃、５分間） （２）窒素バブリングされた純水洗浄（２７℃、５分
間） （３）アンモニア過水洗浄（８０℃、５分間） （４）窒素バブリングされた純水洗浄（２７℃、５分
間） （５）硫酸過水洗浄（９７℃、５分間） （６）窒素バブリングされた純水洗浄（２７℃、５分
間） （７）希釈弗酸水溶液（弗酸濃度１．６７％）洗浄（２
７℃、２０秒間） （８）窒素バブリングされた純水洗浄（２７℃、５分
間） 上記７番目の希釈弗酸水溶液洗浄により、下地酸化膜の
表層部が凡そ１０ｎｍ除去されて居る。斯うして洗浄さ
れた下地保護膜上に真性非晶質硅素膜をＬＰＣＶＤ法に
て１００ｎｍ程度の膜厚に堆積した。上記８番目の純水
洗浄が終了してから基板がＬＰＣＶＤ装置の成膜室に設
置される迄の時間は約２５分間で有った。
【００５０】ＬＰＣＶＤ装置はホット・ウォール型で容
積が１８４．５ｌ有り、基板挿入後の反応総面積は約４
４０００ｃｍ２で有る。成膜室に於ける最大排気速度は
１２０ｓｃｃｍ／ｍＴｏｒｒで有る。堆積温度は４２５
℃で、此の温度にて１時間１５分間に渡る基板の加熱乾
燥処理が施された。乾燥熱処理の最中、基板が設置され
た成膜室には純度が９９．９９９９％以上のヘリウム
（Ｈｅ）を２００（ｓｃｃｍ）と純度が９９．９９９９
％以上の水素（Ｈ２）を１００（ｓｃｃｍ）導入し、成
膜室の圧力は約２．５ｍＴｏｒｒに保たれた。乾燥処理
後に成膜室を孤立させた際の成膜室内圧力上昇は９．７
×１０−６Ｔｏｒｒ／ｍｉｎで有ったから、成膜室への
装置外部からの漏洩流量（ＱＬ）と基板からの脱ガス流
量の和で有る総不純物漏洩流量（ＱＴＬ）はボイル・シ
ャルルの法則に則り、 ＱＴＬ（ｓｃｃｍ）＝２７３．１５（Ｋ）／６９８．１
５（Ｋ）×９．７×１０−６（Ｔｏｒｒ／ｍｉｎ）／７
６０（Ｔｏｒｒ）×１８４．５×１０３（ｃｍ３）＝
９．２１×１０−４（ｓｃｃｍ） で有る。原料ガスで有る純度９９．９９％以上のジシラ
ン（Ｓｉ２Ｈ６）は２００ｓｃｃｍの流量で成膜室に供
給されたから、総不純物漏洩流量（ＱＴＬ）に対する高
次シランの比（ＱＴＬ／ＱＳｉＨ）は４．６０５×１０
−６と成る。従って、当然漏洩流量（ＱＬ）の高次シラ
ン流量（ＱＳｉＨ）に対する比（Ｒ＝ＱＬ／ＱＳｉＨ）
は４．６０５ｐｐｍ以下で有る。斯うした乾燥処理が終
了した半導体膜堆積直前の成膜室背景真空度は、４２５
℃に於ける温度平衡条件で２．４×１０−７Ｔｏｒｒで
有った。非晶質硅素膜堆積時に於ける堆積圧力は凡そ
１．１Ｔｏｒｒで有り、此の条件下で硅素膜の堆積速度
は０．７７ｎｍ／ｍｉｎで有る。
積が１８４．５ｌ有り、基板挿入後の反応総面積は約４
４０００ｃｍ２で有る。成膜室に於ける最大排気速度は
１２０ｓｃｃｍ／ｍＴｏｒｒで有る。堆積温度は４２５
℃で、此の温度にて１時間１５分間に渡る基板の加熱乾
燥処理が施された。乾燥熱処理の最中、基板が設置され
た成膜室には純度が９９．９９９９％以上のヘリウム
（Ｈｅ）を２００（ｓｃｃｍ）と純度が９９．９９９９
％以上の水素（Ｈ２）を１００（ｓｃｃｍ）導入し、成
膜室の圧力は約２．５ｍＴｏｒｒに保たれた。乾燥処理
後に成膜室を孤立させた際の成膜室内圧力上昇は９．７
×１０−６Ｔｏｒｒ／ｍｉｎで有ったから、成膜室への
装置外部からの漏洩流量（ＱＬ）と基板からの脱ガス流
量の和で有る総不純物漏洩流量（ＱＴＬ）はボイル・シ
ャルルの法則に則り、 ＱＴＬ（ｓｃｃｍ）＝２７３．１５（Ｋ）／６９８．１
５（Ｋ）×９．７×１０−６（Ｔｏｒｒ／ｍｉｎ）／７
６０（Ｔｏｒｒ）×１８４．５×１０３（ｃｍ３）＝
９．２１×１０−４（ｓｃｃｍ） で有る。原料ガスで有る純度９９．９９％以上のジシラ
ン（Ｓｉ２Ｈ６）は２００ｓｃｃｍの流量で成膜室に供
給されたから、総不純物漏洩流量（ＱＴＬ）に対する高
次シランの比（ＱＴＬ／ＱＳｉＨ）は４．６０５×１０
−６と成る。従って、当然漏洩流量（ＱＬ）の高次シラ
ン流量（ＱＳｉＨ）に対する比（Ｒ＝ＱＬ／ＱＳｉＨ）
は４．６０５ｐｐｍ以下で有る。斯うした乾燥処理が終
了した半導体膜堆積直前の成膜室背景真空度は、４２５
℃に於ける温度平衡条件で２．４×１０−７Ｔｏｒｒで
有った。非晶質硅素膜堆積時に於ける堆積圧力は凡そ
１．１Ｔｏｒｒで有り、此の条件下で硅素膜の堆積速度
は０．７７ｎｍ／ｍｉｎで有る。
【００５１】次に斯うして得られた非晶質半導体膜に熱
処理を施して、非晶質膜を固相にて結晶化させた。熱処
理は大気圧の窒素９９％と酸素１％の混合気体雰囲気下
にて、６００℃の温度で２４時間行われた。この熱処理
に依り半導体膜は非晶質状態から多結晶状態へと改質さ
れる。斯様にして得られた結晶性硅素膜をパターニング
加工して半導体膜の島１００３を形成した。（図１０−
ａ） 次に熱酸化法にてパターニング加工された半導体膜の島
１００３表面に酸化硅素膜１００４を形成した。酸化は
１０００℃の温度で酸素濃度５％の雰囲気下にて１気圧
で１４時間１５分行なわれた。熱酸化炉はホット・ウォ
ール型で容積が約４６ｌで有る。基板挿入時の熱酸化炉
内には純度９９．９９９％程度以上の酸素（Ｏ２）が２
５０ｓｃｃｍと純度９９．９９９％程度以上の窒素（Ｎ
２）が４７５０ｓｃｃｍ導入され、熱酸化炉内部の酸素
濃度を５．０％に保って居る。基板挿入時の炉内温度は
８００℃で有る。大気圧で酸化を行う場合、基板挿入時
に空気（酸素濃度約２０．９％）が酸化炉に混入するの
で、未調整状態で初期酸化が著しく進行せぬ様に酸化炉
温度を８００℃程度以下に保っておくのが好ましい。気
相堆積法等で形成された粒界を有する半導体膜が付いた
基板を７００℃程度以上の不活性雰囲気中に挿入する
と、急速に再結晶化や結晶化等の原子移動が生じ、然も
此等の半導体膜は密度が単結晶膜よりも低い為、此の急
速な原子移動の結果として半導体膜に多数の穴が開いて
仕舞う。優良な薄膜半導体装置を作る上では無論これは
好ましくない。この問題は酸化性雰囲気中に基板を入れ
る事で解決される。此は半導体膜表面に酸化膜が形成さ
れるのと半導体原子の移動（結晶化）が同時に進行する
為、半導体膜に穴が開く程の巨大な原子移動が生ずる前
の段階で、半導体原子間に生じた僅かな空隙を酸素原子
が補充するからだと考えられる。いずれにしても半導体
膜に穴が開かない為には基板挿入は酸化性雰囲気でなけ
れば成らない。しかも酸化膜厚と膜質、及び平滑な界面
を得る様に酸化工程を正確に管理するには酸素濃度が高
すぎても問題で有るから、基板挿入時の酸化炉雰囲気は
酸化実行時の雰囲気と略同一で有る事が望まれる。基板
挿入後酸化炉の温度を１０℃／ｍｉｎの昇温速度で上
げ、約２０分を費やして酸化温度の１０００℃とする。
酸化温度に達してから此の状態（酸化過程と称す）を１
４時間１５分維持して酸化を行なう。基板挿入時から此
の酸化過程の期間中、反応炉には前述の酸素と窒素が導
入され続け、酸化炉内部を所望の一定雰囲気に保って居
る。酸化過程が終了した後直ちに酸素の供給を断ち、反
応炉には窒素を５０００ｓｃｃｍ導入する（酸化後処理
と称す）。此の時も酸化炉温度は依然として酸化温度の
１０００℃に保ち続ける。単結晶硅素の熱酸化ではこの
酸化後処理は酸化膜の応力解放にその目的を有して居
た。本願では酸化膜の応力は酸化期間中に完全に解放さ
れて居るので応力解放の目的ではなく、不要な低温酸化
を防ぐ事をその主目的として居る。酸化終了後にいずれ
基板を反応炉から取り出す訳だが、その時に多結晶性半
導体膜と酸化半導体膜との界面品質が悪化せぬ様にする
ので有る。酸化後処理は従って反応炉内が半導体膜に対
して不活性状態（酸化過程に導入された気体の残存率が
５％程度未満）と成る迄継続する。流体混合が最も遅い
完全混合系を想定すると、不活性気体流量（本実施例３
では窒素５ｓｌｍ）に酸化後処理時間（本実施例３では
３０分）を掛けた不活性気体の総量（本実施例３では窒
素５ｓｌｍ×３０分＝１５０ｌ）が反応炉容積（本実施
例３では４６ｌ）の３倍程度以上と成る様に酸化後処理
の不活性気体流量や時間を設定するのが好ましい。３倍
程度以上に成れば先の残存率が５％程度未満に成るから
で有る。こうして反応炉内の雰囲気置換が済んだら反応
炉の温度を５℃／ｍｉｎ程度の速度で８００℃程度迄下
げ、然る後に基板を反応炉から取り出す。基板が空気に
触れる時の温度は低温酸化を防ぐ為に８００℃程度以下
が望まれる。斯様にして半導体膜表面の酸化は終了し、
その膜厚は７１ｎｍ程度へと薄く成る。又、半導体膜表
面に形成された酸化硅素膜１００４の厚みは５７ｎｍ程
度で有る。（図１０−ｂ） 次に薄膜半導体装置の閾値電圧を調整する為に１１Ｂ＋
を２０ｋＶの加速電圧で１．２×１０１２ｃｍ−２の濃
度で半導体膜に打ち込んだ。
処理を施して、非晶質膜を固相にて結晶化させた。熱処
理は大気圧の窒素９９％と酸素１％の混合気体雰囲気下
にて、６００℃の温度で２４時間行われた。この熱処理
に依り半導体膜は非晶質状態から多結晶状態へと改質さ
れる。斯様にして得られた結晶性硅素膜をパターニング
加工して半導体膜の島１００３を形成した。（図１０−
ａ） 次に熱酸化法にてパターニング加工された半導体膜の島
１００３表面に酸化硅素膜１００４を形成した。酸化は
１０００℃の温度で酸素濃度５％の雰囲気下にて１気圧
で１４時間１５分行なわれた。熱酸化炉はホット・ウォ
ール型で容積が約４６ｌで有る。基板挿入時の熱酸化炉
内には純度９９．９９９％程度以上の酸素（Ｏ２）が２
５０ｓｃｃｍと純度９９．９９９％程度以上の窒素（Ｎ
２）が４７５０ｓｃｃｍ導入され、熱酸化炉内部の酸素
濃度を５．０％に保って居る。基板挿入時の炉内温度は
８００℃で有る。大気圧で酸化を行う場合、基板挿入時
に空気（酸素濃度約２０．９％）が酸化炉に混入するの
で、未調整状態で初期酸化が著しく進行せぬ様に酸化炉
温度を８００℃程度以下に保っておくのが好ましい。気
相堆積法等で形成された粒界を有する半導体膜が付いた
基板を７００℃程度以上の不活性雰囲気中に挿入する
と、急速に再結晶化や結晶化等の原子移動が生じ、然も
此等の半導体膜は密度が単結晶膜よりも低い為、此の急
速な原子移動の結果として半導体膜に多数の穴が開いて
仕舞う。優良な薄膜半導体装置を作る上では無論これは
好ましくない。この問題は酸化性雰囲気中に基板を入れ
る事で解決される。此は半導体膜表面に酸化膜が形成さ
れるのと半導体原子の移動（結晶化）が同時に進行する
為、半導体膜に穴が開く程の巨大な原子移動が生ずる前
の段階で、半導体原子間に生じた僅かな空隙を酸素原子
が補充するからだと考えられる。いずれにしても半導体
膜に穴が開かない為には基板挿入は酸化性雰囲気でなけ
れば成らない。しかも酸化膜厚と膜質、及び平滑な界面
を得る様に酸化工程を正確に管理するには酸素濃度が高
すぎても問題で有るから、基板挿入時の酸化炉雰囲気は
酸化実行時の雰囲気と略同一で有る事が望まれる。基板
挿入後酸化炉の温度を１０℃／ｍｉｎの昇温速度で上
げ、約２０分を費やして酸化温度の１０００℃とする。
酸化温度に達してから此の状態（酸化過程と称す）を１
４時間１５分維持して酸化を行なう。基板挿入時から此
の酸化過程の期間中、反応炉には前述の酸素と窒素が導
入され続け、酸化炉内部を所望の一定雰囲気に保って居
る。酸化過程が終了した後直ちに酸素の供給を断ち、反
応炉には窒素を５０００ｓｃｃｍ導入する（酸化後処理
と称す）。此の時も酸化炉温度は依然として酸化温度の
１０００℃に保ち続ける。単結晶硅素の熱酸化ではこの
酸化後処理は酸化膜の応力解放にその目的を有して居
た。本願では酸化膜の応力は酸化期間中に完全に解放さ
れて居るので応力解放の目的ではなく、不要な低温酸化
を防ぐ事をその主目的として居る。酸化終了後にいずれ
基板を反応炉から取り出す訳だが、その時に多結晶性半
導体膜と酸化半導体膜との界面品質が悪化せぬ様にする
ので有る。酸化後処理は従って反応炉内が半導体膜に対
して不活性状態（酸化過程に導入された気体の残存率が
５％程度未満）と成る迄継続する。流体混合が最も遅い
完全混合系を想定すると、不活性気体流量（本実施例３
では窒素５ｓｌｍ）に酸化後処理時間（本実施例３では
３０分）を掛けた不活性気体の総量（本実施例３では窒
素５ｓｌｍ×３０分＝１５０ｌ）が反応炉容積（本実施
例３では４６ｌ）の３倍程度以上と成る様に酸化後処理
の不活性気体流量や時間を設定するのが好ましい。３倍
程度以上に成れば先の残存率が５％程度未満に成るから
で有る。こうして反応炉内の雰囲気置換が済んだら反応
炉の温度を５℃／ｍｉｎ程度の速度で８００℃程度迄下
げ、然る後に基板を反応炉から取り出す。基板が空気に
触れる時の温度は低温酸化を防ぐ為に８００℃程度以下
が望まれる。斯様にして半導体膜表面の酸化は終了し、
その膜厚は７１ｎｍ程度へと薄く成る。又、半導体膜表
面に形成された酸化硅素膜１００４の厚みは５７ｎｍ程
度で有る。（図１０−ｂ） 次に薄膜半導体装置の閾値電圧を調整する為に１１Ｂ＋
を２０ｋＶの加速電圧で１．２×１０１２ｃｍ−２の濃
度で半導体膜に打ち込んだ。
【００５２】引き続いてドナー又はアクセプターを含ん
だ硅素膜に依りゲート電極１００５を形成する。本実施
例３では燐を含んだ５００ｎｍの多結晶硅素にてゲート
電極を作成した。この時のゲート電極のシート抵抗は１
５Ω／□で有った。次にゲート電極をマスクとして、ド
ナー又はアクセプターとなる不純物イオン１００６を打
ち込み、ソース・ドレイン領域１００７とチャンネル形
成領域１００８をゲート電極に対して自己整合的に作成
する。本実施例３ではＣＭＯＳ薄膜半導体装置を作製し
た。ＮＭＯＳトランジスタを作製する際にはＰＭＯＳト
ランジスタ部をレジストで覆った上で、不純物元素とし
て燐（３１Ｐ＋）を選び加速電圧５０ｋＶにて５×１０
１５ｃｍ−２の濃度にＮＭＯＳトランジスタのソース・
ドレイン領域に打ち込んだ。反対にＰＭＯＳトランジス
タを作製する際にはＮＭＯＳトランジスタ部をレジスト
で覆った上で、不純物元素として硼素（１１Ｂ＋）を選
び加速電圧２０ｋＶにて３×１０１５ｃｍ−２の濃度に
ＰＭＯＳトランジスタのソース・ドレイン領域に打ち込
んだ。（図１０−ｃ） 次にＰＥＣＶＤ法等で層間絶縁膜１００９を堆積した。
層間絶縁膜は二酸化硅素膜から成り、その膜厚は凡そ５
００ｎｍで有った。層間絶縁膜堆積後、層間絶縁膜の焼
き締めとソース・ドレイン領域に添加された不純物元素
の活性化を兼ねて、窒素雰囲気下１０００℃にて２０分
間の熱処理を施した。最後にコンタクト・ホールを開穴
し、アルミニウム等で配線１０１０を施して薄膜半導体
装置が完成した。（図１０−ｄ） この様にして作成した薄膜半導体装置の伝達特性を測定
した。測定した薄膜半導体装置のチャンネル形成領域の
長さ及び幅は其々８μｍと１０μｍで、測定は室温にて
行われた。得られた伝達特性を図１１に示す。ＮＭＯＳ
トランジスタのオン状態（ソース・ドレイン電圧（Ｖｄ
ｓ）とゲート電圧（Ｖｇｓ）が共に３．３Ｖ）に於ける
ソース・ドレイン電流（Ｉｄｓ：オン電流と称す）は６
８．５μＡと成り、Ｖｄｓ＝３．３Ｖ、Ｖｇｓ＝０Ｖで
トランジスタをオフ状態にした時のＩｄｓ（オフ電流と
称す）は０．１２ｐＡで有った。又、このトランジスタ
のＶｄｓ＝５Ｖに於ける飽和領域より求めた移動度は３
９５ｃｍ２・Ｖ・ｓ−１で有り、閾値電圧は１．０７Ｖ
で有った。更にＰＭＯＳトランジスタのオン電流（Ｖｄ
ｓ＝Ｖｇｓ＝−３．３Ｖ）は７．９２μＡで、オフ電流
（Ｖｄｓ＝−３．３Ｖ、Ｖｇｓ＝０Ｖ）は１１．１ｐＡ
で有った。ＰＭＯＳトランジスタの移動度と閾値電圧は
其々１０２ｃｍ２・Ｖ・ｓ−１と−１．９５Ｖで有っ
た。Ｎ型とＰ型の両薄膜半導体装置共にサブスレシュホ
ールド・スイングが小さく、且つ高移動度で低閾値電圧
を有する良好な薄膜半導体装置が得られた。取り分けＮ
ＭＯＳ薄膜半導体装置は単結晶硅素基板に作られた電界
効果トランジスタに匹敵するとの窮めて優れた特性を示
して居る。
だ硅素膜に依りゲート電極１００５を形成する。本実施
例３では燐を含んだ５００ｎｍの多結晶硅素にてゲート
電極を作成した。この時のゲート電極のシート抵抗は１
５Ω／□で有った。次にゲート電極をマスクとして、ド
ナー又はアクセプターとなる不純物イオン１００６を打
ち込み、ソース・ドレイン領域１００７とチャンネル形
成領域１００８をゲート電極に対して自己整合的に作成
する。本実施例３ではＣＭＯＳ薄膜半導体装置を作製し
た。ＮＭＯＳトランジスタを作製する際にはＰＭＯＳト
ランジスタ部をレジストで覆った上で、不純物元素とし
て燐（３１Ｐ＋）を選び加速電圧５０ｋＶにて５×１０
１５ｃｍ−２の濃度にＮＭＯＳトランジスタのソース・
ドレイン領域に打ち込んだ。反対にＰＭＯＳトランジス
タを作製する際にはＮＭＯＳトランジスタ部をレジスト
で覆った上で、不純物元素として硼素（１１Ｂ＋）を選
び加速電圧２０ｋＶにて３×１０１５ｃｍ−２の濃度に
ＰＭＯＳトランジスタのソース・ドレイン領域に打ち込
んだ。（図１０−ｃ） 次にＰＥＣＶＤ法等で層間絶縁膜１００９を堆積した。
層間絶縁膜は二酸化硅素膜から成り、その膜厚は凡そ５
００ｎｍで有った。層間絶縁膜堆積後、層間絶縁膜の焼
き締めとソース・ドレイン領域に添加された不純物元素
の活性化を兼ねて、窒素雰囲気下１０００℃にて２０分
間の熱処理を施した。最後にコンタクト・ホールを開穴
し、アルミニウム等で配線１０１０を施して薄膜半導体
装置が完成した。（図１０−ｄ） この様にして作成した薄膜半導体装置の伝達特性を測定
した。測定した薄膜半導体装置のチャンネル形成領域の
長さ及び幅は其々８μｍと１０μｍで、測定は室温にて
行われた。得られた伝達特性を図１１に示す。ＮＭＯＳ
トランジスタのオン状態（ソース・ドレイン電圧（Ｖｄ
ｓ）とゲート電圧（Ｖｇｓ）が共に３．３Ｖ）に於ける
ソース・ドレイン電流（Ｉｄｓ：オン電流と称す）は６
８．５μＡと成り、Ｖｄｓ＝３．３Ｖ、Ｖｇｓ＝０Ｖで
トランジスタをオフ状態にした時のＩｄｓ（オフ電流と
称す）は０．１２ｐＡで有った。又、このトランジスタ
のＶｄｓ＝５Ｖに於ける飽和領域より求めた移動度は３
９５ｃｍ２・Ｖ・ｓ−１で有り、閾値電圧は１．０７Ｖ
で有った。更にＰＭＯＳトランジスタのオン電流（Ｖｄ
ｓ＝Ｖｇｓ＝−３．３Ｖ）は７．９２μＡで、オフ電流
（Ｖｄｓ＝−３．３Ｖ、Ｖｇｓ＝０Ｖ）は１１．１ｐＡ
で有った。ＰＭＯＳトランジスタの移動度と閾値電圧は
其々１０２ｃｍ２・Ｖ・ｓ−１と−１．９５Ｖで有っ
た。Ｎ型とＰ型の両薄膜半導体装置共にサブスレシュホ
ールド・スイングが小さく、且つ高移動度で低閾値電圧
を有する良好な薄膜半導体装置が得られた。取り分けＮ
ＭＯＳ薄膜半導体装置は単結晶硅素基板に作られた電界
効果トランジスタに匹敵するとの窮めて優れた特性を示
して居る。
【００５３】
【発明の効果】以上詳述してきた様に、従来低温化し得
なかった薄膜半導体装置の製造工程を本願発明は優れた
特性を維持した侭容易に低温化し得る。これに依り優良
な薄膜半導体装置を高い量産性を以て安定的に製造出来
る様に成った。
なかった薄膜半導体装置の製造工程を本願発明は優れた
特性を維持した侭容易に低温化し得る。これに依り優良
な薄膜半導体装置を高い量産性を以て安定的に製造出来
る様に成った。
【００５４】又、本願発明により単結晶硅素基板に作ら
れる電界効果型薄膜半導体装置に匹敵する性能を有する
薄膜半導体装置を簡便に製造する事が可能と化した。
れる電界効果型薄膜半導体装置に匹敵する性能を有する
薄膜半導体装置を簡便に製造する事が可能と化した。
【図１】従来技術での酸化温度と移動度の関係を示した
図。
図。
【図２】従来技術での酸化原理を説明した図。
【図３】本願発明での酸化原理を説明した図。
【図４】本願発明を実施する為の無次元係数の最大値を
示した図。
示した図。
【図５】本願発明の製造工程を説明した図。
【図６】本願発明の効果を示す図。
【図７】比較例が示す図。
【図８】本願発明の効果を示す図。
【図９】比較例が示す図。
【図１０】本願発明の製造工程を説明した図。
【図１１】本願発明の効果を示す図。
５０１：基板 ５０２：下地保護膜 ５０３：半導体膜 ５０４：ゲート酸化膜 ５０５：ゲート電極 ５０６：不純物イオン ５０７：ソース・ドレイン領域 ５０８：チャンネル形成領域 ５０９：層間絶縁膜 ５１０：配線 １００１：基板 １００２：下地保護膜 １００３：半導体膜 １００４：ゲート酸化膜 １００５：ゲート電極 １００６：不純物イオン １００７：ソース・ドレイン領域 １００８：チャンネル形成領域 １００９：層間絶縁膜 １０１０：配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２７Ｇ
Claims (51)
- 【請求項１】 基板上に半導体膜を形成する第一工程
と、該半導体膜の表面を酸化する第二工程とを少なくと
も含む薄膜半導体装置の製造方法に於いて、 該第二工程を酸化性雰囲気下にて１０７０℃程度未満の
温度で、且つ一原子層酸化時間が酸化膜応力緩和時間よ
り長い条件にて行う事を特徴とする薄膜半導体装置の製
造方法。 - 【請求項２】 前記半導体膜が多結晶膜で有る事を特徴
とする請求項１記載の薄膜半導体装置の製造方法。 - 【請求項３】 前記多結晶膜が気相堆積法で形成された
事を特徴とする請求項２記載の薄膜半導体装置の製造方
法。 - 【請求項４】 前記多結晶膜が非晶質膜を結晶化して形
成された事を特徴とする請求項２記載の薄膜半導体装置
の製造方法。 - 【請求項５】 前記多結晶膜が非晶質膜を固相にて結晶
化して形成された事を特徴とする請求項２記載の薄膜半
導体装置の製造方法。 - 【請求項６】 前記多結晶膜が溶融状態を経て結晶化し
て形成された事を特徴とする請求項２記載の薄膜半導体
装置の製造方法。 - 【請求項７】 前記多結晶膜がレーザー光を照射されて
形成された事を特徴とする請求項２記載の薄膜半導体装
置の製造方法。 - 【請求項８】 前記半導体膜が非晶質膜で有る事を特徴
とする請求項１記載の薄膜半導体装置の製造方法。 - 【請求項９】 前記非晶質膜が気相堆積法で形成された
事を特徴とする請求項８記載の薄膜半導体装置の製造方
法。 - 【請求項１０】 前記半導体膜が硅素（Ｓｉ）を含有す
る事を特徴とする請求項１乃至９記載の薄膜半導体装置
の製造方法。 - 【請求項１１】 前記第二工程を水（Ｈ２Ｏ）を含む雰
囲気下にて行う事を特徴とする請求項１乃至１０記載の
薄膜半導体装置の製造方法。 - 【請求項１２】 前記第二工程を亜酸化窒素酸素（Ｎ２
Ｏ）を含む雰囲気下にて行う事を特徴とする請求項１乃
至１０記載の薄膜半導体装置の製造方法。 - 【請求項１３】 前記第二工程を二酸化炭素素（Ｃ
Ｏ２）を含む雰囲気下にて行う事を特徴とする請求項１
乃至１０記載の薄膜半導体装置の製造方法。 - 【請求項１４】 基板上に半導体膜を形成する第一工程
と、該半導体膜の表面を酸化する第二工程とを少なくと
も含む薄膜半導体装置の製造方法に於いて、 該第二工程を酸素（Ｏ２）と不活性気体とを含む雰囲気
下にて１０７０℃程度未満の温度Ｔ（℃）で行い、且つ
該第二工程に於ける酸素分圧（ＰＯ２）が ｔ１＞τ ｔ１＝Δｘ（Δｘ＋２ｘｉ＋Ａ）／Ｂ×６０ （ｓ） Δｘ＝０．３６ （ｎｍ） ｘｉ＝５ （ｎｍ） Ａ＝Ａ０ｅｘｐ（α／（ｋ（Ｔ＋２７３．１５））） Ａ０＝０．２０２６ （ｎｍ） α＝０．６６６ （ｅＶ） ｋ＝８．６１７×１０−５ （ｅＶ・Ｋ−１） Ｂ＝Ｂ０ｅｘｐ（−β／（ｋ（Ｔ＋２７３．１５）））・ＣＯ２ Ｂ０＝３．１４×１０８ （ｎｍ２・ｍｉｎ−１） β＝１．６２０ （ｅＶ） ｋ＝８．６１７×１０−５ （ｅＶ・Ｋ−１） ＣＯ２＝ＰＯ２（ａｔｍ）／１（ａｔｍ） ＣＯ２は酸素濃度に対応する無次元係数 τ＝η／μ η＝η０ｅｘｐ（γ／（ｋ（Ｔ＋２７３．１５））） η０＝２．３×１０−６ （ｄｙｎ・ｓ・ｃｍ−２） γ＝４．８５ （ｅＶ） ｋ＝８．６１７×１０−５ （ｅＶ・Ｋ−１） μ＝３．１５×１０１１ （ｄｙｎ・ｃｍ−２） との式を満たす条件にて行う事を特徴とする薄膜半導体
装置の製造方法。 - 【請求項１５】 前記第二工程の温度が７００℃程度以
上で有る事を特徴とする請求項１４記載の薄膜半導体装
置の製造方法。 - 【請求項１６】 前記半導体膜が多結晶膜で有る事を特
徴とする請求項１４乃至１５記載の薄膜半導体装置の製
造方法。 - 【請求項１７】 前記多結晶膜が気相堆積法で形成され
た事を特徴とする請求項１６記載の薄膜半導体装置の製
造方法。 - 【請求項１８】 前記多結晶膜が非晶質膜を結晶化して
形成された事を特徴とする請求項１６記載の薄膜半導体
装置の製造方法。 - 【請求項１９】 前記多結晶膜が非晶質膜を固相にて結
晶化して形成された事を特徴とする請求項１６記載の薄
膜半導体装置の製造方法。 - 【請求項２０】 前記多結晶膜が溶融状態を経て結晶化
して形成された事を特徴とする請求項１６記載の薄膜半
導体装置の製造方法。 - 【請求項２１】 前記多結晶膜がレーザー光を照射され
て形成された事を特徴とする請求項１６記載の薄膜半導
体装置の製造方法。 - 【請求項２２】 前記半導体膜が非晶質膜で有る事を特
徴とする請求項１４乃至１５記載の薄膜半導体装置の製
造方法。 - 【請求項２３】 前記非晶質膜が気相堆積法で形成され
た事を特徴とする請求項２２記載の薄膜半導体装置の製
造方法。 - 【請求項２４】 前記半導体膜が硅素（Ｓｉ）を含有す
る事を特徴とする請求項１４乃至２３記載の薄膜半導体
装置の製造方法。 - 【請求項２５】 基板上にシリコン（Ｓｉ）を主体とし
た半導体膜を形成する第一工程と、該半導体膜の表面を
熱酸化する第二工程とを少なくとも含む薄膜半導体装置
の製造方法に於いて、 該第一工程は気相堆積法（ＣＶＤ法）にて高次シラン
（ＳｉｎＨ２ｎ＋２：ｎ＝２，３，４）を原料気体の一
種として非晶質膜を堆積した後に、該非晶質膜を結晶化
する事で半導体膜を形成して居る事を特徴とする薄膜半
導体装置の製造方法。 - 【請求項２６】 前記気相堆積法は低圧化学気相堆積法
（ＬＰＣＶＤ法）で有る事を特徴とする請求項２５記載
の薄膜半導体装置の製造方法。 - 【請求項２７】 前記低圧化学気相堆積法は高真空型低
圧化学気相堆積装置にて行われる事を特徴とする請求項
２６記載の薄膜半導体装置の製造方法。 - 【請求項２８】 前記高真空型低圧化学気相堆積装置は
半導体膜堆積直前の背景真空度が５×１０−７Ｔｏｒｒ
以下と成って居る事を特徴とする請求項２７記載の薄膜
半導体装置の製造方法。 - 【請求項２９】 前記低圧化学気相堆積法は低圧化学気
相堆積装置に於ける漏洩流量（ＱＬ）の高次シラン流量
（ＱＳｉＨ）に対する比（Ｒ＝ＱＬ／ＱＳｉＨ）が１０
ｐｐｍ程度以下（Ｒ≦１０−５）との状態で行われる事
を特徴とする請求項２６記載の薄膜半導体装置の製造方
法。 - 【請求項３０】 前記低圧化学気相堆積法は堆積温度が
４３０℃程度未満で、且つ堆積速度が０．５ｎｍ／ｍｉ
ｎ程度以上の状態で行われる事を特徴とする請求項２６
乃至２９記載の薄膜半導体装置の製造方法。 - 【請求項３１】 前記第一工程に於ける非晶質膜の結晶
化が固相にて進められる事を特徴とする請求項２５乃至
３０記載の薄膜半導体装置の製造方法。 - 【請求項３２】 前記第一工程に於ける非晶質膜の結晶
化が、該非晶質膜を５００℃程度から６５０℃程度の間
の所定の温度で熱処理する事に依り進められる事を特徴
とする請求項２５乃至３０記載の薄膜半導体装置の製造
方法。 - 【請求項３３】 前記第一工程に於ける非晶質膜の結晶
化が、該非晶質膜を５５０℃程度から６００℃程度の間
の所定の温度で熱処理する事に依り進められる事を特徴
とする請求項２５乃至３０記載の薄膜半導体装置の製造
方法。 - 【請求項３４】 前期第二工程を酸化性雰囲気下にて１
０７０℃程度未満の温度で、且つ一原子層酸化時間が酸
化膜応力緩和時間より長い条件にて行う事を特徴とする
請求項２５乃至３３記載の薄膜半導体装置の製造方法。 - 【請求項３５】 前期第二工程を酸素（Ｏ２）と不活性
気体とを含む雰囲気下にて１０７０℃程度未満の温度Ｔ
（℃）で行い、且つ該第二工程に於ける酸素分圧（Ｐ
Ｏ２）が ｔ１＞τ ｔ１＝Δｘ（Δｘ＋２ｘｉ＋Ａ）／Ｂ×６０ （ｓ） Δｘ＝０．３６ （ｎｍ） ｘｉ＝５ （ｎｍ） Ａ＝Ａ０ｅｘｐ（α／（ｋ（Ｔ＋２７３．１５））） Ａ０＝０．２０２６ （ｎｍ） α＝０．６６６ （ｅＶ） ｋ＝８．６１７×１０−５ （ｅＶ・Ｋ−１） Ｂ＝Ｂ０ｅｘｐ（−β／（ｋ（Ｔ＋２７３．１５）））・ＣＯ２ Ｂ０＝３．１４×１０８ （ｎｍ２・ｍｉｎ−１） β＝１．６２０ （ｅＶ） ｋ＝８．６１７×１０−５ （ｅＶ・Ｋ−１） ＣＯ２＝ＰＯ２（ａｔｍ）／１（ａｔｍ） ＣＯ２は酸素濃度に対応する無次元係数 τ＝η／μ η＝η０ｅｘｐ（γ／（ｋ（Ｔ＋２７３．１５））） η０＝２．３×１０−６ （ｄｙｎ・ｓ・ｃｍ−２） γ＝４．８５ （ｅＶ） ｋ＝８．６１７×１０−５ （ｅＶ・Ｋ−１） μ＝３．１５×１０１１ （ｄｙｎ・ｃｍ−２） との式を満たす条件にて行う事を特徴とする請求項２５
乃至３２記載の薄膜半導体装置の製造方法。 - 【請求項３６】 基板上にシリコン（Ｓｉ）を主体とし
た半導体膜を形成する工程を少なくとも含む薄膜半導体
装置の製造方法に於いて、 基板上に下地保護膜と成る酸化硅素膜を形成する下地保
護膜形成工程と、 該下地保護膜形成工程後に該基板を洗浄する洗浄工程
と、 該洗浄工程終了後に気相堆積法（ＣＶＤ法）にて高次シ
ラン（ＳｉｎＨ２ｎ＋２：ｎ＝２，３，４）を原料気体
の一種として非晶質膜を堆積した後に、該非晶質膜を結
晶化する事で半導体膜を形成する工程とを含む事を特徴
とする薄膜半導体装置の製造方法。 - 【請求項３７】 前記洗浄工程が酸を含む水溶液に依る
洗浄を少なくとも含む事を特徴とする請求項３６記載の
薄膜半導体装置の製造方法。 - 【請求項３８】 前記酸を含む水溶液が沸化水素酸を含
む水溶液で有る事を特徴とする請求項３７記載の薄膜半
導体装置の製造方法。 - 【請求項３９】 前記沸化水素酸を含む水溶液が沸化水
素酸水溶液で有る事を特徴とする請求項３８記載の薄膜
半導体装置の製造方法。 - 【請求項４０】 前記沸化水素酸を含む水溶液が沸化ア
ンモン水溶液で有る事を特徴とする請求項３８記載の薄
膜半導体装置の製造方法。 - 【請求項４１】 前記沸化水素酸を含む水溶液での洗浄
が下地保護膜である酸化硅素膜の表面を１ｎｍ程度から
２０ｎｍ程度削る条件にて行われる事を特徴とする請求
項３８乃至４０記載の薄膜半導体装置の製造方法。 - 【請求項４２】 前記沸化水素酸を含む水溶液での洗浄
終了後、下地保護膜である酸化硅素膜の表面が再度汚染
される前に半導体膜を堆積する気相堆積装置の中に前記
基板を挿入する事を特徴とする請求項３７乃至４１記載
の薄膜半導体装置の製造方法。 - 【請求項４３】 前記沸化水素酸を含む水溶液での洗浄
終了後２時間以内に半導体膜を堆積する気相堆積装置の
中に前記基板を挿入する事を特徴とする請求項３７乃至
４１記載の薄膜半導体装置の製造方法。 - 【請求項４４】 前記気相堆積法は低圧化学気相堆積法
（ＬＰＣＶＤ法）で有る事を特徴とする請求項３６乃至
４３記載の薄膜半導体装置の製造方法。 - 【請求項４５】 前記低圧化学気相堆積法は高真空型低
圧化学気相堆積装置にて行われる事を特徴とする請求項
４４記載の薄膜半導体装置の製造方法。 - 【請求項４６】 前記高真空型低圧化学気相堆積装置は
半導体膜堆積直前の背景真空度が５×１０−７Ｔｏｒｒ
以下と成って居る事を特徴とする請求項４５記載の薄膜
半導体装置の製造方法。 - 【請求項４７】 前記低圧化学気相堆積法は低圧化学気
相堆積装置に於ける漏洩流量（ＱＬ）の高次シラン流量
（ＱＳｉＨ）に対する比（Ｒ＝ＱＬ／ＱＳｉＨ）が１０
ｐｐｍ程度以下（Ｒ≦１０−５）との状態で行われる事
を特徴とする請求項４５記載の薄膜半導体装置の製造方
法。 - 【請求項４８】 前記低圧化学気相堆積法は堆積温度が
４３０℃程度未満で、且つ堆積速度が０．５ｎｍ／ｍｉ
ｎ程度以上の状態で行われる事を特徴とする請求項４４
乃至４７記載の薄膜半導体装置の製造方法。 - 【請求項４９】 前記非晶質膜の結晶化が固相にて進め
られる事を特徴とする請求項３６乃至４８記載の薄膜半
導体装置の製造方法。 - 【請求項５０】 前記非晶質膜の結晶化が、該非晶質膜
を５００℃程度から６５０℃程度の間の所定の温度で熱
処理する事に依り進められる事を特徴とする請求項３６
乃至４８記載の薄膜半導体装置の製造方法。 - 【請求項５１】 前記第一工程に於ける非晶質膜の結晶
化が、該非晶質膜を５５０℃程度から６００℃程度の間
の所定の温度で熱処理する事に依り進められる事を特徴
とする請求項３６乃至４８記載の薄膜半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11227456A JP2000150509A (ja) | 1998-09-03 | 1999-08-11 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-250137 | 1998-09-03 | ||
| JP25013798 | 1998-09-03 | ||
| JP11227456A JP2000150509A (ja) | 1998-09-03 | 1999-08-11 | 薄膜半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000150509A true JP2000150509A (ja) | 2000-05-30 |
Family
ID=26527679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11227456A Withdrawn JP2000150509A (ja) | 1998-09-03 | 1999-08-11 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000150509A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008277839A (ja) * | 2008-05-26 | 2008-11-13 | Seiko Epson Corp | 半導体装置の製造方法及び半導体製造装置 |
| JP2021040082A (ja) * | 2019-09-05 | 2021-03-11 | 株式会社Sumco | シリコン試料の前処理方法、シリコン試料の金属汚染評価方法、単結晶シリコンインゴット育成工程の評価方法、単結晶シリコンインゴットの製造方法およびシリコンウェーハの製造方法 |
-
1999
- 1999-08-11 JP JP11227456A patent/JP2000150509A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008277839A (ja) * | 2008-05-26 | 2008-11-13 | Seiko Epson Corp | 半導体装置の製造方法及び半導体製造装置 |
| JP2021040082A (ja) * | 2019-09-05 | 2021-03-11 | 株式会社Sumco | シリコン試料の前処理方法、シリコン試料の金属汚染評価方法、単結晶シリコンインゴット育成工程の評価方法、単結晶シリコンインゴットの製造方法およびシリコンウェーハの製造方法 |
| JP7131513B2 (ja) | 2019-09-05 | 2022-09-06 | 株式会社Sumco | シリコン試料の前処理方法、シリコン試料の金属汚染評価方法、単結晶シリコンインゴット育成工程の評価方法、単結晶シリコンインゴットの製造方法およびシリコンウェーハの製造方法 |
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