JP2000149546A - 半導体記憶装置およびその駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】 隣接ビット線対からのノイズの影響による信
号強度の低下を抑制する。 【解決手段】 第２のビット線対１４を構成するビット
線Ｂ１およびＢ３のうち、ワード線Ｗ１により選択され
たメモリセルＣ１に接続したデータ側ビット線Ｂ１が、
第１のビット線対１２で挟まれている場合において、第
２のビット線対１２へセンスアンプ１０から再書込み信
号を印加するときに、データ側ビット線Ｂ１上のトラン
スファーゲートＧ１スイッチ手段を導通状態とし、か
つ、レファレンス側ビット線Ｂ３上のトランスファーゲ
ートＧ３を非導通状態とする駆動部２０を備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
およびその駆動方法に関し、特に、二対のビット線対に
ついて一つのセンスアンプを設けた半導体記憶装置およ
びその駆動方法に関する。

【０００２】

【従来の技術】半導体記憶装置の高集積化に伴い、セン
スアンプのピッチを緩和するために、複数のビット線対
で一つのセンスアンプを共有する方式が提案されてい
る。そのような半導体記憶装置の一例が、文献１：「特
開平７−２０１１７０号公報」に開示されている。この
文献１に開示の技術について、図６を参照して、従来例
として簡単に説明する。図６は、従来例の半導体記憶装
置を説明するための回路図である。

【０００３】ここでは、ビット線対を構成するデータ側
ビット線とレファレンス側ビット線とをセンスアンプか
ら見て同一方向に延在して設けた折り返し型のＤＲＡＭ
の例を示す。そして、図６に示すように、従来例におい
ては、二対のビット線対で、一台のセンスアンプ１０を
共有している。第１のビット線１２は、ビット線Ｂ０と
ビット線Ｂ２とからなり、第２のビット線対１４は、ビ
ット線Ｂ１とビット線Ｂ３とからなる。

【０００４】そして、一台のセンスアンプを共有するビ
ット線対どうしは、時分割により、前後して、読出しま
たは書込みを行う。その際、この従来例では、後述する
ように、先に再書込みを行ったデータ側ビット線の両側
が、後から再書込みを行うビット線対のビット線で挟ま
れて配置されるように、ビット線対の活性化順序を制御
する。

【０００５】ここで、図７に再書込み（リフレッシュ）
の際の動作のタイムチャートを示す。図７のタイムチャ
ートに示す例では、先ず、ワード線Ｗ１によって、メモ
リセルＣ０およびＣ１が選択される。したがって、メモ
リセルＣ０およびＣ１にそれぞれ接続したビット線Ｂ０
およびＢ１が、データ側ビット線となる。そして、ワー
ド線Ｗ２上の選択されなかったメモリセルＣ２およびＣ
３にそれぞれ接続したビット線Ｂ２およびＢ３が、レフ
ァレンス側ビット線となる。なお、各ビット線は、予め
「Ｈ（１）」と「Ｌ（０）」とのちょうど中間値の電位
にプレチャージされている。

【０００６】ここでは、先ず、ビット線Ｂ１およびＢ３
からなる第２のビット線対１４に対して再書込みを行
う。そのために、信号線Ｐ１およびＰ２のうち、Ｐ２の
電位を「Ｌ」から「Ｈ」にする。すると、ビット線Ｂ１
およびＢ３上のトランスファーゲートＧ１およびＧ３が
「ＯＮ」となり、ビット線Ｂ１およびＢ３とセンスアン
プ１０とが導通状態となる。

【０００７】その結果、ワード線Ｗ１で選択されたメモ
リセルＣ１に「Ｈ」のデータが蓄えられていた場合、そ
のメモリセルＣ１の高電位がデータ側ビット線Ｂ１を通
じてセンスアンプ１０に印加される。また、非選択のメ
モリセルＣ３の低電位（プレチャージ電位）も、レファ
レンス側ビット線Ｂ３を通じてセンスアンプ１０に印加
される。この場合、データ側ビット線Ｂ１とレファレン
ス側ビット線Ｂ３との電位差が信号強度となる。すなわ
ち、第２ビット線対１４から信号が読み出される。

【０００８】そして、センスアンプ１０が動作すること
により、当該センスアンプ１０に印加された信号強度が
増幅される。増幅にあたっては、レファレンス側ビット
線Ｂ３のプリチャージ電位を基準として、データ側ビッ
ト線Ｂ１の電位を増幅した値が、データ側ビット線Ｂ１
に再び印加される。そして、データ側ビット線Ｂ１に接
続したメモリセルＣ０がチャージされる。また、センス
アンプが動作することにより、レファレンス側ビット線
Ｂ３には、データ側ビット線Ｂ１に印加された電位を、
基準となったプリチャージ電位に対して反転させた電位
が印加される。

【０００９】次に、ビット線Ｂ０およびＢ２からなる第
１のビット線対１２に対して再書込みを行う。そのため
に、信号線Ｐ１およびＰ２のうち、Ｐ１の電位を「Ｌ」
から「Ｈ」にする。すると、ビット線Ｂ０およびＢ２上
のトランスファーゲートＧ０およびＧ２が「ＯＮ」とな
り、ビット線Ｂ０およびＢ２とセンスアンプ１０とが導
通状態となる。

【００１０】その結果、ワード線Ｗ１で選択されたメモ
リセルＣ０に「Ｈ」のデータが蓄えられていた場合、そ
のメモリセルＣ０の高電位が、データ側ビット線Ｂ０を
通じてセンスアンプ１０に印加される。また、非選択の
メモリセルＣ２の低電位（プレチャージ電位）も、レフ
ァレンス側ビット線Ｂ２を通じてセンスアンプ１０に印
加される。この場合、データ側ビット線Ｂ０とレファレ
ンス側ビット線Ｂ２との電位差が信号強度となる。

【００１１】そして、センスアンプ１０が動作すること
により、当該センスアンプ１０に印加された信号強度が
増幅される。増幅にあたっては、レファレンス側ビット
線Ｂ２のプリチャージ電位を基準として、データ側ビッ
ト線Ｂ０の電位を増幅した値が、データ側ビット線Ｂ０
に再び印加される。そして、データ側ビット線Ｂ０に接
続したメモリセルＣ０がチャージされる。また、センス
アンプが動作することにより、レファレンス側ビット線
Ｂ２には、データ側ビット線Ｂ０に印加された電位を、
基準となったプリチャージ電位に対して反転させた電位
が印加される。

【００１２】そして、この従来例では、上述した順序で
ビット線を活性化した（トランスファーゲートを導通状
態とした）結果、先に再書込みを行う第１のビット線対
１２のデータ側ビット線Ｂ１が、後から再書込みを行う
第２のビット線対１４のビット線Ｂ０およびＢ２で挟ま
れて配置されたことになる。

【００１３】その結果、ビット線Ｂ０とビット線Ｂ２と
は、プリチャージ電位に対して互いに反転した電位とな
っているため、両ビット線Ｂ０およびＢ２からのノイズ
は、両ビット線Ｂ０およびＢ２の中間に位置するデータ
側ビット線Ｂ１において相殺される。したがって、先に
再書込みされる第２のビット線対１４のデータ側ビット
線Ｂ１が、その両側の、後から活性化されたビット線Ｂ
０およびＢ２から受けるノイズの影響を低減することが
できる。

【００１４】

【発明が解決しようとする課題】しかしながら、上述の
従来例のように各ビット線の活性化順序を制御した場
合、後から再書込みされるビット線対の信号強度がノイ
ズの影響を受けて減少してしまうことがある。

【００１５】例えば、上述の従来例において、後から再
書込みされる第１のビット線対１２のデータ側ビット線
Ｂ０は、ビット線Ｂ１と、隣のセンスアンプに接続され
たビット線Ｂ３ａとからそれぞれノイズを受ける。そし
て、ビット線Ｂ１から受けるノイズと、ビット線Ｂ３ａ
から受けるノイズとが同相である場合、データ側ビット
線Ｂ０の電位がこのノイズのために変動する。

【００１６】具体的には、メモリセルＣ０に「Ｈ」のデ
ータが蓄えられていた場合において、ビット線Ｂ０の値
と、ビット線Ｂ１およびＢ３ａの値とが異なるときは、
データ側ビット線Ｂ０の電位が低下する方向に変動す
る。なお、ビット線Ｂ０と、ビット線Ｂ１およびＢ３ａ
との値が異なる場合とは、例えば、ビット線Ｂ０が
「Ｈ」の場合において、ビット線Ｂ１およびＢ３ａが
「Ｌ」の場合をいう。

【００１７】一方、第１のビット線対１２のレファレン
ス側ビット線Ｂ２は、その両側のビット線Ｂ１およびＢ
３から、互いに逆相のノイズを受ける。このため、これ
らのノイズが相殺されて、レファレンス側ビット線Ｂ２
の電位は、変動しない。

【００１８】したがって、この場合には、データ側ビッ
ト線Ｂ０とレファレンス側ビット線Ｂ２との電位差が減
少してしまう。すなわち、第１のビット線対１２の信号
強度が低下してしまう。例えば、第１のビット線対１２
のビット線Ｂ０が「Ｈ」でビット線Ｂ２が「Ｌ」の場合
において、ビット線Ｂ１およびＢ３ａがいずれも「Ｌ」
のときは、ビット線Ｂ０の電位は「Ｌ」側に変動して低
下する。その結果、ビット線Ｂ０とビット線Ｂ２との電
位差が減少して、信号強度が低下する。

【００１９】本発明は、上記の問題にかんがみなされた
ものであり、隣接ビット線対からのノイズの影響による
信号強度の低下を抑制することができる半導体記憶装置
およびその駆動方法の提供を目的とする。

【００２０】

【課題を解決するための手段】（半導体記憶装置）この
目的の達成を図るため、この発明の半導体記憶装置によ
れば、互いに異なるワード線によって選択されるメモリ
セルにそれぞれ接続された二本のビット線からなるビッ
ト線対を、一つのセンスアンプに二対ずつ接続するとと
もに、この二対のビット線対を構成するビット線を交互
に配置し、かつ、メモリセルとセンスアンプとの導通・
非導通を制御するスイッチ手段を設けた半導体記憶装置
において、一方のビット線対を構成するビット線のう
ち、ワード線により選択されたメモリセルに接続したデ
ータ側ビット線が、他方のビット線対で挟まれている場
合において、当該一方のビット線対へ前記センスアンプ
から再書込み信号を印加するときに、当該データ側ビッ
ト線上のスイッチ手段を導通状態とし、かつ、当該レフ
ァレンス側ビット線上のスイッチ手段を非導通状態とす
る駆動部を備えた構成としてある。

【００２１】このように、この発明の半導体記憶装置に
よれば、一方のビット線対へセンスアンプから再書込み
信号を印加するときに、そのビット線対のレファレンス
側ビット線上のスイッチ手段を非導通状態とする駆動部
を備えている。このため、一方のビット線対へセンスア
ンプから再書込み信号を印加するときに、データ側ビッ
ト線に対してのみ再書込み信号を印加し、レファレンス
側ビット線には再書込み信号を非印加とすることができ
る。

【００２２】その結果、レファレンス側ビット線には再
書込み信号が印加されないので、再書込み後も、そのレ
ファレンス側ビット線の電位はプレチャージ電位程度の
ままとなる。このため、このレファレンス側ビット線
は、自身に隣接する他方のビット線対のビット線に対し
て、ノイズを与えない。したがって、他方のビット線対
は、一方のビット線対のうちデータ側ビット線からのみ
ノイズを受ける。

【００２３】他方のビット線対を構成する二本のビット
線は、そのデータ側ビット線を挟むように配置されてい
る。したがって、この二本のビット線は、それぞれ、デ
ータ側ビット線から互いに同相のノイズを受けることに
なる。例えば、データ側ビット線が「Ｈ」レベルの場
合、このデータ側ビット線のノイズの影響によって、他
方のビット線対の二本のビット線の電位は、いずれも高
くなる方向に変動する。このように、他方のビット線対
の二本のビット線の電位の変動方向が同じであるので、
この二本のビット線間の電位差は、実質的に保存され
る。したがって、他方のビット線対の電位差で与えられ
る信号強度がノイズにより低下することを抑制すること
ができる。

【００２４】また、この発明の半導体記憶装置におい
て、好ましくは、駆動部からスイッチ手段の導通・非導
通状態を制御する信号線を、前記スイッチ手段ごとに設
けることが望ましい。このように、スイッチ手段ごとに
信号線を設ければ、各スイッチ手段の導通・非導通を個
別に制御することができる。このため、例えば、データ
側ビット線上のスイッチ手段を導通状態とする一方で、
レファレンス側ビット線上のスイッチ手段のみを非導通
状態に容易にすることができる。

【００２５】また、この発明の半導体記憶装置におい
て、好ましくは、駆動部は、レファレンス側ビット線上
のスイッチ手段を、ワード線によりメモリセルが選択さ
れた後にいったん導通状態とし、センスアンプが再書込
み信号を印加する前に非導通状態とすることが望まし
い。

【００２６】このように、レファレンス側ビット線上の
スイッチ手段をいったん導通状態とすれば、プレチャー
ジ電位をセンスアンプへ印加することができる。その結
果、センスアンプは、このプレチャージ電位を基準電位
として、データ側ビット線から印加された電位を増幅す
ることができる。そして、センスアンプが増幅動作を開
始する前に、このスイッチ手段を非導通状態とするの
で、レファレンス側のビット線の電位を、プレチャージ
電位のままとすることができる。

【００２７】ところで、他方のビット線対へ再書込み信
号が印加された後に、一方のビット線対へ再書き込み信
号が印加される場合、一方のビット線対のレファレンス
側ビット線は、他方のビット線対のレファレンス側ビッ
ト線と、隣のセンスアンプに接続された連接するビット
線とからそれぞれノイズを受ける。そして、両方のビッ
ト線から受けるノイズが互いに同相である場合、レファ
レンス側ビット線の電位がこのノイズのために変動す
る。その結果、信号強度が低下する場合がある。その
上、レファレンス側のビット線の電位が、センスアンプ
にとって感度の良い電位から大きく変動すると、センス
アンプの読み出し速度が低下する場合がある。

【００２８】そこで、この発明の半導体記憶装置におい
て、好ましくは、レファレンス電圧の印加されたレファ
レンス線を設け、レファレンス線と当該センスアンプと
の導通・非導通を制御するレファレンス切替スイッチ手
段を設け、センスアンプから他方のビット線対へ再書込
み信号が印加された後に、当該センスアンプから一方の
ビット線対へ再書き込み信号が印加される場合に、駆動
部は、当該一方のビット線対のレファレンス側ビット線
上のスイッチ手段を非導通状態のままとし、かつ、レフ
ァレンス切替スイッチ手段を、ワード線によりメモリセ
ルが選択された後にいったん導通状態とし、センスアン
プが再書込み信号を印加する前に非導通状態とすること
が望ましい。

【００２９】このように、レファレンス側ビット線とは
別のレファレンス電圧源からレファレンス電圧をセンス
アンプに印加すれば、レファレンス側ビット線の電位が
変動した場合においても、信号強度の低下を抑制するこ
とができる。さらに、センスアンプの感度の良い電位で
増幅をすることができる。

【００３０】（半導体記憶装置の駆動方法）また、この
発明の半導体記憶装置の駆動方法によれば、互いに異な
るワード線によって選択されるメモリセルにそれぞれ接
続された二本のビット線からなるビット線対を、一つの
センスアンプに二対ずつ接続するとともに、この二対の
ビット線対を構成するビット線を交互に配置した半導体
記憶装置を駆動するにあたり、一方のビット線対を構成
するビット線のうち、ワード線により選択されたメモリ
セルに接続したデータ側ビット線が、他方のビット線対
で挟まれている場合おいて、当該一方のビット線対へセ
ンスアンプから再書込み信号を印加するときに、データ
側ビット線に対してのみ再書込み信号を印加し、一方の
ビット線対のうち、一つのワード線により選択されなか
ったメモリセルに接続されているレファレンス側ビット
線には再書込み信号を非印加とする方法としてある。

【００３１】このように、この発明の半導体記憶装置の
駆動方法によれば、一方のビット線対へセンスアンプか
ら再書込み信号を印加するときに、データ側ビット線に
対してのみ再書込み信号を印加し、レファレンス側ビッ
ト線には再書込み信号を非印加とする。このため、レフ
ァレンス側ビット線には再書込み信号が印加されないの
で、再書込み後も、そのレファレンス側ビット線の電位
はプレチャージ電位程度のままとなる。したがって、他
方のビット線対は、一方のビット線対のうちデータ側ビ
ット線からのみ同相のノイズをそれぞれ受ける。

【００３２】このため、このノイズの影響によって、他
方のビット線対の二本のビット線の電位は、いずれも高
くなる方向に変動する。その結果、この二本のビット線
間の電位差は、実質的に保存される。したがって、他方
のビット線対の電位差で与えられる信号強度がノイズに
より低下することを抑制することができる。

【００３３】また、この発明の半導体記憶装置の駆動方
法において、好ましくは、駆動部は、ワード線によりメ
モリセルが選択された後に、いったんレファレンス側ビ
ット線の電位をセンスアンプへ印加することが望まし
い。このように、レファレンス側ビット線上のプレチャ
ージ電位をセンスアンプへ印加するれば、センスアンプ
はこのプレチャージ電位を基準電位として、データ側ビ
ット線から印加された電位を増幅することができる。

【００３４】また、この発明の半導体記憶装置の駆動方
法において、好ましくは、センスアンプから他方のビッ
ト線対へ再書込み信号が印加された後に、当該センスア
ンプから一方のビット線対へ再書き込み信号が印加され
る場合に、当該一方のビット線対のレファレンス側ビッ
ト線の電位を前記センスアンプへ非印加とし、ワード線
によりメモリセルが選択された後に、レファレンス側ビ
ット線の電位の代わりにレファレンス電圧を前記センス
アンプにいったん印加することが望ましい。

【００３５】このように、レファレンス側ビット線とは
別のレファレンス電圧源からレファレンス電圧をセンス
アンプに印加すれば、レファレンス側ビット線の電位が
変動した場合においても、信号強度の低下を抑制するこ
とができる。さらに、センスアンプの感度の良い電位で
増幅をすることができる。

【００３６】

【発明の実施の形態】以下、図面を参照して、この発明
の半導体記憶装置およびその駆動方法の実施の形態につ
いてあわせて説明する。 ［第１の実施の形態］先ず、図１を参照して、第１の実
施の形態の半導体記憶装置について説明する。図１は、
第１の実施の形態のＤＲＡＭの半導体記憶装置の回路図
である。

【００３７】図１に示すように、この半導体記憶装置
は、折り返し型のＤＲＡＭであって、一つのセンスアン
プ１０に二対のビット線対１２および１４を接続してい
る。各ビット線対は、それぞれ、互いに異なるワード線
によって選択されるメモリセルにそれぞれ接続された二
本のビット線からなる。

【００３８】すなわち、第１のビット線対１２は、ワー
ド線Ｗ１で選択されるメモリセルＣ０に接続されたビッ
ト線Ｂ０と、ワード線Ｗ２で選択されるメモリセルＣ２
に接続されたビット線Ｂ２とからなる。また、第２のビ
ット線対１４は、ワード線Ｗ１で選択されるメモリセル
Ｃ１に接続されたビット線Ｂ１と、ワード線Ｗ２で選択
されるメモリセルＣ３に接続されたビット線Ｂ３とから
なる。

【００３９】そして、この半導体記憶装置は、この二対
のビット線対を構成するビット線を交互に配置してい
る。すなわち、ビット線Ｂ０、ビット線Ｂ１、ビット線
Ｂ２およびビット線Ｂ３の順に、第１のビット線対１２
のビット線と第２のビット線対１４のビット線とを交互
に配置している。

【００４０】また、この半導体装置は、各メモリセルと
センスアンプ１０との導通・非導通を制御するスイッチ
手段としてのトランスファーゲートを、各ビット線上に
設けている。すなわち、ビット線Ｂ０、Ｂ１、Ｂ２およ
びＢ３上には、それぞれトランスファーゲートＧ０、Ｇ
１、Ｇ２およびＧ３を設けている。

【００４１】さらに、この半導体装置は、トランスファ
ーゲートの開閉（導通・非導通）を制御する駆動部２０
を備えている。また、この半導体装置は、この駆動部２
０から各トランスファーゲートの導通・非導通状態を制
御する信号線Ｐ１〜Ｐ４を、トランスファーゲートごと
に設けている。そして、この駆動部２０は、後述するよ
うに、第２のビット線対１４を構成するビット線Ｂ１お
よびＢ３のうち、ワード線Ｗ１により選択されたメモリ
セルＣ１に接続したデータ側ビット線Ｂ１が、第１のビ
ット線対１２で挟まれている場合において、第２のビッ
ト線対１４へセンスアンプ１０から再書込み信号を印加
するときに、データ側ビット線Ｂ１上のトランスファー
ゲートＧ１スイッチ手段を導通状態とし、かつ、レファ
レンス側ビット線Ｂ３上のトランスファーゲートＧ３を
非導通状態とする。

【００４２】次に、図２を参照して、この半導体装置の
駆動方法の一例について説明する。図２は、この実施の
形態における半導体装置の駆動方法を説明するためのタ
イムチャートである。図２では、上から順に、ワード線
Ｗ１およびＷ２、第１ビット線対１２のビット線Ｂ０お
よびＢ２、第２ビット線対１４のビット線Ｂ１およびＢ
３、並びに、信号線Ｐ１〜Ｐ４の動作を示す。

【００４３】図２のタイムチャートに示す例では、各ビ
ット線は、予め、「Ｈ（１）」レベルと「Ｌ（０）」レ
ベルとのちょうど中間値の電位にプレチャージされてい
る。そして先ず、時刻ｔ１に、ワード線Ｗ１によってメ
モリセルＣ０およびＣ１を選択する。

【００４４】選択されたメモリセルＣ０およびＣ１にそ
れぞれ接続したビット線Ｂ０およびＢ１は、データ側ビ
ット線となる。一方、ワード線Ｗ２上の選択されなかっ
たメモリセルＣ２およびＣ３にそれぞれ接続したビット
線Ｂ２およびＢ３は、レファレンス側ビット線となる。
そして、メモリセルＣ０およびＣ１に「Ｈ」のデータが
蓄えられている場合には、データ側ビット線Ｂ０および
Ｂ１の電位が、上昇する。

【００４５】次に、この実施の形態では、ビット線Ｂ１
およびＢ３からなる第２のビット線対１４に対して先に
再書込みを行う。そのために、時刻ｔ２に、駆動部２０
が、信号線Ｐ２およびＰ４の電位を「Ｌ」から「Ｈ」に
する。すると、ビット線Ｂ１およびＢ３上のトランスフ
ァーゲートＧ１およびＧ３が「ＯＮ」となり、ビット線
Ｂ１およびＢ３とセンスアンプ１０とが導通状態とな
る。

【００４６】その結果、ワード線Ｗ１で選択されたメモ
リセルＣ１が「Ｈ」のデータを蓄積している場合、その
メモリセルＣ１の高電位がデータ側ビット線Ｂ１を通じ
てセンスアンプ１０に印加される。また、非選択のメモ
リセルＣ３の低電位（プレチャージ電位）も、レファレ
ンス側ビット線Ｂ３を通じてセンスアンプ１０に印加さ
れる。この場合、データ側ビット線Ｂ１とレファレンス
側ビット線Ｂ３との電位差が信号強度となる。すなわ
ち、第２ビット線対１４から信号が読み出される。

【００４７】次に、この実施の形態では、時刻ｔ３に、
駆動部２０は、信号線Ｐ４の電位を「Ｈ」から「Ｌ」に
する。その結果、レファレンス側ビット線Ｂ３上のトラ
ンスファーゲートＧ３が「ＯＦＦ」となり、レファレン
ス側ビット線Ｂ３とセンスアンプ１０とが非導通状態と
なる。したがって、センスアンプ１０が増幅動作を開始
する前に、トランスファーゲートＧ３が非導通状態とな
る。

【００４８】次に、時刻ｔ４に、センスアンプ１０が動
作することにより、当該センスアンプ１０に印加された
信号強度が増幅される。増幅にあたっては、レファレン
ス側ビット線Ｂ３のプリチャージ電位を基準として、デ
ータ側ビット線Ｂ１の電位を増幅した値が、データ側ビ
ット線Ｂ１に再び印加される。そして、再書込み信号に
より電位が上昇したデータ側ビット線Ｂ１に接続したメ
モリセルＣ０がチャージされる。

【００４９】一方、センスアンプが動作を開始する前
に、レファレンス側ビット線Ｂ３上のトランスファーゲ
ートＧ３を非導通状態としたので、センスアンプ１０か
ら第２のビット線対１４へ印加される再書込み信号は、
レファレンス側ビット線Ｂ３へは印加されない。このた
め、レファレンス側ビット線Ｂ３の電位は、プリチャー
ジ電位のまま変化しない。したがって、このレファレン
ス側ビット線Ｂ３は、自身に隣接する、第１のビット線
対１２のレファレンス側ビット線Ｂ２に対してノイズを
与えない。

【００５０】このように、第２ビット線対１４のうちデ
ータ側ビット線Ｂ１の電位だけが上昇するので、第１の
ビット線対１２（ビット線Ｂ０およびＢ２）は、第２の
ビット線対のうちデータ側ビット線Ｂ１だけからノイズ
を受ける。その結果、データ側ビット線Ｂ１を挟むよう
に配置されている二本のビット線Ｂ０およびＢ２は、そ
れぞれ、データ側ビット線Ｂ１から互いに同相のノイズ
を受けることになる。このため、このノイズの影響によ
って、ビット線Ｂ０およびＢ１の電位は、いずれも高く
なる方向に変動する。

【００５１】このように、電位の変動方向が同じである
ので、このビット線Ｂ０およびＢ２間の電位差は、実質
的に保存される。したがって、他方のビット線対の電位
差で与えられる信号強度がノイズにより低下することを
抑制することができる。すなわち、隣接ビット線対から
のノイズの影響による信号強度の低下を抑制することが
できる。なお、図２においては、ノイズによるビット線
Ｂ０およびＢ２の電位の変動の図示を省略している。

【００５２】次に、ビット線Ｂ０およびＢ２からなる第
１のビット線対１２に対して再書込みを行う。そのため
に、時刻ｔ５に、駆動部２０は、信号線Ｐ１およびＰ３
の電位を「Ｌ」から「Ｈ」にする。すると、ビット線Ｂ
０およびＢ２上のトランスファーゲートＧ０およびＧ２
が「ＯＮ」となり、ビット線Ｂ０およびＢ２とセンスア
ンプ１０とが導通状態となる。

【００５３】その結果、ワード線Ｗ１で選択されている
メモリセルＣ０に「Ｈ」のデータが蓄積されている場
合、そのメモリセルＣ０の高電位がデータ側ビット線Ｂ
０を通じてセンスアンプ１０に印加される。また、Ｂ２
のプレチャージ電位がセンスアンプ１０に印加される。
この場合、データ側ビット線Ｂ０とレファレンス側ビッ
ト線Ｂ２との電位差が信号強度となる。

【００５４】そして、センスアンプ１０が動作すること
により、当該センスアンプ１０に印加された信号強度が
増幅される。増幅にあたっては、レファレンス側ビット
線Ｂ２のプリチャージ電位を基準として、データ側ビッ
ト線Ｂ０の電位を増幅した値がデータ側ビット線Ｂ０に
再び印加される。そして、データ側ビット線Ｂ０に接続
したメモリセルＣ０がチャージされる。また、センスア
ンプが動作することにより、レファレンス側ビット線Ｂ
２には、データ側ビット線Ｂ０に印加された電位を、基
準となったプリチャージ電位に対して反転させた電位が
印加される。

【００５５】このようにして、先に再書込みされた第２
のビット線対１４からのノイズの影響を抑制して、第１
のビット線対１２へ再書込みを行うことができる。

【００５６】［第２の実施の形態］次に、図３を参照し
て、第２の実施の形態の半導体記憶装置について説明す
る。図３は、第２の実施の形態の半導体記憶装置の回路
図である。図３に示すように、第２の実施の形態の半導
体記憶装置においては、レファレンス電圧の印加された
レファレンス線Ｒを設けている。このレファレンス線Ｒ
は、ワード線Ｗ１およびＷ２に平行であって、かつ、各
ビット線Ｂ０〜Ｂ３に直交するように設けられている。
さらに、このレファレンス線Ｒには、「Ｈ」レベルの電
源電圧Ｖｃｃの半分の（Ｖｃｃ／２）のレファレンス電
圧が、レファレンス電源（図示せず）により印加されて
いる。

【００５７】さらに、この実施の形態では、レファレン
ス線Ｒとセンスアンプ１０との導通・非導通を制御する
レファレンス切替スイッチ手段Ｓ１およびＳ２を設けて
いる。また、第２の実施の形態では、トランスファーゲ
ートＧ１およびＧ２を、それぞれ信号線Ｐ３およびＰ２
により制御する。

【００５８】次に、図４を参照して、第２の実施の形態
の半導体記憶装置の駆動方法の例について説明する。図
４は、第２の実施の形態の半導体記憶装置の駆動方法を
説明するためのタイムチャートである。図４では、上か
ら順に、ワード線Ｗ１およびＷ２、第１ビット線対１２
のビット線Ｂ０およびＢ２、第２ビット線対１４のビッ
ト線Ｂ１およびＢ３、レファレンス線Ｒ、信号線Ｐ１〜
Ｐ４、並びに、スイッチＳ１およびＳ２の動作を示す。

【００５９】図４に示すように、第２の実施の形態で
は、ワード線Ｗ１を選択している状態において、先ず、
第１のビット線対１２に対して再書込みを行った後、第
２のビット線対１４へ再書き込み信号を行う。第２のビ
ット線対１４への書込みにあたっては、駆動部２０ａ
は、信号線Ｐ４により、第２のビット線対１４のレファ
レンス側ビット線Ｂ３上のトランスファーゲートＧ３を
非導通状態のままとする。

【００６０】その一方で、駆動部２０ａは、スイッチＳ
１を、時刻ｔ４にいったん導通状態とする。その結果、
レファレンス側ビット線Ｂ３の電位の代わりにレファレ
ンス線Ｒからレファレンス電圧がセンスアンプ１０に印
加される。そして、センスアンプ１０が時刻ｔ６に再書
込み信号を印加する前の時刻ｔ５に、駆動部２０ａは、
スイッチＳ２を再び非導通状態とする。

【００６１】このように、レファレンス側ビット線Ｂ３
とは別のレファレンス電圧源からレファレンス線Ｒによ
りレファレンス電圧をセンスアンプ１０に印加すれば、
センスアンプ１０は、レファレンス側ビット線Ｂ３の電
位に関係なくデータ側ビット線Ｂ１の電位を増幅するこ
とができる。その結果、レファレンス側ビット線Ｂ３の
電位が、ビット線Ｂ２およびＢ１ｂからのノイズにより
変動した場合においても、第２ビット線対１２の読み出
し信号強度の低下を抑制することができる。

【００６２】［第３の実施の形態］次に、上述した第２
の実施の形態の半導体装置の他の駆動方法例を、第３の
実施の形態について説明する。ここでは、図５を参照し
て、第３の実施の形態における駆動方法について説明す
る。図５は、第３の実施の形態における駆動方法を説明
するためのタイムチャートである。

【００６３】第３の実施の形態では、先ず、時刻ｔ１
に、ワード線Ｗ２によってメモリセルＣ２およびＣ３を
選択される。選択されたメモリセルＣ２およびＣ３にそ
れぞれ接続したビット線Ｂ２およびＢ３は、データ側ビ
ット線となる。一方、ワード線Ｗ１上の選択されなかっ
たメモリセルＣ０およびＣ１にそれぞれ接続したビット
線Ｂ０およびＢ１は、レファレンス側ビット線となる。
そして、データ側ビット線Ｂ２およびＢ３の電位が、上
昇する。そして、ワード線Ｗ２を選択した結果、第１ビ
ット線対１２のデータ側ビット線Ｂ２が、第２ビット線
対１４のビット線Ｂ１およびＢ３に挟まれて配置される
ことになる。

【００６４】第３の実施の形態では、先ず、第２のビッ
ト線対１４に対して再書込みを行った後、第１のビット
線対１２に対して再書込みを行う。次に、第１のビット
線対１２へ再書き込み信号を行う。第１のビット線対１
２への書込みにあたっては、駆動部２０ａは、信号線Ｐ
１により、第１のビット線対１２のレファレンス側ビッ
ト線Ｂ０上のトランスファーゲートＧ０を非導通状態の
ままとする。

【００６５】その一方で、駆動部２０ａは、スイッチＳ
２を、時刻ｔ４にいったん導通状態とする。その結果、
レファレンス側ビット線Ｂ０の電位の代わりにレファレ
ンス線Ｒからレファレンス電圧がセンスアンプ１０印加
される。そして、センスアンプ１０が時刻ｔ６に再書込
み信号を印加する前の時刻ｔ５に、駆動部２０ａは、ス
イッチＳ２を再び非導通状態とする。

【００６６】このように、レファレンス側ビット線Ｂ０
とは別のレファレンス電圧源からレファレンス線Ｒによ
りレファレンス電圧をセンスアンプ１０に印加すれば、
センスアンプ１０は、レファレンス側ビット線Ｂ０の電
位に関係なくデータ側ビット線Ｂ２の電位を増幅するこ
とができる。その結果、レファレンス側ビット線Ｂ０の
電位が、ビット線Ｂ１およびＢ３ａからのノイズにより
変動した場合においても、第１ビット線対１４の読み出
し信号強度の低下を回避することができる。

【００６７】なお、第３の実施の形態では、第２ビット
線対１４の再書込みの後、第１ビット線対１２の再書込
みを行う場合の駆動方法について説明したが、第１ビッ
ト線対１２の再書込みを先に行う場合には、第１の実施
の形態と同様にして、第１ビット線対１２のレファレン
ス側ビット線Ｂ０上のトランスファーゲートＧ０を、再
書込み前に、いったん導通させた後、再び非導通状態と
すると良い。

【００６８】上述した実施の形態においては、この発明
を特定の条件で構成した例について説明したが、この発
明は、種々の変更を行うことができる。例えば、上述し
た第１の実施の形態においては、ワード線Ｗ１を選択し
た例について説明したが、この発明は、ワード線Ｗ２を
選択した場合についても適用することができる。

【００６９】

【発明の効果】以上、詳細に説明したように、この発明
によれば一方のビット線対へセンスアンプから再書込み
信号を印加するときに、データ側ビット線に対してのみ
再書込み信号を印加し、レファレンス側ビット線には再
書込み信号を非印加とする。このため、レファレンス側
ビット線には再書込み信号が印加されないので、再書込
み後も、そのレファレンス側ビット線の電位はプレチャ
ージ電位程度のままとなる。したがって、他方のビット
線対は、一方のビット線対のうちデータ側ビット線のみ
から同相のノイズをそれぞれ受ける。このため、他方の
ビット線対の二本のビット線の電位は、このノイズの影
響によって、互いに同じ方向に変動する。したがって、
他方のビット線対の電位差で与えられる信号強度がノイ
ズにより低下することを抑制することができる。

【００７０】また、レファレンス側ビット線とは別のレ
ファレンス電圧源からレファレンス電圧をセンスアンプ
に印加すれば、レファレンス側ビット線の電位が変動し
た場合においても、信号強度の低下を抑制することがで
きる。さらに、センスアンプの感度の良い電位で増幅を
することができる。

【図面の簡単な説明】

【図１】第１の実施の形態における半導体記憶装置の構
成を説明するための回路図である。

【図２】第１の実施の形態における半導体記憶録装置の
駆動方法を説明するためのタイムチャートである。

【図３】第２の実施の形態における半導体記憶装置の構
成を説明するための回路図である。

【図４】第２の実施の形態における半導体記憶装置の駆
動方法を説明するためのタイムチャートである。

【図５】第２の実施の形態における半導体記憶装置の駆
動方法を説明するためのタイムチャートである。

【図６】従来の半導体記憶装置の構成を説明するための
回路図である。

【図７】従来の半導体記憶装置の駆動方法を説明するた
めのタイムチャートである。

【符号の説明】

１０ センスアンプ １２ 第１のビット線対 １４ 第２のビット線対 ２０、２０ａ 駆動部

Claims (7)

【特許請求の範囲】
1. 【請求項１】 互いに異なるワード線によって選択され
   るメモリセルにそれぞれ接続された二本のビット線から
   なるビット線対を、一つのセンスアンプに二対ずつ接続
   するとともに、該二対のビット線対を構成するビット線
   を交互に配置し、かつ、前記メモリセルと前記センスア
   ンプとの導通・非導通を制御するスイッチ手段を設けた
   半導体記憶装置において、 一方のビット線対を構成するビット線のうち、ワード線
   により選択されたメモリセルに接続したデータ側ビット
   線が、他方のビット線対で挟まれている場合において、
   当該一方のビット線対へ前記センスアンプから再書込み
   信号を印加するときに、当該データ側ビット線上のスイ
   ッチ手段を導通状態とし、かつ、当該レファレンス側ビ
   ット線上のスイッチ手段を非導通状態とする駆動部を備
   えてなることを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１に記載の半導体記憶装置におい
   て、 前記駆動部から前記スイッチ手段の導通・非導通状態を
   制御する信号線を、前記スイッチ手段ごとに設けたこと
   を特徴とする半導体記憶装置。
3. 【請求項３】 請求項１または請求項２に記載の半導体
   記憶装置において、 前記駆動部は、前記レファレンス側ビット線上のスイッ
   チ手段を、前記ワード線によりメモリセルが選択された
   後にいったん導通状態とし、前記センスアンプが再書込
   み信号を印加する前に非導通状態とすることを特徴とす
   る半導体記憶装置。
4. 【請求項４】 請求項１または請求項２に記載の半導体
   記憶装置において、 レファレンス電圧の印加されたレファレンス線を設け、 前記レファレンス線と当該センスアンプとの導通・非導
   通を制御するレファレンス切替スイッチ手段を設け、 前記センスアンプから前記他方のビット線対へ再書込み
   信号が印加された後に、当該センスアンプから前記一方
   のビット線対へ再書き込み信号が印加される場合に、 前記駆動部は、当該一方のビット線対の前記レファレン
   ス側ビット線上のスイッチ手段を非導通状態のままと
   し、かつ、前記レファレンス切替スイッチ手段を、前記
   ワード線によりメモリセルが選択された後にいったん導
   通状態とし、前記センスアンプが再書込み信号を印加す
   る前に非導通状態とすることを特徴とする半導体記憶装
   置。
5. 【請求項５】 互いに異なるワード線によって選択され
   るメモリセルにそれぞれ接続された二本のビット線から
   なるビット線対を、一つのセンスアンプに二対ずつ接続
   するとともに、該二対のビット線対を構成するビット線
   を交互に配置した半導体記憶装置を駆動するにあたり、 一方のビット線対を構成するビット線のうち、ワード線
   により選択されたメモリセルに接続したデータ側ビット
   線が、他方のビット線対で挟まれている場合おいて、当
   該一方のビット線対へ前記センスアンプから再書込み信
   号を印加するときに、前記データ側ビット線に対しての
   み再書込み信号を印加し、前記一方のビット線対のう
   ち、前記一つのワード線により選択されなかったメモリ
   セルに接続されているレファレンス側ビット線には再書
   込み信号を非印加とすることを特徴とする半導体記憶装
   置の駆動方法。
6. 【請求項６】 請求項５に記載の半導体記憶装置の駆動
   方法において、 前記駆動部は、前記ワード線によりメモリセルが選択さ
   れた後に、いったんレファレンス側ビット線の電位を前
   記センスアンプへ印加することを特徴とする半導体記憶
   装置の駆動方法。
7. 【請求項７】 請求項５に記載の半導体記憶装置の駆動
   方法において、 前記センスアンプから前記他方のビット線対へ再書込み
   信号が印加された後に、当該センスアンプから前記一方
   のビット線対へ再書き込み信号が印加される場合に、 当該一方のビット線対の前記レファレンス側ビット線の
   電位を前記センスアンプへ非印加とし、 前記ワード線によりメモリセルが選択された後に、前記
   レファレンス側ビット線の電位の代わりにレファレンス
   電圧を前記センスアンプにいったん印加することを特徴
   とする半導体記憶装置の駆動方法。