JP2000149461A - 復調装置および信号処理装置 - Google Patents
復調装置および信号処理装置Info
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- JP2000149461A JP2000149461A JP10324059A JP32405998A JP2000149461A JP 2000149461 A JP2000149461 A JP 2000149461A JP 10324059 A JP10324059 A JP 10324059A JP 32405998 A JP32405998 A JP 32405998A JP 2000149461 A JP2000149461 A JP 2000149461A
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- clock signal
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 小規模かつ低価格な構成で、相互に異なるサ
ンプリング周波数でサンプリングされた複数の変調信号
を復調できる復調装置を提供する。 【解決手段】 相互に異なる周波数を持つ第１のクロッ
ク信号に基づいて変調された複数のデジタル・オーディ
オ信号ＤＡ1 を復調可能であり、デジタル・オーディオ
信号ＤＡ1 のエッジ間隔から第１のクロック信号の周波
数を特定する周波数検出回路２０３と、第２のクロック
信号を生成する原発信回路３０と、第２のクロック信号
を前記特定した周波数に応じた分周比で分周して第１の
クロック信号を生成する分周回路２０４と、前記生成し
た第１のクロック信号に基づいて、デジタル・オーディ
オ信号ＤＡ1 を復調するバイフェーズ復調回路２０５と
を有する。
ンプリング周波数でサンプリングされた複数の変調信号
を復調できる復調装置を提供する。 【解決手段】 相互に異なる周波数を持つ第１のクロッ
ク信号に基づいて変調された複数のデジタル・オーディ
オ信号ＤＡ1 を復調可能であり、デジタル・オーディオ
信号ＤＡ1 のエッジ間隔から第１のクロック信号の周波
数を特定する周波数検出回路２０３と、第２のクロック
信号を生成する原発信回路３０と、第２のクロック信号
を前記特定した周波数に応じた分周比で分周して第１の
クロック信号を生成する分周回路２０４と、前記生成し
た第１のクロック信号に基づいて、デジタル・オーディ
オ信号ＤＡ1 を復調するバイフェーズ復調回路２０５と
を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、復調装置および信
号処理装置に関する。
号処理装置に関する。
【０００２】
【従来の技術】近年、マルチメディア・データ転送のた
めのインタフェースとして、高速データ転送およびリア
ルタイム転送を実現するＩＥＥＥ（The Institute of E
lectrical and Electronic Engineers) １３９４シリア
ルインターフェースが規格化された。このようなＩＥＥ
Ｅ１３９４シリアルインタフェースの信号処理回路は、
主としてＩＥＥＥ１３９４シリアルバスを直接ドライブ
するフィジカル・レイヤ回路と、フィジカル・レイヤの
データ転送をコントロールするリンク・レイヤ回路とに
より構成され、複数の信号処理回路のフィジカル・レイ
ヤ回路がＩＥＥＥ１３９４シリアルバスを介して接続さ
れると共に、各信号処理回路のリンク・レイヤ回路に単
数または複数のアプリケーションが接続される。。そし
て、一の信号処理回路に接続されたアプリケーションと
他の信号処理回路に接続されたアプリケーションとの間
で、ＩＥＥＥ１３９４シリアルバスを介した、ＩＥＥＥ
１３９４シリアルバスを介した、信号を受信することを
許可する受信許可信号を受信したときに信号を送信し、
信号を受信したときに受信確認信号を送信するアシンク
ロナス（Asynchronous) 転送や、アイソサイクルである
１２５μｓ毎に１回必ずデータを送受信するアイソクロ
ナス(Isochronous) 転送が行われる。
めのインタフェースとして、高速データ転送およびリア
ルタイム転送を実現するＩＥＥＥ（The Institute of E
lectrical and Electronic Engineers) １３９４シリア
ルインターフェースが規格化された。このようなＩＥＥ
Ｅ１３９４シリアルインタフェースの信号処理回路は、
主としてＩＥＥＥ１３９４シリアルバスを直接ドライブ
するフィジカル・レイヤ回路と、フィジカル・レイヤの
データ転送をコントロールするリンク・レイヤ回路とに
より構成され、複数の信号処理回路のフィジカル・レイ
ヤ回路がＩＥＥＥ１３９４シリアルバスを介して接続さ
れると共に、各信号処理回路のリンク・レイヤ回路に単
数または複数のアプリケーションが接続される。。そし
て、一の信号処理回路に接続されたアプリケーションと
他の信号処理回路に接続されたアプリケーションとの間
で、ＩＥＥＥ１３９４シリアルバスを介した、ＩＥＥＥ
１３９４シリアルバスを介した、信号を受信することを
許可する受信許可信号を受信したときに信号を送信し、
信号を受信したときに受信確認信号を送信するアシンク
ロナス（Asynchronous) 転送や、アイソサイクルである
１２５μｓ毎に１回必ずデータを送受信するアイソクロ
ナス(Isochronous) 転送が行われる。
【０００３】上述した一の信号処理回路には、例えばア
プリケーションとしてＣＤ(CompactDisk)プレーヤが接
続され、当該ＣＤプレーヤによってＣＤから再生された
デジタル・オーディオ信号が、ＩＥＣ９５８などの光ケ
ーブルを介して当該一の信号処理回路に出力され、当該
デジタル・オーディオ信号を含むパケットが、ＩＥＥＥ
１３９４シリアルバスを介して当該一の信号処理回路か
ら他の信号処理回路にアイソクロナス転送される。
プリケーションとしてＣＤ(CompactDisk)プレーヤが接
続され、当該ＣＤプレーヤによってＣＤから再生された
デジタル・オーディオ信号が、ＩＥＣ９５８などの光ケ
ーブルを介して当該一の信号処理回路に出力され、当該
デジタル・オーディオ信号を含むパケットが、ＩＥＥＥ
１３９４シリアルバスを介して当該一の信号処理回路か
ら他の信号処理回路にアイソクロナス転送される。
【０００４】図９は、ＩＥＣ９５８を介して伝送される
デジタル・オーディオ信号を説明するための図である。
図９に示すように、ＩＥＣ９５８を介して伝送されるデ
ジタル・オーディオ信号は、３２ビットのＬ(Left)チャ
ンネルのサブフレーム（ブロック信号）とＲ(Right) チ
ャンネルのサブフレームとによって１フレームが構成さ
れ、１９２個の連続するフレームによってブロックが構
成されている。ここで、サンプリング周波数ｆｓの１周
期毎に１フレームが伝送され、１フレームを構成する６
４個のビットデータは、周波数６４ｆｓを基準として処
理される。各サブフレームは、４ビットの同期プリアン
ブルと、４ビットの拡張用ＡＵＸと、２０ビットのデー
タと、パリティなどに関する各々１ビットのビットデー
タＶ，Ｕ，Ｃ，Ｐとからなる。
デジタル・オーディオ信号を説明するための図である。
図９に示すように、ＩＥＣ９５８を介して伝送されるデ
ジタル・オーディオ信号は、３２ビットのＬ(Left)チャ
ンネルのサブフレーム（ブロック信号）とＲ(Right) チ
ャンネルのサブフレームとによって１フレームが構成さ
れ、１９２個の連続するフレームによってブロックが構
成されている。ここで、サンプリング周波数ｆｓの１周
期毎に１フレームが伝送され、１フレームを構成する６
４個のビットデータは、周波数６４ｆｓを基準として処
理される。各サブフレームは、４ビットの同期プリアン
ブルと、４ビットの拡張用ＡＵＸと、２０ビットのデー
タと、パリティなどに関する各々１ビットのビットデー
タＶ，Ｕ，Ｃ，Ｐとからなる。
【０００５】図９に示すデジタル・オーディオ信号をＩ
ＥＣ９５８を介してアプリケーションから信号処理回路
に伝送する場合に、ＩＥＣ９８８のＤＣ成分を最小に
し、信号からのクロック再生を容易にし、接続極性とは
無関係なインタフェースを実現するために、各サブフレ
ーム内において４ビットの同期プリアンブルを除く２８
ビットのビットデータを一のアプリケーションにおいて
バイフェーズ変調してから送信を行い、受信した信号処
理回路において、バイフェーズ復調を行っている。
ＥＣ９５８を介してアプリケーションから信号処理回路
に伝送する場合に、ＩＥＣ９８８のＤＣ成分を最小に
し、信号からのクロック再生を容易にし、接続極性とは
無関係なインタフェースを実現するために、各サブフレ
ーム内において４ビットの同期プリアンブルを除く２８
ビットのビットデータを一のアプリケーションにおいて
バイフェーズ変調してから送信を行い、受信した信号処
理回路において、バイフェーズ復調を行っている。
【０００６】このとき、図１０（Ａ）に示す周波数６４
ｆｓのクロック信号ＢＣＫ1 を基準とした図１０（Ｃ）
に示すデジタル・オーディオ信号を、図１０（Ｂ）に示
す周波数１２８ｆｓのクロック信号ＢＣＫ2 を基準とし
て、図１０（Ｄ）に示すようにバイフェーズ変調する。
図１０（Ｄ）に示されるように、バイフェーズ変調後の
デジタル・オーディオ信号は、図１０（Ａ）に示すクロ
ック信号ＢＣＫ1 にパルスが発生するタイミングで常に
レベルが切り換わり、図１０（Ｃ）に示すデジタル・オ
ーディオ信号のビットが論理値「１」の場合にはさらに
クロック信号ＢＣＫ2 にパルスが発生するタイミングで
もレベルが切り換わる。
ｆｓのクロック信号ＢＣＫ1 を基準とした図１０（Ｃ）
に示すデジタル・オーディオ信号を、図１０（Ｂ）に示
す周波数１２８ｆｓのクロック信号ＢＣＫ2 を基準とし
て、図１０（Ｄ）に示すようにバイフェーズ変調する。
図１０（Ｄ）に示されるように、バイフェーズ変調後の
デジタル・オーディオ信号は、図１０（Ａ）に示すクロ
ック信号ＢＣＫ1 にパルスが発生するタイミングで常に
レベルが切り換わり、図１０（Ｃ）に示すデジタル・オ
ーディオ信号のビットが論理値「１」の場合にはさらに
クロック信号ＢＣＫ2 にパルスが発生するタイミングで
もレベルが切り換わる。
【０００７】ところで、上述した図１０（Ｄ）に示すよ
うなバイフェーズ変調されたデジタル・オーディオ信号
を信号処理回路で復調する場合には、図１０（Ｂ）に示
す周波数１２８ｆｓのクロック信号ＢＣＫ2 が必要とな
る。この場合に、ＩＥＣ９５８などの光ケーブルに接続
されるアプリケーションで採用されるサンプリング周波
数ｆｓとしては、４８ｋＨｚ、４４．１ｋＨｚおよび３
２ｋＨｚの３種類がある。そのため、信号処理回路に
は、これらの３種類のサンプリング周波数ｆｓに対応し
たクロック信号ＢＣＫ2 をそれぞれ生成するための３個
の原発信回路を設けている。
うなバイフェーズ変調されたデジタル・オーディオ信号
を信号処理回路で復調する場合には、図１０（Ｂ）に示
す周波数１２８ｆｓのクロック信号ＢＣＫ2 が必要とな
る。この場合に、ＩＥＣ９５８などの光ケーブルに接続
されるアプリケーションで採用されるサンプリング周波
数ｆｓとしては、４８ｋＨｚ、４４．１ｋＨｚおよび３
２ｋＨｚの３種類がある。そのため、信号処理回路に
は、これらの３種類のサンプリング周波数ｆｓに対応し
たクロック信号ＢＣＫ2 をそれぞれ生成するための３個
の原発信回路を設けている。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
たように、サンプリング周波数毎に対応する原発信回路
を設けたのでは、装置が大規模かつ高価格化してしまう
という問題がある。
たように、サンプリング周波数毎に対応する原発信回路
を設けたのでは、装置が大規模かつ高価格化してしまう
という問題がある。
【０００９】本発明は上述した従来技術の問題点に鑑み
てなされ、小規模かつ低価格な構成で、相互に異なるサ
ンプリング周波数でサンプリングされた複数の変調信号
を復調できる復調装置を提供することを目的とする。ま
た、本発明は、小規模かつ低価格な構成で、アプリケー
ションから入力した相互に異なるサンプリング周波数で
サンプリングされた複数の変調信号を復調して信号伝送
路を介して伝送できる信号処理装置を提供することを目
的とする。
てなされ、小規模かつ低価格な構成で、相互に異なるサ
ンプリング周波数でサンプリングされた複数の変調信号
を復調できる復調装置を提供することを目的とする。ま
た、本発明は、小規模かつ低価格な構成で、アプリケー
ションから入力した相互に異なるサンプリング周波数で
サンプリングされた複数の変調信号を復調して信号伝送
路を介して伝送できる信号処理装置を提供することを目
的とする。
【００１０】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
復調装置は、相互に異なる周波数の変調用クロック信号
に基づいて変調された複数の変調信号を復調可能な復調
装置であって、基準クロック信号を生成する基準クロッ
ク信号生成回路と、前記変調信号のエッジ間隔から前記
変調用クロック信号の周波数を特定する周波数特定回路
と、前記特定した周波数に基づいて、前記基準クロック
信号から、前記変調用クロック信号と同じ周波数の復調
用クロック信号を生成する復調用クロック信号生成回路
と、前記生成した復調用クロック信号に基づいて、前記
変調信号を復調する復調回路とを有する。
点を解決し、上述した目的を達成するために、本発明の
復調装置は、相互に異なる周波数の変調用クロック信号
に基づいて変調された複数の変調信号を復調可能な復調
装置であって、基準クロック信号を生成する基準クロッ
ク信号生成回路と、前記変調信号のエッジ間隔から前記
変調用クロック信号の周波数を特定する周波数特定回路
と、前記特定した周波数に基づいて、前記基準クロック
信号から、前記変調用クロック信号と同じ周波数の復調
用クロック信号を生成する復調用クロック信号生成回路
と、前記生成した復調用クロック信号に基づいて、前記
変調信号を復調する復調回路とを有する。
【００１１】本発明の復調装置では、先ず、周波数特定
回路において、前記変調信号のエッジ間隔から変調用ク
ロック信号の周波数が特定される。そして、復調用クロ
ック信号生成回路において、前記特定された周波数に基
づいて、基準クロック信号生成回路で生成された基準ク
ロック信号から復調用クロック信号が生成される。そし
て、復調回路において、前記生成された復調用クロック
信号に基づいて、前記変調信号が復調される。
回路において、前記変調信号のエッジ間隔から変調用ク
ロック信号の周波数が特定される。そして、復調用クロ
ック信号生成回路において、前記特定された周波数に基
づいて、基準クロック信号生成回路で生成された基準ク
ロック信号から復調用クロック信号が生成される。そし
て、復調回路において、前記生成された復調用クロック
信号に基づいて、前記変調信号が復調される。
【００１２】また、本発明の復調装置は、好ましくは、
前記変調用クロック信号は、前記変調信号の変調前の信
号を生成する際のサンプリング周波数に応じた周波数を
持つ。
前記変調用クロック信号は、前記変調信号の変調前の信
号を生成する際のサンプリング周波数に応じた周波数を
持つ。
【００１３】また、本発明の復調回路は、好ましくは、
前記変調は、バイフェーズ変調であり、前記サンプリン
グ周波数をｆｓとし、１回のサンプリングによってｎビ
ットのデータが得られる場合に、前記復調用クロック信
号の周波数は２×ｎ×ｆｓである。
前記変調は、バイフェーズ変調であり、前記サンプリン
グ周波数をｆｓとし、１回のサンプリングによってｎビ
ットのデータが得られる場合に、前記復調用クロック信
号の周波数は２×ｎ×ｆｓである。
【００１４】また、本発明の復調装置は、好ましくは、
前記復調用クロック信号生成回路は、前記特定した周波
数に基づいて、前記基準クロック信号を分周あるいは逓
倍して前記復調用クロック信号を生成する。
前記復調用クロック信号生成回路は、前記特定した周波
数に基づいて、前記基準クロック信号を分周あるいは逓
倍して前記復調用クロック信号を生成する。
【００１５】また、本発明の信号処理装置は、相互に異
なる周波数の変調用クロック信号に基づいて変調された
複数の送信信号をアプリケーションから入力して復調可
能であり、当該復調した送信信号を信号伝送路を介して
送信する信号処理装置であって、基準クロック信号を生
成する基準クロック信号生成回路と、前記アプリケーシ
ョンから入力した前記送信信号のエッジ間隔から前記変
調用クロック信号の周波数を特定する周波数特定回路
と、前記特定した周波数に基づいて、前記基準クロック
信号から、前記変調用クロック信号と同じ周波数の復調
用クロック信号を生成する復調用クロック信号生成回路
と、前記生成した復調用クロック信号に基づいて、前記
アプリケーションから入力した前記送信信号を復調する
復調回路と、前記復調された送信信号を前記信号伝送路
を介して送信する送信回路とを有する。
なる周波数の変調用クロック信号に基づいて変調された
複数の送信信号をアプリケーションから入力して復調可
能であり、当該復調した送信信号を信号伝送路を介して
送信する信号処理装置であって、基準クロック信号を生
成する基準クロック信号生成回路と、前記アプリケーシ
ョンから入力した前記送信信号のエッジ間隔から前記変
調用クロック信号の周波数を特定する周波数特定回路
と、前記特定した周波数に基づいて、前記基準クロック
信号から、前記変調用クロック信号と同じ周波数の復調
用クロック信号を生成する復調用クロック信号生成回路
と、前記生成した復調用クロック信号に基づいて、前記
アプリケーションから入力した前記送信信号を復調する
復調回路と、前記復調された送信信号を前記信号伝送路
を介して送信する送信回路とを有する。
【００１６】本発明の信号処理装置では、先ず、周波数
特定回路において、アプリケーションから入力した前記
送信信号のエッジ間隔から、当該入力した送信信号の変
調が行われた変調用クロック信号の周波数が特定され
る。次に、復調用クロック信号生成回路において、前記
特定した周波数に基づいて、前記基準クロック信号か
ら、前記変調用クロック信号と同じ周波数の復調用クロ
ック信号が生成される。次に、復調回路において、前記
生成された復調用クロック信号に基づいて、前記送信信
号が復調される。次に、送信回路によって、前記復調さ
れた送信信号が前記信号伝送路を介して送信される。
特定回路において、アプリケーションから入力した前記
送信信号のエッジ間隔から、当該入力した送信信号の変
調が行われた変調用クロック信号の周波数が特定され
る。次に、復調用クロック信号生成回路において、前記
特定した周波数に基づいて、前記基準クロック信号か
ら、前記変調用クロック信号と同じ周波数の復調用クロ
ック信号が生成される。次に、復調回路において、前記
生成された復調用クロック信号に基づいて、前記送信信
号が復調される。次に、送信回路によって、前記復調さ
れた送信信号が前記信号伝送路を介して送信される。
【００１７】また、本発明の信号処理装置は、好ましく
は、前記送信信号は、タイミング判別用信号と本信号と
を各々含む複数のブロック信号からなり、前記送信回路
は、所定の時間間隔で、単数または複数の前記ブロック
信号を含むパケットを前記信号伝送路を介して送信し、
前記アプリケーションから入力した前記ブロック信号に
含まれる前記タイミング判別信号を検出し、当該検出し
たタイミングが、前記送信回路が前記パケットを送信す
るタイミングに応じて決定される、前記アプリケーショ
ンから前記ブロック信号を入力するタイミングのずれの
許容範囲内にあるか否かを判断し、当該判断結果に基づ
いて、前記アプリケーションから入力した前記ブロック
信号を前記信号伝送路を介して送信するか否かを決定す
る送信決定回路をさらに有する。これにより、送信信号
の受信側において、タイミングずれが小さい高品質な送
信信号を受信できる。
は、前記送信信号は、タイミング判別用信号と本信号と
を各々含む複数のブロック信号からなり、前記送信回路
は、所定の時間間隔で、単数または複数の前記ブロック
信号を含むパケットを前記信号伝送路を介して送信し、
前記アプリケーションから入力した前記ブロック信号に
含まれる前記タイミング判別信号を検出し、当該検出し
たタイミングが、前記送信回路が前記パケットを送信す
るタイミングに応じて決定される、前記アプリケーショ
ンから前記ブロック信号を入力するタイミングのずれの
許容範囲内にあるか否かを判断し、当該判断結果に基づ
いて、前記アプリケーションから入力した前記ブロック
信号を前記信号伝送路を介して送信するか否かを決定す
る送信決定回路をさらに有する。これにより、送信信号
の受信側において、タイミングずれが小さい高品質な送
信信号を受信できる。
【００１８】
【発明の実施の形態】以下、本発明の実施形態について
説明する。図１は、ＩＥＥＥ１３９４シリアルインタフ
ェースを用いた本発明に係るオーディオシステム１の一
実施形態を示すブロック構成図である。オーディオシス
テム１では、リンク・レイヤ回路９に、アプリケーショ
ンとしてＣＤプレーヤ２を接続しており、ＣＤプレーヤ
２のＤＳＰ５から出力されたデジタル・オーディオ信号
ＤＡ1 を、リンク・レイヤ回路９、フィジカル・レイヤ
回路１０、ＩＥＥＥ１３９４シリアルバスＢＵＳ、フィ
ジカル・レイヤ回路１１およびリンク・レイヤ回路１２
を介して、デジタル・オーディオ信号ＤＡ2 としてスピ
ーカ２０のＤ／Ａコンバータ２３に出力する。そして、
デジタル・オーディオ信号ＤＡ2 を、Ｄ／Ａコンバータ
２３において、アナログ・オーディオ信号ＡＡに変換
し、これに応じた音響をスピーカ２４から出力する
説明する。図１は、ＩＥＥＥ１３９４シリアルインタフ
ェースを用いた本発明に係るオーディオシステム１の一
実施形態を示すブロック構成図である。オーディオシス
テム１では、リンク・レイヤ回路９に、アプリケーショ
ンとしてＣＤプレーヤ２を接続しており、ＣＤプレーヤ
２のＤＳＰ５から出力されたデジタル・オーディオ信号
ＤＡ1 を、リンク・レイヤ回路９、フィジカル・レイヤ
回路１０、ＩＥＥＥ１３９４シリアルバスＢＵＳ、フィ
ジカル・レイヤ回路１１およびリンク・レイヤ回路１２
を介して、デジタル・オーディオ信号ＤＡ2 としてスピ
ーカ２０のＤ／Ａコンバータ２３に出力する。そして、
デジタル・オーディオ信号ＤＡ2 を、Ｄ／Ａコンバータ
２３において、アナログ・オーディオ信号ＡＡに変換
し、これに応じた音響をスピーカ２４から出力する
【００１９】以下、オーディオシステム１の構成につい
て説明する。図１に示すように、オーディオシステム１
は、例えば、ＩＥＥＥ１３９４シリアルバスＢＵＳの一
方の側に、ＣＤ(Compact Disk)プレーヤ２、ホストコン
ピュータ６、リンク・レイヤ回路９、フィジカル・レイ
ヤ回路１０および原発信回路３０を有し、他方の側に、
フィジカル・レイヤ１１、リンク・レイヤ１２、スピー
カ２０および原発信回路３１を有する。
て説明する。図１に示すように、オーディオシステム１
は、例えば、ＩＥＥＥ１３９４シリアルバスＢＵＳの一
方の側に、ＣＤ(Compact Disk)プレーヤ２、ホストコン
ピュータ６、リンク・レイヤ回路９、フィジカル・レイ
ヤ回路１０および原発信回路３０を有し、他方の側に、
フィジカル・レイヤ１１、リンク・レイヤ１２、スピー
カ２０および原発信回路３１を有する。
【００２０】以下、各構成要素について詳細に説明す
る。ＣＤプレーヤ２ ＣＤプレーヤ２は、ＤＳＰ５を有し、ＣＤ７を再生す
る。ＤＳＰ５は、ホストコンピュータ６の制御により、
ＣＤ７を回転駆動し、ＣＤ７から再生したデジタル・オ
ーディオ信号について、図９に示すように各サブフレー
ム内の同期プリアンブルを除く２８ビットのデータをバ
イフェーズ変調して、同期プリアンブルと当該バイフェ
ーズ変調したデータとを含むデジタル・オーディオ信号
ＤＡ1 をリンク・レイヤ回路９に出力する。ここで、デ
ジタル・オーディオ信号は、例えば、前述したように、
４８ｋＨｚ、４４．１ｋＨｚおよび３２ｋＨｚのいずれ
かのサンプリング周波数ｆｓでサンプリングされてお
り、１サンプルが図９に示す１フレームに対応してい
る。なお、図９において、同期プリアンブルが本発明の
タイミング判別用信号に対応し、本データが本発明の本
信号に対応し、サブフレームが本発明のブロック信号に
対応している。また、デジタル・オーディオ信号ＤＡ1
が、本発明の変調信号および変調された送信信号に対応
している。さらに、図１０（Ｂ）に示す周波数１２８ｆ
ｓのクロック信号ＢＣＫ2 が、本発明の変調用クロック
信号に対応している。
る。ＣＤプレーヤ２ ＣＤプレーヤ２は、ＤＳＰ５を有し、ＣＤ７を再生す
る。ＤＳＰ５は、ホストコンピュータ６の制御により、
ＣＤ７を回転駆動し、ＣＤ７から再生したデジタル・オ
ーディオ信号について、図９に示すように各サブフレー
ム内の同期プリアンブルを除く２８ビットのデータをバ
イフェーズ変調して、同期プリアンブルと当該バイフェ
ーズ変調したデータとを含むデジタル・オーディオ信号
ＤＡ1 をリンク・レイヤ回路９に出力する。ここで、デ
ジタル・オーディオ信号は、例えば、前述したように、
４８ｋＨｚ、４４．１ｋＨｚおよび３２ｋＨｚのいずれ
かのサンプリング周波数ｆｓでサンプリングされてお
り、１サンプルが図９に示す１フレームに対応してい
る。なお、図９において、同期プリアンブルが本発明の
タイミング判別用信号に対応し、本データが本発明の本
信号に対応し、サブフレームが本発明のブロック信号に
対応している。また、デジタル・オーディオ信号ＤＡ1
が、本発明の変調信号および変調された送信信号に対応
している。さらに、図１０（Ｂ）に示す周波数１２８ｆ
ｓのクロック信号ＢＣＫ2 が、本発明の変調用クロック
信号に対応している。
【００２１】フィジカル・レイヤ回路１０ フィジカル・レイヤ回路１０は、ＩＥＥＥ１３９４シリ
アルバスＢＵＳのアービトレーションを行う。また、フ
ィジカル・レイヤ回路１０は、リンク・レイヤ回路９か
ら入力した送信パケットをエンコードしてＩＥＥＥ１３
９４シリアルバスＢＵＳに出力する。また、フィジカル
・レイヤ回路１０は、ＩＥＥＥ１３９４シリアルバスＢ
ＵＳから入力した受信パケットをデコードしてリンク・
レイヤ回路９に出力する。
アルバスＢＵＳのアービトレーションを行う。また、フ
ィジカル・レイヤ回路１０は、リンク・レイヤ回路９か
ら入力した送信パケットをエンコードしてＩＥＥＥ１３
９４シリアルバスＢＵＳに出力する。また、フィジカル
・レイヤ回路１０は、ＩＥＥＥ１３９４シリアルバスＢ
ＵＳから入力した受信パケットをデコードしてリンク・
レイヤ回路９に出力する。
【００２２】原発信回路３０ 原発信回路３０は、ＩＥＥＥ１３９４シリアルバスＢＵ
Ｓを介したデータ伝送において規定されている、例えば
４９．１５２ＭＨｚの基準クロック信号Ｓ３０をリンク
・レイヤ回路９およびフィジカル・レイヤ回路１０に出
力する。なお、原発信回路３０が本発明の基準クロック
信号生成回路に対応し、基準クロック信号Ｓ３０が本発
明の基準クロック信号に対応している。
Ｓを介したデータ伝送において規定されている、例えば
４９．１５２ＭＨｚの基準クロック信号Ｓ３０をリンク
・レイヤ回路９およびフィジカル・レイヤ回路１０に出
力する。なお、原発信回路３０が本発明の基準クロック
信号生成回路に対応し、基準クロック信号Ｓ３０が本発
明の基準クロック信号に対応している。
【００２３】リンク・レイヤ回路９ リンク・レイヤ回路９は、ホストコンピュータ６の制御
の下、アシンクロナス転送およびアイソクロナス転送の
制御、並びにフィジカル・レイヤ回路１０の制御を行
う。
の下、アシンクロナス転送およびアイソクロナス転送の
制御、並びにフィジカル・レイヤ回路１０の制御を行
う。
【００２４】図２は、リンク・レイヤ回路９の内部構成
図である。具体的には、図２に示すように、リンク・レ
イヤ回路９は、例えば、リンクコア(Link Core) １０
１、ホストＩ／Ｆ(Host Interface)回路１０２、アプリ
ケーションＩ／Ｆ回路１０３、送信用ＦＩＦＯ（AT-FIF
O)１０４ａおよび受信用ＦＩＦＯ（AR-FIFO)１０４ｂか
らなるアシンクロナス通信用ＦＩＦＯ１０４、セルフＩ
Ｄ用リゾルバ(Resolver)１０５、アイソクロナス通信用
送信前処理回路(TXOPRE)１０６、アイソクロナス通信用
送信後処理回路(TXOPRO)１０７、アイソクロナス通信用
受信前処理回路(TXIPRE)１０８、アイソクロナス通信用
受信後処理回路(TXIPRO)１０９、アイソクロナス通信用
ＦＩＦＯ(I-FIFO)１１０およびコンフィギュレーション
レジスタ（Configuration Register、以下ＣＦＲとい
う）１１１を有する。なお、リンク・レイヤ回路９の各
構成要素は、原発信回路３０からの基準クロック信号Ｓ
３０に基づいて動作する。
図である。具体的には、図２に示すように、リンク・レ
イヤ回路９は、例えば、リンクコア(Link Core) １０
１、ホストＩ／Ｆ(Host Interface)回路１０２、アプリ
ケーションＩ／Ｆ回路１０３、送信用ＦＩＦＯ（AT-FIF
O)１０４ａおよび受信用ＦＩＦＯ（AR-FIFO)１０４ｂか
らなるアシンクロナス通信用ＦＩＦＯ１０４、セルフＩ
Ｄ用リゾルバ(Resolver)１０５、アイソクロナス通信用
送信前処理回路(TXOPRE)１０６、アイソクロナス通信用
送信後処理回路(TXOPRO)１０７、アイソクロナス通信用
受信前処理回路(TXIPRE)１０８、アイソクロナス通信用
受信後処理回路(TXIPRO)１０９、アイソクロナス通信用
ＦＩＦＯ(I-FIFO)１１０およびコンフィギュレーション
レジスタ（Configuration Register、以下ＣＦＲとい
う）１１１を有する。なお、リンク・レイヤ回路９の各
構成要素は、原発信回路３０からの基準クロック信号Ｓ
３０に基づいて動作する。
【００２５】図２に示すリンク・レイヤ回路９におい
て、アプリケーションインタフェース回路１０３、送信
前処理回路１０６、送信後処理回路１０７、受信前処理
回路１０８、受信後処理回路１０９、ＦＩＦＯ１１０、
リンクコア１０１およびＣＦＲ１１１によりアイソクロ
ナス通信系回路が構成される。また、ホストインタフェ
ース回路１０２、アシンクロナス通信の送信用ＦＩＦＯ
１０４ａ、受信用ＦＩＦＯ１０４ｂ、リンクコア１０１
およびＣＦＲ１１１によりアシンクロナス通信系回路が
構成される。
て、アプリケーションインタフェース回路１０３、送信
前処理回路１０６、送信後処理回路１０７、受信前処理
回路１０８、受信後処理回路１０９、ＦＩＦＯ１１０、
リンクコア１０１およびＣＦＲ１１１によりアイソクロ
ナス通信系回路が構成される。また、ホストインタフェ
ース回路１０２、アシンクロナス通信の送信用ＦＩＦＯ
１０４ａ、受信用ＦＩＦＯ１０４ｂ、リンクコア１０１
およびＣＦＲ１１１によりアシンクロナス通信系回路が
構成される。
【００２６】〔アイソクロナス通信系回路〕リンクコア
１０１は、アシンクロナス通信用パケットおよびアイソ
クロナス通信用パケットの送信回路、受信回路、これら
パケットのＩＥＥＥ１３９４シリアルバスＢＵＳを直接
ドライブするフィジカル・レイヤ回路１０とのインタフ
ェース回路、１２５μｓ毎にリセットされるサイクルタ
イマ、サイクルモニタやＣＲＣ回路から構成されてい
る。そして、たとえばサイクルタイマ等の時間データ等
はＣＦＲ１１１を通してアイソクロナス通信系処理回路
に供給される。リンクコア１０１は、アイソクロナス転
送の送信時に、１２５μｓ毎に、アイソクロナス通信用
の送信パケットをフィジカル・レイヤ回路１０に出力す
る。また、リンクコア１０１は、アイソクロナス転送の
受信時に、１２５μｓ毎に、アイソクロナス通信用の送
信パケットをフィジカル・レイヤ回路１０から入力す
る。
１０１は、アシンクロナス通信用パケットおよびアイソ
クロナス通信用パケットの送信回路、受信回路、これら
パケットのＩＥＥＥ１３９４シリアルバスＢＵＳを直接
ドライブするフィジカル・レイヤ回路１０とのインタフ
ェース回路、１２５μｓ毎にリセットされるサイクルタ
イマ、サイクルモニタやＣＲＣ回路から構成されてい
る。そして、たとえばサイクルタイマ等の時間データ等
はＣＦＲ１１１を通してアイソクロナス通信系処理回路
に供給される。リンクコア１０１は、アイソクロナス転
送の送信時に、１２５μｓ毎に、アイソクロナス通信用
の送信パケットをフィジカル・レイヤ回路１０に出力す
る。また、リンクコア１０１は、アイソクロナス転送の
受信時に、１２５μｓ毎に、アイソクロナス通信用の送
信パケットをフィジカル・レイヤ回路１０から入力す
る。
【００２７】アプリケーションＩ／Ｆ回路１０３は、Ｄ
ＳＰ５から入力したデジタル・オーディオ信号ＤＡ1 に
ついて、図９に示す各サブフレーム内の同期プリアンブ
ルを除く２８ビットのデータをバイフェース復調して、
バイフェーズ復調後のデジタル・オーディオ信号Ｓ１０
３を送信前処理回路１０６に出力する。
ＳＰ５から入力したデジタル・オーディオ信号ＤＡ1 に
ついて、図９に示す各サブフレーム内の同期プリアンブ
ルを除く２８ビットのデータをバイフェース復調して、
バイフェーズ復調後のデジタル・オーディオ信号Ｓ１０
３を送信前処理回路１０６に出力する。
【００２８】図３は、アプリケーションＩ／Ｆ回路１０
３に内蔵されているバイフェーズ復調に係わる回路の構
成図である。図３に示すように、アプリケーションＩ／
Ｆ回路１０３は、エッジ検出回路２００、同期プリアン
ブル検出回路２０１、ウィンドウ生成回路２０２、サン
プリング周波数特定回路２０３（本発明の周波数特定回
路）、分周回路２０４（本発明の復調用クロック信号生
成回路）およびバイフェーズ復調回路２０５（本発明の
復調回路）を有し、これらの構成要素が原発信回路３０
から入力した基準クロック信号Ｓ３０に基づいて動作す
る。
３に内蔵されているバイフェーズ復調に係わる回路の構
成図である。図３に示すように、アプリケーションＩ／
Ｆ回路１０３は、エッジ検出回路２００、同期プリアン
ブル検出回路２０１、ウィンドウ生成回路２０２、サン
プリング周波数特定回路２０３（本発明の周波数特定回
路）、分周回路２０４（本発明の復調用クロック信号生
成回路）およびバイフェーズ復調回路２０５（本発明の
復調回路）を有し、これらの構成要素が原発信回路３０
から入力した基準クロック信号Ｓ３０に基づいて動作す
る。
【００２９】エッジ検出回路２００は、図４（Ｃ）に示
す４９．１５２ＭＨｚの基準クロック信号Ｓ３０に基づ
いて、ＣＤプレーヤ２のＤＳＰ５から入力した図４
（Ａ）に示すデジタル・オーディオ信号ＤＡ1 のエッジ
を検出し、図４（Ｂ）に示すように、エッジを検出した
タイミングで一定時間ローレベルとなるパルスを発生す
るエッジ検出信号Ｓ２００を生成し、当該生成したエッ
ジ検出信号Ｓ２００を同期プリアンブル検出回路２０１
に出力する。
す４９．１５２ＭＨｚの基準クロック信号Ｓ３０に基づ
いて、ＣＤプレーヤ２のＤＳＰ５から入力した図４
（Ａ）に示すデジタル・オーディオ信号ＤＡ1 のエッジ
を検出し、図４（Ｂ）に示すように、エッジを検出した
タイミングで一定時間ローレベルとなるパルスを発生す
るエッジ検出信号Ｓ２００を生成し、当該生成したエッ
ジ検出信号Ｓ２００を同期プリアンブル検出回路２０１
に出力する。
【００３０】図５は、同期プリアンブル検出回路２０１
における処理を説明するためのフローチャートである。 ステップＳ１：同期プリアンブル検出回路２０１は、Ｉ
ＥＣ９５８を介してＤＳＰ５から入力したエッジ検出信
号Ｓ２００に基づいて、図９に示す同期プリアンブルを
検出する。
における処理を説明するためのフローチャートである。 ステップＳ１：同期プリアンブル検出回路２０１は、Ｉ
ＥＣ９５８を介してＤＳＰ５から入力したエッジ検出信
号Ｓ２００に基づいて、図９に示す同期プリアンブルを
検出する。
【００３１】このとき、同期プリアンブルは、論理値
「１」あるいは「０」の何れか一方が３個連続したビッ
ト列を含む信号であり、同期プリアンブル検出回路２０
１は、論理値「１」が３個連続するデータ列および論理
値「０」が３個連続するデータ列のいずれか一方を検出
することで、同期プリアンブルの検出を行う。これは、
図１０を用いて前述したバイフェーズ変調方式の特質か
ら、バイフェーズ変調されたデータには、論理値「１」
が３個連続するデータ列および論理値「０」が３個連続
するデータ列は存在し得ないため、これらのうち何れか
一方を検出することで、同期プリアンブルを検出でき
る。同期プリアンブル検出回路２０１における同期プリ
アンブルの検出は、例えば、シリアルなエッジ検出信号
Ｓ２００を５０ビットのパラレル信号に変換してパラレ
ル信号内での隣接する論理値「０」あるいは「１」のビ
ット間隔を検出したり、シリアルなエッジ検出信号Ｓ２
００における論理値「０」あるいは「１」が連続するク
ロックサイクルをカウントするなどして行われる。
「１」あるいは「０」の何れか一方が３個連続したビッ
ト列を含む信号であり、同期プリアンブル検出回路２０
１は、論理値「１」が３個連続するデータ列および論理
値「０」が３個連続するデータ列のいずれか一方を検出
することで、同期プリアンブルの検出を行う。これは、
図１０を用いて前述したバイフェーズ変調方式の特質か
ら、バイフェーズ変調されたデータには、論理値「１」
が３個連続するデータ列および論理値「０」が３個連続
するデータ列は存在し得ないため、これらのうち何れか
一方を検出することで、同期プリアンブルを検出でき
る。同期プリアンブル検出回路２０１における同期プリ
アンブルの検出は、例えば、シリアルなエッジ検出信号
Ｓ２００を５０ビットのパラレル信号に変換してパラレ
ル信号内での隣接する論理値「０」あるいは「１」のビ
ット間隔を検出したり、シリアルなエッジ検出信号Ｓ２
００における論理値「０」あるいは「１」が連続するク
ロックサイクルをカウントするなどして行われる。
【００３２】ステップＳ２：同期プリアンブル検出回路
２０１は、ウィンドウ生成回路２０２から有効なウィン
ドウ信号Ｓ２０２を入力しているか否かを判断し、入力
していると判断した場合には、ステップＳ３の処理を実
行し、入力していないと判断した場合には、ステップＳ
４の処理を実行する。ここで、ウィンドウ信号Ｓ２０２
は、ＤＳＰ５からアプリケーションＩ／Ｆ回路１０３に
入力されたデジタル・オーディオ信号のサブフレームの
時間的ずれが、後段のＩＥＥＥ１３９４シリアルバスＢ
ＵＳを介して伝送を行う場合の許容範囲内にあるか否か
を判断するために用いられる信号である。
２０１は、ウィンドウ生成回路２０２から有効なウィン
ドウ信号Ｓ２０２を入力しているか否かを判断し、入力
していると判断した場合には、ステップＳ３の処理を実
行し、入力していないと判断した場合には、ステップＳ
４の処理を実行する。ここで、ウィンドウ信号Ｓ２０２
は、ＤＳＰ５からアプリケーションＩ／Ｆ回路１０３に
入力されたデジタル・オーディオ信号のサブフレームの
時間的ずれが、後段のＩＥＥＥ１３９４シリアルバスＢ
ＵＳを介して伝送を行う場合の許容範囲内にあるか否か
を判断するために用いられる信号である。
【００３３】ステップＳ３：同期プリアンブル検出回路
２０１は、ステップＳ１で同期プリアンブルを検出した
タイミングが、例えば、図４（Ｄ）に示すウィンドウ信
号Ｓ２０２が論理値「１」を保持する期間内に位置する
かを判断し、当該期間内に位置すると判断した場合（当
該サブフレームの入力タイミングのずれが許容範囲内に
ある場合）にはステップＳ４の処理を実行し、当該期間
内に位置しないと判断した場合にはステップＳ１の処理
を繰り返す。
２０１は、ステップＳ１で同期プリアンブルを検出した
タイミングが、例えば、図４（Ｄ）に示すウィンドウ信
号Ｓ２０２が論理値「１」を保持する期間内に位置する
かを判断し、当該期間内に位置すると判断した場合（当
該サブフレームの入力タイミングのずれが許容範囲内に
ある場合）にはステップＳ４の処理を実行し、当該期間
内に位置しないと判断した場合にはステップＳ１の処理
を繰り返す。
【００３４】ステップＳ４：同期プリアンブル検出回路
２０１は、図４（Ｅ）に示すように、ステップＳ１で同
期プリアンブルを検出したタイミングでパルスを発生す
る同期プリアンブル検出信号Ｓ２０１を生成し、これを
ウィンドウ生成回路２０２および後段の送信前処理回路
１０６に出力する。
２０１は、図４（Ｅ）に示すように、ステップＳ１で同
期プリアンブルを検出したタイミングでパルスを発生す
る同期プリアンブル検出信号Ｓ２０１を生成し、これを
ウィンドウ生成回路２０２および後段の送信前処理回路
１０６に出力する。
【００３５】図６は、ウィンドウ生成回路２０２におけ
る処理を説明するためのフローチャートである。 ステップＳ１１：ウィンドウ生成回路２０２は、例え
ば、同期プリアンブル検出信号Ｓ２０１にパルスが発生
したか否かを判断し、パルスが発生したと判断した場合
にはステップＳ１２の処理を行い、そうでない場合には
ステップＳ１１の処理を繰り返す。
る処理を説明するためのフローチャートである。 ステップＳ１１：ウィンドウ生成回路２０２は、例え
ば、同期プリアンブル検出信号Ｓ２０１にパルスが発生
したか否かを判断し、パルスが発生したと判断した場合
にはステップＳ１２の処理を行い、そうでない場合には
ステップＳ１１の処理を繰り返す。
【００３６】ステップＳ１２：ウィンドウ生成回路２０
２は、内蔵するタイマをリセットする。
２は、内蔵するタイマをリセットする。
【００３７】ステップＳ１３：ウィンドウ生成回路２０
２は、タイマによるカウントを開始する。
２は、タイマによるカウントを開始する。
【００３８】ステップＳ１４：ウィンドウ生成回路２０
２は、サンプリング周波数特定回路２０３からのサンプ
リング周波数指示信号Ｓ２０３が示すサンプリング周波
数ｆｓおよびタイマのカウント値に基づいて、図４
（Ｄ）に示すように、同期プリアンブル検出信号Ｓ２０
１が次にパルスを発生するタイミングの前後の所定期間
だけ論理値「１」となり、それ以外の期間で論理値
「０」となるウィンドウ信号Ｓ２０２を生成する。この
とき、同期プリアンブル検出信号Ｓ２０１が次にパルス
を発生するタイミングの前後の所定期間の長さは、後段
のＩＥＥＥ１３９４シリアルバスＢＵＳを介してデジタ
ル・オーディオ信号を含むパケットを送信するタイミン
グに応じて決定される、ＤＳＰ５からサブフレームを入
力するタイミングのずれの許容範囲に基づいて、例え
ば、サンプリング周波数ｆｓの周期の１％程度に決定さ
れる。
２は、サンプリング周波数特定回路２０３からのサンプ
リング周波数指示信号Ｓ２０３が示すサンプリング周波
数ｆｓおよびタイマのカウント値に基づいて、図４
（Ｄ）に示すように、同期プリアンブル検出信号Ｓ２０
１が次にパルスを発生するタイミングの前後の所定期間
だけ論理値「１」となり、それ以外の期間で論理値
「０」となるウィンドウ信号Ｓ２０２を生成する。この
とき、同期プリアンブル検出信号Ｓ２０１が次にパルス
を発生するタイミングの前後の所定期間の長さは、後段
のＩＥＥＥ１３９４シリアルバスＢＵＳを介してデジタ
ル・オーディオ信号を含むパケットを送信するタイミン
グに応じて決定される、ＤＳＰ５からサブフレームを入
力するタイミングのずれの許容範囲に基づいて、例え
ば、サンプリング周波数ｆｓの周期の１％程度に決定さ
れる。
【００３９】サンプリング周波数特定回路２０３は、同
期プリアンブル検出回路２０１から入力したエッジ検出
信号Ｓ２００のエッジ幅を検出し、当該検出したエッジ
幅に基づいてデジタル・オーディオ信号ＤＡ1 のサンプ
リング周波数ｆｓを特定し、当該特定したサンプリング
周波数ｆｓを示すサンプリング周波数指示信号Ｓ２０３
をウィンドウ生成回路２０２および分周回路２０４に出
力する。
期プリアンブル検出回路２０１から入力したエッジ検出
信号Ｓ２００のエッジ幅を検出し、当該検出したエッジ
幅に基づいてデジタル・オーディオ信号ＤＡ1 のサンプ
リング周波数ｆｓを特定し、当該特定したサンプリング
周波数ｆｓを示すサンプリング周波数指示信号Ｓ２０３
をウィンドウ生成回路２０２および分周回路２０４に出
力する。
【００４０】分周回路２０４は、サンプリング周波数特
定回路２０３からのサンプリング周波数指示信号Ｓ２０
３が示すサンプリング周波数ｆｓに基づいて分周比を選
択し、当該選択した分周比を用いて、原発信回路３０か
ら入力した周波数４９．１５２ＭＨｚの基準クロック信
号Ｓ３０を分周して、図１０（Ｂ）に示すクロック信号
ＢＣＫ2 と同じ周波数１２８ｆｓの復調用クロック信号
Ｓ２０４を生成し、当該復調用クロック信号Ｓ２０４を
バイフェーズ復調回路２０５および後段の送信前処理回
路１０６に出力する。
定回路２０３からのサンプリング周波数指示信号Ｓ２０
３が示すサンプリング周波数ｆｓに基づいて分周比を選
択し、当該選択した分周比を用いて、原発信回路３０か
ら入力した周波数４９．１５２ＭＨｚの基準クロック信
号Ｓ３０を分周して、図１０（Ｂ）に示すクロック信号
ＢＣＫ2 と同じ周波数１２８ｆｓの復調用クロック信号
Ｓ２０４を生成し、当該復調用クロック信号Ｓ２０４を
バイフェーズ復調回路２０５および後段の送信前処理回
路１０６に出力する。
【００４１】バイフェーズ復調回路２０５は、分周回路
２０４から入力した周波数１２８ｆｓの復調用クロック
信号Ｓ２０４に基づいて、ＤＳＰ５から入力したデジタ
ル・オーディオ信号ＤＡ1 について、図９に示す各サブ
フームのうち同期プリアンブルを除く２８ビットのデー
タのバイフェーズ復調を行い、復調したデジタル・オー
ディオ信号Ｓ１０３を後段の送信前処理回路１０６に出
力する。
２０４から入力した周波数１２８ｆｓの復調用クロック
信号Ｓ２０４に基づいて、ＤＳＰ５から入力したデジタ
ル・オーディオ信号ＤＡ1 について、図９に示す各サブ
フームのうち同期プリアンブルを除く２８ビットのデー
タのバイフェーズ復調を行い、復調したデジタル・オー
ディオ信号Ｓ１０３を後段の送信前処理回路１０６に出
力する。
【００４２】また、アプリケーションＩ／Ｆ回路１０３
は、図３に示すバイフェーズ復調に係わる構成要素の他
に、図示しないバイフェーズ変調回路を有している。当
該バイフェーズ変調回路は、受信後処理回路１０９から
入力したデジタル・オーディオ信号Ｓ１０９から周波数
１２８ｆｓのクロック信号を再生し、当該再生したクロ
ック信号を用いてバイフェーズ変調を行うことで、ＩＥ
Ｃ９５８を介してアプリケーション側に出力するデジタ
ル・オーディオ信号ＤＡ1 を生成する。
は、図３に示すバイフェーズ復調に係わる構成要素の他
に、図示しないバイフェーズ変調回路を有している。当
該バイフェーズ変調回路は、受信後処理回路１０９から
入力したデジタル・オーディオ信号Ｓ１０９から周波数
１２８ｆｓのクロック信号を再生し、当該再生したクロ
ック信号を用いてバイフェーズ変調を行うことで、ＩＥ
Ｃ９５８を介してアプリケーション側に出力するデジタ
ル・オーディオ信号ＤＡ1 を生成する。
【００４３】なお、アプリケーションＩ／Ｆ回路１０３
には、アプリケーションとして、例えば、Ｄ／Ａコンバ
ータ、各種のコンピュータ、セット・トップ・ボックス
などのコンシューマ製品、ハード・ディスク、ＭＤ(Min
i Disk) 装置などのデータ・ストレージ機器などが接続
可能である。以上がアプリケーションＩ／Ｆ回路１０３
の説明である。
には、アプリケーションとして、例えば、Ｄ／Ａコンバ
ータ、各種のコンピュータ、セット・トップ・ボックス
などのコンシューマ製品、ハード・ディスク、ＭＤ(Min
i Disk) 装置などのデータ・ストレージ機器などが接続
可能である。以上がアプリケーションＩ／Ｆ回路１０３
の説明である。
【００４４】送信前処理回路１０６は、アプリケーショ
ンＩ／Ｆ回路１０３から入力したデジタル・オーディオ
信号Ｓ１０３を、図３に示す分周回路２０４で生成され
た復調用クロック信号Ｓ２０４を基準として、ＩＥＥＥ
１３９４規格のアイソクロナス通信用としてクワドレッ
ト（４バイト）単位にデータ長を調整してＦＩＦＯ１１
０の送信用ＦＩＦＯ１１０ｂに書き込む。このとき、送
信前処理回路１０６は、図３に示すアプリケーションＩ
／Ｆ回路１０３の同期プリアンブル検出回路２０１から
入力した同期プリアンブル検出信号Ｓ２０１においてパ
ルスが発生していない図９に示すサブフレーム、すなわ
ちＤＳＰ５から入力したタイミングのずれが許容範囲を
越えているサブフレームについては、送信用ＦＩＦＯ１
１０ｂに書き込みを行わない。すなわち、ＤＳＰ５から
入力したタイミングのずれが許容範囲を越えているサブ
フレームは、ＩＥＥＥ１３９４シリアルバスＢＵＳを介
して送信しない。これにより、受信側において、受信し
たデジタル・オーディオ信号に応じた音響を出力したと
きに高い音質を得ることができる。すなわち、受信側
で、受信したデータに基づいてリアルタイムに音響を出
力しているときに、データが遅れて受信されると、当該
データに応じた音響が遅れたタイミングで出力され、音
質が大きく劣化してしまう。そのため、本実施形態で、
受信側で遅れて受信されるデータを、送信側から送信し
ないようにすることで、受信側で出力される音響の品質
を高めている。また、送信前処理回路１０６は、必要に
応じて、アプリケーションＩ／Ｆ回路１０３から入力し
たデジタル・オーディオ信号Ｓ１０３を暗号化する。
ンＩ／Ｆ回路１０３から入力したデジタル・オーディオ
信号Ｓ１０３を、図３に示す分周回路２０４で生成され
た復調用クロック信号Ｓ２０４を基準として、ＩＥＥＥ
１３９４規格のアイソクロナス通信用としてクワドレッ
ト（４バイト）単位にデータ長を調整してＦＩＦＯ１１
０の送信用ＦＩＦＯ１１０ｂに書き込む。このとき、送
信前処理回路１０６は、図３に示すアプリケーションＩ
／Ｆ回路１０３の同期プリアンブル検出回路２０１から
入力した同期プリアンブル検出信号Ｓ２０１においてパ
ルスが発生していない図９に示すサブフレーム、すなわ
ちＤＳＰ５から入力したタイミングのずれが許容範囲を
越えているサブフレームについては、送信用ＦＩＦＯ１
１０ｂに書き込みを行わない。すなわち、ＤＳＰ５から
入力したタイミングのずれが許容範囲を越えているサブ
フレームは、ＩＥＥＥ１３９４シリアルバスＢＵＳを介
して送信しない。これにより、受信側において、受信し
たデジタル・オーディオ信号に応じた音響を出力したと
きに高い音質を得ることができる。すなわち、受信側
で、受信したデータに基づいてリアルタイムに音響を出
力しているときに、データが遅れて受信されると、当該
データに応じた音響が遅れたタイミングで出力され、音
質が大きく劣化してしまう。そのため、本実施形態で、
受信側で遅れて受信されるデータを、送信側から送信し
ないようにすることで、受信側で出力される音響の品質
を高めている。また、送信前処理回路１０６は、必要に
応じて、アプリケーションＩ／Ｆ回路１０３から入力し
たデジタル・オーディオ信号Ｓ１０３を暗号化する。
【００４５】送信後処理回路１０７は、送信用ＦＩＦＯ
１１０ｂから読み出したデジタル・オーディオ信号に対
して図７に示す１３９４ヘッダ、ヘッダＣＲＣ、ＣＩＰ
ヘッダ(Header)１，２およびデータＣＲＣを付加してア
イソクロナス通信用の送信パケットを生成し、当該送信
パケットをリンクコア１０１の送信回路に出力する。具
体的には、図７に示すように、送信後処理回路１０７に
おいて生成されたアイソクロナス通信用の送信パケット
は、３２バイトの１３９４ヘッダ、３２バイトのヘッダ
ＣＲＣ、３２バイトのＣＩＰヘッダ１、３２バイトのＣ
ＩＰヘッダ２、１８８バイトのデータおよび３２バイト
のデータＣＲＣからなる。
１１０ｂから読み出したデジタル・オーディオ信号に対
して図７に示す１３９４ヘッダ、ヘッダＣＲＣ、ＣＩＰ
ヘッダ(Header)１，２およびデータＣＲＣを付加してア
イソクロナス通信用の送信パケットを生成し、当該送信
パケットをリンクコア１０１の送信回路に出力する。具
体的には、図７に示すように、送信後処理回路１０７に
おいて生成されたアイソクロナス通信用の送信パケット
は、３２バイトの１３９４ヘッダ、３２バイトのヘッダ
ＣＲＣ、３２バイトのＣＩＰヘッダ１、３２バイトのＣ
ＩＰヘッダ２、１８８バイトのデータおよび３２バイト
のデータＣＲＣからなる。
【００４６】１３９４ヘッダは、データ長を表すdata-l
ength 、tag 、このパケット転送されるチャネルの番号
（０〜６３のいずれか）を示すchannel 、reserved、転
送速度を示すspeed および各アプリケーションで規定さ
れる同期コードsyからなる。また、ＣＩＰヘッダ１は、
送信ノード番号のためのＳＩＤ(Source node ID)、デー
タブロックの長さのためのＤＢＳ(Data Block Size) 、
パケット化におけるデータの分割数のためのＦＮ(Fract
ion Number) 、パディングデータのクワドレット数のた
めのＱＰＣ(Quadlet Padding Count) 、ソースパケット
ヘッダの有無を表すフラグのためのＳＰＨ、アイソクロ
ナスパケットの数を検出するカウンタのためのＤＢＣを
有する。また、ＣＩＰヘッダ２は、ＦＭＴ、信号フォー
マットに対応して利用されるＦＤＦ(Format Dependent
Field)およびタイムスタンプ情報のためのＳｙｎｃＴｉ
ｍｅを有する。
ength 、tag 、このパケット転送されるチャネルの番号
（０〜６３のいずれか）を示すchannel 、reserved、転
送速度を示すspeed および各アプリケーションで規定さ
れる同期コードsyからなる。また、ＣＩＰヘッダ１は、
送信ノード番号のためのＳＩＤ(Source node ID)、デー
タブロックの長さのためのＤＢＳ(Data Block Size) 、
パケット化におけるデータの分割数のためのＦＮ(Fract
ion Number) 、パディングデータのクワドレット数のた
めのＱＰＣ(Quadlet Padding Count) 、ソースパケット
ヘッダの有無を表すフラグのためのＳＰＨ、アイソクロ
ナスパケットの数を検出するカウンタのためのＤＢＣを
有する。また、ＣＩＰヘッダ２は、ＦＭＴ、信号フォー
マットに対応して利用されるＦＤＦ(Format Dependent
Field)およびタイムスタンプ情報のためのＳｙｎｃＴｉ
ｍｅを有する。
【００４７】受信前処理回路１０８は、リンクコア１０
１を介してＩＥＥＥ１３９４シリアルバスＢＵＳを伝送
されてきたアイソクロナス通信用の受信パケットを受け
て、当該受信パケットの１３９４ヘッダ、ＣＩＰヘッダ
１，２などの内容を解析し、デジタル・オーディオ信号
を復元してＦＩＦＯ１１０の受信用ＦＩＦＯ１１０ａに
格納する。
１を介してＩＥＥＥ１３９４シリアルバスＢＵＳを伝送
されてきたアイソクロナス通信用の受信パケットを受け
て、当該受信パケットの１３９４ヘッダ、ＣＩＰヘッダ
１，２などの内容を解析し、デジタル・オーディオ信号
を復元してＦＩＦＯ１１０の受信用ＦＩＦＯ１１０ａに
格納する。
【００４８】受信後処理回路１０９は、受信用ＦＩＦＯ
１１０ａから読み出したデジタル・オーディオ信号Ｓ１
０９をアプリケーションＩ／Ｆ回路１０３に出力し、こ
のとき、デジタル・オーディオ信号が暗号化されている
場合には、デジタル・オーディオ信号を解読する。
１１０ａから読み出したデジタル・オーディオ信号Ｓ１
０９をアプリケーションＩ／Ｆ回路１０３に出力し、こ
のとき、デジタル・オーディオ信号が暗号化されている
場合には、デジタル・オーディオ信号を解読する。
【００４９】ＦＩＦＯ１１０は、９６０×３２ビットの
受信用ＦＩＦＯ１１０ａと、９６０×３２ビットの送信
用ＦＩＦＯ１１０ｂとからなる。
受信用ＦＩＦＯ１１０ａと、９６０×３２ビットの送信
用ＦＩＦＯ１１０ｂとからなる。
【００５０】〔アシンクロナス回路〕ホストインタフェ
ース回路１０２は、ホストコンピュータ６と、送信用Ｆ
ＩＦＯ１０４ａおよび受信用ＦＩＦＯ１０４ｂとの間で
のアシンクロナス通信用パケットの書き込み、読み出し
等の調停、並びに、ホストコンピュータ６からＣＦＲ１
１１への各種データの送受信の調停を行う。
ース回路１０２は、ホストコンピュータ６と、送信用Ｆ
ＩＦＯ１０４ａおよび受信用ＦＩＦＯ１０４ｂとの間で
のアシンクロナス通信用パケットの書き込み、読み出し
等の調停、並びに、ホストコンピュータ６からＣＦＲ１
１１への各種データの送受信の調停を行う。
【００５１】送信用ＦＩＦＯ１０４ａには、ＩＥＥＥ１
３９４シリアルバスＢＵＳに伝送させるアシンクロナス
通信用の送信パケットが格納され、受信用ＦＩＦＯ１０
４ｂにはＩＥＥＥ１３９４シリアルインタフェースバス
ＢＵＳを伝送されてきたアシンクロナス通信用の受信パ
ケットが格納される。
３９４シリアルバスＢＵＳに伝送させるアシンクロナス
通信用の送信パケットが格納され、受信用ＦＩＦＯ１０
４ｂにはＩＥＥＥ１３９４シリアルインタフェースバス
ＢＵＳを伝送されてきたアシンクロナス通信用の受信パ
ケットが格納される。
【００５２】リゾルバ１０５は、バスリセット時にＩＥ
ＥＥ１３９４シリアルインタフェースバスＢＳＵを伝送
されてきたセルフＩＤパケットの内容を解析し、ＣＦＲ
１１１に格納する。
ＥＥ１３９４シリアルインタフェースバスＢＳＵを伝送
されてきたセルフＩＤパケットの内容を解析し、ＣＦＲ
１１１に格納する。
【００５３】ホストコンピュータ６ ホストコンピュータ６は、ＤＳＰ５によるＣＤプレーヤ
２の駆動を制御する。また、ホストコンピュータ６は、
必要に応じて、リンク・レイヤ回路９のホストインタフ
ェース回路１０２からアシンクロナス通信用の受信パケ
ットを入力して所定の処理を行うと共に、ホストインタ
フェース回路１０２にアシンクロナス用の送信パケット
を出力する。
２の駆動を制御する。また、ホストコンピュータ６は、
必要に応じて、リンク・レイヤ回路９のホストインタフ
ェース回路１０２からアシンクロナス通信用の受信パケ
ットを入力して所定の処理を行うと共に、ホストインタ
フェース回路１０２にアシンクロナス用の送信パケット
を出力する。
【００５４】フィジカル・レイヤ回路１１ フィジカル・レイヤ回路１１は、ＩＥＥＥ１３９４シリ
アルバスＢＵＳを介してフィジカル・レイヤ回路１０と
接続され、前述したフィジカル・レイヤ回路１０と同じ
構成および機能を有する。
アルバスＢＵＳを介してフィジカル・レイヤ回路１０と
接続され、前述したフィジカル・レイヤ回路１０と同じ
構成および機能を有する。
【００５５】リンク・レイヤ回路１２ リンク・レイヤ回路１２は、図８に示すように、アプリ
ケーションＩ／Ｆ回路１０３に接続されるアプリケーシ
ョンを除いて、前述した図２に示すリンク・レイヤ回路
９と同じ構成をしている。すなわち、リンク・レイヤ回
路１２では、アプリケーションＩ／Ｆ回路１０３に、ア
プリケーションとしてスピーカ２０が接続されており、
ＣＤプレーヤ２が出力したデジタル・オーディオ信号を
ＩＥＥＥ１３９４シリアルバスＢＵＳを介して受信し、
当該受信したデジタル・オーディオ信号を例えば受信前
処理回路１０８、ＦＩＦＯ１１０、受信後処理回路１０
９およびアプリケーションＩ／Ｆ回路１０３を介してデ
ジタル・オーディオ信号ＤＡ2 としてＤ／Ａコンバータ
２３に出力し、スピーカ部２４から音響を出力させる。
ケーションＩ／Ｆ回路１０３に接続されるアプリケーシ
ョンを除いて、前述した図２に示すリンク・レイヤ回路
９と同じ構成をしている。すなわち、リンク・レイヤ回
路１２では、アプリケーションＩ／Ｆ回路１０３に、ア
プリケーションとしてスピーカ２０が接続されており、
ＣＤプレーヤ２が出力したデジタル・オーディオ信号を
ＩＥＥＥ１３９４シリアルバスＢＵＳを介して受信し、
当該受信したデジタル・オーディオ信号を例えば受信前
処理回路１０８、ＦＩＦＯ１１０、受信後処理回路１０
９およびアプリケーションＩ／Ｆ回路１０３を介してデ
ジタル・オーディオ信号ＤＡ2 としてＤ／Ａコンバータ
２３に出力し、スピーカ部２４から音響を出力させる。
【００５６】スピーカ２０ スピーカ２０は、Ｄ／Ａコンバータ２３およびスピーカ
部２４を有する。Ｄ／Ａコンバータ２３は、例えば、Ｐ
ＷＭ変調方式により、デジタル信号をアナログ信号に変
換するいわゆる１ビットＤ／Ａコンバータであり、リン
ク・レイヤ回路１２から入力したデジタル・オーディオ
信号ＤＡ2 をアナログ・オーディオ信号ＡＡに変換し、
アナログ・オーディオ信号ＡＡをスピーカ部２４に出力
する。スピーカ部２４は、アナログ・オーディオ信号Ａ
Ａに応じた音響を出力する。
部２４を有する。Ｄ／Ａコンバータ２３は、例えば、Ｐ
ＷＭ変調方式により、デジタル信号をアナログ信号に変
換するいわゆる１ビットＤ／Ａコンバータであり、リン
ク・レイヤ回路１２から入力したデジタル・オーディオ
信号ＤＡ2 をアナログ・オーディオ信号ＡＡに変換し、
アナログ・オーディオ信号ＡＡをスピーカ部２４に出力
する。スピーカ部２４は、アナログ・オーディオ信号Ａ
Ａに応じた音響を出力する。
【００５７】原発信回路３１ 原発信回路３１は、前述した原発信回路３０と同様に、
ＩＥＥＥ１３９４シリアルバスＢＵＳを介したデータ伝
送において規定されている、例えば４９．１５２ＭＨｚ
の基準クロック信号Ｓ３１をリンク・レイヤ回路１２お
よびフィジカル・レイヤ回路１１に出力する。
ＩＥＥＥ１３９４シリアルバスＢＵＳを介したデータ伝
送において規定されている、例えば４９．１５２ＭＨｚ
の基準クロック信号Ｓ３１をリンク・レイヤ回路１２お
よびフィジカル・レイヤ回路１１に出力する。
【００５８】以下、図１に示すオーディオシステム１の
動作形態について説明する。先ず、図示しない操作手段
をユーザが操作することで再生開始指示が行われると、
ホストコンピュータ６からＤＳＰ５に制御信号Ｓ６が出
力され、ＤＳＰ５においてＣＤ７の再生動作が開始し、
ＣＤ７から再生されたデジタル・オーディオ信号につい
て、図９に示す各サブフレーム内の同期プリアンブルを
除く２８ビットのデータがバイフェーズ変調され、同期
プリアンブルと当該バイフェーズ変調されたデータとを
含むデジタル・オーディオ信号ＤＡ1 がリンク・レイヤ
回路９に出力される
動作形態について説明する。先ず、図示しない操作手段
をユーザが操作することで再生開始指示が行われると、
ホストコンピュータ６からＤＳＰ５に制御信号Ｓ６が出
力され、ＤＳＰ５においてＣＤ７の再生動作が開始し、
ＣＤ７から再生されたデジタル・オーディオ信号につい
て、図９に示す各サブフレーム内の同期プリアンブルを
除く２８ビットのデータがバイフェーズ変調され、同期
プリアンブルと当該バイフェーズ変調されたデータとを
含むデジタル・オーディオ信号ＤＡ1 がリンク・レイヤ
回路９に出力される
【００５９】そして、当該デジタル・オーディオ信号Ｄ
Ａ1 が、図３に示すアプリケーションＩ／Ｆ回路１０３
のエッジ検出回路２００およびバイフェーズ復調回路２
０５に入力される。
Ａ1 が、図３に示すアプリケーションＩ／Ｆ回路１０３
のエッジ検出回路２００およびバイフェーズ復調回路２
０５に入力される。
【００６０】そして、エッジ検出回路２００において、
例えば図４（Ａ）に示すデジタル・オーディオ信号ＤＡ
1 のエッジが検出されて図４（Ｂ）に示すエッジ検出信
号Ｓ２００が同期プリアンブル検出回路２０１に出力さ
れる。
例えば図４（Ａ）に示すデジタル・オーディオ信号ＤＡ
1 のエッジが検出されて図４（Ｂ）に示すエッジ検出信
号Ｓ２００が同期プリアンブル検出回路２０１に出力さ
れる。
【００６１】次に、同期プリアンブル検出回路２０１に
おいて、ウィンドウ生成回路２０２からのウィンドウ信
号Ｓ２０２に基づいて、前述した図５に示す同期プリア
ンブルの検出処理が行われ、同期プリアンブルを検出し
たタイミングでパルスを発生する同期プリアンブル検出
信号Ｓ２０１がウィンドウ生成回路２０２および送信前
処理回路１０６に出力される。
おいて、ウィンドウ生成回路２０２からのウィンドウ信
号Ｓ２０２に基づいて、前述した図５に示す同期プリア
ンブルの検出処理が行われ、同期プリアンブルを検出し
たタイミングでパルスを発生する同期プリアンブル検出
信号Ｓ２０１がウィンドウ生成回路２０２および送信前
処理回路１０６に出力される。
【００６２】また、サンプリング周波数特定回路２０３
において、同期プリアンブル検出回路２０１からのエッ
ジ信号Ｓ２００のエッジ幅が検出され、当該検出された
エッジ幅に基づいてデジタル・オーディオ信号ＤＡ1 の
サンプリング周波数ｆｓが特定され、当該特定されたサ
ンプリング周波数ｆｓを示すサンプリング周波数指示信
号Ｓ２０３がウィンドウ生成回路２０２および分周回路
２０４に出力される。
において、同期プリアンブル検出回路２０１からのエッ
ジ信号Ｓ２００のエッジ幅が検出され、当該検出された
エッジ幅に基づいてデジタル・オーディオ信号ＤＡ1 の
サンプリング周波数ｆｓが特定され、当該特定されたサ
ンプリング周波数ｆｓを示すサンプリング周波数指示信
号Ｓ２０３がウィンドウ生成回路２０２および分周回路
２０４に出力される。
【００６３】次に、分周回路２０４において、サンプリ
ング周波数指示信号Ｓ２０３が示すサンプリング周波数
ｆｓに基づいて分周比が選択され、当該選択された分周
比を用いて、原発信回路３０から入力した周波数４９．
１５２ＭＨｚの基準クロック信号Ｓ３０が分周され、周
波数１２８ｆｓの復調用クロック信号Ｓ２０４が生成さ
れる。そして、当該復調用クロック信号Ｓ２０４が、分
周回路２０４からバイフェーズ復調回路２０５および後
段の送信前処理回路１０６に出力される。
ング周波数指示信号Ｓ２０３が示すサンプリング周波数
ｆｓに基づいて分周比が選択され、当該選択された分周
比を用いて、原発信回路３０から入力した周波数４９．
１５２ＭＨｚの基準クロック信号Ｓ３０が分周され、周
波数１２８ｆｓの復調用クロック信号Ｓ２０４が生成さ
れる。そして、当該復調用クロック信号Ｓ２０４が、分
周回路２０４からバイフェーズ復調回路２０５および後
段の送信前処理回路１０６に出力される。
【００６４】次に、バイフェーズ復調回路２０５におい
て、分周回路２０４から入力した周波数１２８ｆｓの復
調用クロック信号Ｓ２０４に基づいて、ＤＳＰ５から入
力したデジタル・オーディオ信号ＤＡ1 について、図９
に示す各サブフームのうち同期プリアンブルを除く２８
ビットのデータのバイフェーズ復調が行われ、復調され
たデジタル・オーディオ信号Ｓ１０３が後段の送信前処
理回路１０６に出力される。
て、分周回路２０４から入力した周波数１２８ｆｓの復
調用クロック信号Ｓ２０４に基づいて、ＤＳＰ５から入
力したデジタル・オーディオ信号ＤＡ1 について、図９
に示す各サブフームのうち同期プリアンブルを除く２８
ビットのデータのバイフェーズ復調が行われ、復調され
たデジタル・オーディオ信号Ｓ１０３が後段の送信前処
理回路１０６に出力される。
【００６５】そして、送信前処理回路１０６において、
デジタル・オーディオ信号Ｓ１０３がアイソクロナス通
信用としてクワドレット（４バイト）単位にデータ長が
調整された後に、ＦＩＦＯ１１０の送信用ＦＩＦＯｂに
書き込まれる。このとき、送信前処理回路１０６は、図
３に示すアプリケーションＩ／Ｆ回路１０３の同期プリ
アンブル検出回路２０１から入力した同期プリアンブル
検出信号Ｓ２０１において対応するパルスが発生してい
ない図９に示すサブフレーム、すなわちＤＳＰ５から入
力したタイミングのずれが許容範囲を越えているサブフ
レームについては、送信用ＦＩＦＯ１１０ｂに書き込み
を行わない。
デジタル・オーディオ信号Ｓ１０３がアイソクロナス通
信用としてクワドレット（４バイト）単位にデータ長が
調整された後に、ＦＩＦＯ１１０の送信用ＦＩＦＯｂに
書き込まれる。このとき、送信前処理回路１０６は、図
３に示すアプリケーションＩ／Ｆ回路１０３の同期プリ
アンブル検出回路２０１から入力した同期プリアンブル
検出信号Ｓ２０１において対応するパルスが発生してい
ない図９に示すサブフレーム、すなわちＤＳＰ５から入
力したタイミングのずれが許容範囲を越えているサブフ
レームについては、送信用ＦＩＦＯ１１０ｂに書き込み
を行わない。
【００６６】次に、送信用ＦＩＦＯ１１０ｂに格納され
たデジタル・オーディオ信号が、送信後処理回路１０７
に読み出され、これに図７に示す１３９４ヘッダ、ＣＩ
Ｐヘッダ(Header)１，２が付加されてアイソクロナス用
の送信パケットが生成され、当該パケットがリンクコア
１０１に出力される。
たデジタル・オーディオ信号が、送信後処理回路１０７
に読み出され、これに図７に示す１３９４ヘッダ、ＣＩ
Ｐヘッダ(Header)１，２が付加されてアイソクロナス用
の送信パケットが生成され、当該パケットがリンクコア
１０１に出力される。
【００６７】次に、送信後処理回路１０７からリンクコ
ア１０１に出力された送信パケットが、１２５μｓ毎
に、フィジカル・レイヤ回路１１に出力され、フィジカ
ル・レイヤ回路１０においてエンコードなどされた後、
ＩＥＥＥ１３９４シリアルバスＢＵＳを介してフィジカ
ル・レイヤ回路１１に出力される。
ア１０１に出力された送信パケットが、１２５μｓ毎
に、フィジカル・レイヤ回路１１に出力され、フィジカ
ル・レイヤ回路１０においてエンコードなどされた後、
ＩＥＥＥ１３９４シリアルバスＢＵＳを介してフィジカ
ル・レイヤ回路１１に出力される。
【００６８】次に、フィジカル・レイヤ回路１１におい
て、受信パケットがデコードされ、当該デコードされた
受信パケットが、図８に示すリンク・レイヤ回路１２の
リンクコア１０１を介して受信前処理回路１０８に出力
され、受信前処理回路１０８において、当該受信パケッ
トに含まれる１３９４ヘッダ、ＣＩＰヘッダ１，２等の
内容が解析され、デジタル・オーディオ信号が復元され
てＦＩＦＯ１１０の受信用ＦＩＦＯ１１０ａに書き込ま
れる。
て、受信パケットがデコードされ、当該デコードされた
受信パケットが、図８に示すリンク・レイヤ回路１２の
リンクコア１０１を介して受信前処理回路１０８に出力
され、受信前処理回路１０８において、当該受信パケッ
トに含まれる１３９４ヘッダ、ＣＩＰヘッダ１，２等の
内容が解析され、デジタル・オーディオ信号が復元され
てＦＩＦＯ１１０の受信用ＦＩＦＯ１１０ａに書き込ま
れる。
【００６９】そして、受信後処理回路１０９において、
受信用ＦＩＦＯ１１０ａから読み出されたデジタル・オ
ーディオ信号が暗号化されている場合には、その解読が
行われ、当該解読されたデジタル・オーディオ信号ＤＡ
2 がアプリケーションＩ／Ｆ回路１０３に出力される。
受信用ＦＩＦＯ１１０ａから読み出されたデジタル・オ
ーディオ信号が暗号化されている場合には、その解読が
行われ、当該解読されたデジタル・オーディオ信号ＤＡ
2 がアプリケーションＩ／Ｆ回路１０３に出力される。
【００７０】次に、デジタル・オーディオ信号ＤＡ
2 が、アプリケーションＩ／Ｆ回路１０３を介して、図
１に示すＤ／Ａコンバータ２３に出力され、Ｄ／Ａコン
バータ２３において、アナログ・オーディオデータＡＡ
に変換され、スピーカ部２４に出力される。そして、ス
ピーカ部２４からアナログ・オーディオデータＡＡに応
じた音響が出力される。
2 が、アプリケーションＩ／Ｆ回路１０３を介して、図
１に示すＤ／Ａコンバータ２３に出力され、Ｄ／Ａコン
バータ２３において、アナログ・オーディオデータＡＡ
に変換され、スピーカ部２４に出力される。そして、ス
ピーカ部２４からアナログ・オーディオデータＡＡに応
じた音響が出力される。
【００７１】以上説明したように、オーディオシステム
１では、図３に示すアプリケーションＩ／Ｆ回路１０３
において、デジタル・オーディオ信号ＤＡ1 のエッジ幅
から特定したサンプリング周波数ｆｓに基づいて分周比
を選択し、当該選択した分周比を用いて、原発信回路３
０からの基準クロック信号Ｓ３０を分周して、バイフェ
ーズ復調に用いられ復調用クロック信号Ｓ２０４を生成
する。そのため、オーディオシステム１によれば、ＩＥ
ＥＥ１３９４シリアルバスＢＵＳを介したデータ伝送に
おいて規定されている４９．１５２ＭＨｚの基準クロッ
ク信号Ｓ３０を生成する単数の原発信回路３０を用い
て、４８ｋＨｚ、４４．１ｋＨｚおよび３２ｋＨｚの３
種類のサンプリング周波数ｆｓに基づいたデジタル・オ
ーディオ信号ＤＡ1 の復調を行うことができ、前述した
従来のシステムに比べて、小規模化および低価格化が図
れる。
１では、図３に示すアプリケーションＩ／Ｆ回路１０３
において、デジタル・オーディオ信号ＤＡ1 のエッジ幅
から特定したサンプリング周波数ｆｓに基づいて分周比
を選択し、当該選択した分周比を用いて、原発信回路３
０からの基準クロック信号Ｓ３０を分周して、バイフェ
ーズ復調に用いられ復調用クロック信号Ｓ２０４を生成
する。そのため、オーディオシステム１によれば、ＩＥ
ＥＥ１３９４シリアルバスＢＵＳを介したデータ伝送に
おいて規定されている４９．１５２ＭＨｚの基準クロッ
ク信号Ｓ３０を生成する単数の原発信回路３０を用い
て、４８ｋＨｚ、４４．１ｋＨｚおよび３２ｋＨｚの３
種類のサンプリング周波数ｆｓに基づいたデジタル・オ
ーディオ信号ＤＡ1 の復調を行うことができ、前述した
従来のシステムに比べて、小規模化および低価格化が図
れる。
【００７２】また、オーディオシステム１では、ウィン
ドウ生成回路２０２においてタイマを用いて同期プリア
ンブルを検出すべき所定期間内にウィンドウを生成し、
当該ウィンドウ内に同期プリアンブル検出回路２０１が
同期プリアンブルを検出した場合にのみ、当該同期プリ
アンブルに対応するサブフレームをＩＥＥＥ１３９４シ
リアルバスＢＵＳを介して送信する。すなわち、ＤＳＰ
５からサブフレームを入力するタイミングのずれが許容
範囲を越えた場合には、当該サブフレームはＩＥＥＥ１
３９４シリアルバスＢＵＳを介して送信しない。そのた
め、オーディオシステム１によれば、スピーカ２０にお
いて、ＩＥＥＥ１３９４シリアルバスＢＵＳを介して受
信したデジタル・オーディオ信号に応じた高品質な音響
をリアルタイムに出力できる。
ドウ生成回路２０２においてタイマを用いて同期プリア
ンブルを検出すべき所定期間内にウィンドウを生成し、
当該ウィンドウ内に同期プリアンブル検出回路２０１が
同期プリアンブルを検出した場合にのみ、当該同期プリ
アンブルに対応するサブフレームをＩＥＥＥ１３９４シ
リアルバスＢＵＳを介して送信する。すなわち、ＤＳＰ
５からサブフレームを入力するタイミングのずれが許容
範囲を越えた場合には、当該サブフレームはＩＥＥＥ１
３９４シリアルバスＢＵＳを介して送信しない。そのた
め、オーディオシステム１によれば、スピーカ２０にお
いて、ＩＥＥＥ１３９４シリアルバスＢＵＳを介して受
信したデジタル・オーディオ信号に応じた高品質な音響
をリアルタイムに出力できる。
【００７３】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、図３に示すアプリ
ケーションＩ／Ｆ回路１０３において、ウィンドウ生成
回路２０２を設けた場合を例示したが、ウィンドウ生成
回路２０２は必ずしも設けていなくても良い。この場合
には、デジタル・オーディオ信号のサブフレームは、Ｄ
ＳＰ５からアプリケーションＩ／Ｆ回路１０３に入力す
るタイミングが大きくずれた場合でも、無条件にＩＥＥ
Ｅ１３９４シリアルバスＢＵＳを介して送信される。
い。例えば、上述した実施形態では、図３に示すアプリ
ケーションＩ／Ｆ回路１０３において、ウィンドウ生成
回路２０２を設けた場合を例示したが、ウィンドウ生成
回路２０２は必ずしも設けていなくても良い。この場合
には、デジタル・オーディオ信号のサブフレームは、Ｄ
ＳＰ５からアプリケーションＩ／Ｆ回路１０３に入力す
るタイミングが大きくずれた場合でも、無条件にＩＥＥ
Ｅ１３９４シリアルバスＢＵＳを介して送信される。
【００７４】また、上述した実施形態では、基準クロッ
ク信号Ｓ３０として復調用クロック信号Ｓ２０４より周
波数の高いものを用い、当該基準クロック信号Ｓ３０を
分周して復調用クロック信号Ｓ２０４を生成した場合を
例示したが、本発明は、例えば、基準クロック信号とし
て復調用クロック信号より周波数が低いものを用い、当
該基準クロック信号を逓倍して復調用クロック信号を生
成してもよい。
ク信号Ｓ３０として復調用クロック信号Ｓ２０４より周
波数の高いものを用い、当該基準クロック信号Ｓ３０を
分周して復調用クロック信号Ｓ２０４を生成した場合を
例示したが、本発明は、例えば、基準クロック信号とし
て復調用クロック信号より周波数が低いものを用い、当
該基準クロック信号を逓倍して復調用クロック信号を生
成してもよい。
【００７５】また、本発明は、アプリケーションＩ／Ｆ
回路１０３がＤＳＰ５から入力するデジタル・オーディ
オ信号ＤＡ1 が倍速である場合にも、図３に示す構成に
よって、分周回路２０４において、サンプリング周波数
検出回路２０３で検出したエッジ幅に応じた分周比で基
準クロック信号Ｓ３０を分周して復調用クロック信号Ｓ
２０４を生成することで対応できる。
回路１０３がＤＳＰ５から入力するデジタル・オーディ
オ信号ＤＡ1 が倍速である場合にも、図３に示す構成に
よって、分周回路２０４において、サンプリング周波数
検出回路２０３で検出したエッジ幅に応じた分周比で基
準クロック信号Ｓ３０を分周して復調用クロック信号Ｓ
２０４を生成することで対応できる。
【００７６】また、上述した実施形態として、アプリケ
ーションから入力されるデジタル・オーディオ信号のサ
ンプリング周波数ｆｓとしては、４８ｋＨｚ、４４．１
ｋＨｚおよび３２ｋＨｚを例示したが、これらの値およ
び数は任意である。
ーションから入力されるデジタル・オーディオ信号のサ
ンプリング周波数ｆｓとしては、４８ｋＨｚ、４４．１
ｋＨｚおよび３２ｋＨｚを例示したが、これらの値およ
び数は任意である。
【００７７】また、上述した実施形態では、リンク・レ
イヤ回路９およびリンク・レイヤ回路１２に、それぞれ
アプリケーションとしてＣＤプレーヤ２およびスピーカ
２０を接続した場合を例示したが、これらに接続される
アプリケーションの種類および数は任意である。
イヤ回路９およびリンク・レイヤ回路１２に、それぞれ
アプリケーションとしてＣＤプレーヤ２およびスピーカ
２０を接続した場合を例示したが、これらに接続される
アプリケーションの種類および数は任意である。
【００７８】また、上述した実施形態では、アプリケー
ションとして、デジタル・オーディオ信号を再生するも
のを例示したが、本発明は、複数の異なる変調用クロッ
ク信号に基づいて変調された信号の復調を行うことが必
要なものであれば、アプリケーションで再生したビデオ
信号などを復調する場合にも適用できる。
ションとして、デジタル・オーディオ信号を再生するも
のを例示したが、本発明は、複数の異なる変調用クロッ
ク信号に基づいて変調された信号の復調を行うことが必
要なものであれば、アプリケーションで再生したビデオ
信号などを復調する場合にも適用できる。
【００７９】
【発明の効果】以上説明したように、本発明の復調装置
によれば、小規模かつ低価格な構成で、相互に異なる周
波数を持つクロック信号で変調された複数の変調信号を
復調できる。また、本発明の信号処理装置によれば、小
規模かつ低価格な構成で、アプリケーションから入力し
た相互に異なる周波数を持つクロック信号で変調された
複数の送信信号を復調し、当該復調した送信信号を信号
伝送路を介して送信できる。また、本発明の信号処理装
置によれば、送信決定回路を設けることで、送信信号の
受信側において、タイミングずれが小さい高品質な送信
信号を受信することが可能になる。
によれば、小規模かつ低価格な構成で、相互に異なる周
波数を持つクロック信号で変調された複数の変調信号を
復調できる。また、本発明の信号処理装置によれば、小
規模かつ低価格な構成で、アプリケーションから入力し
た相互に異なる周波数を持つクロック信号で変調された
複数の送信信号を復調し、当該復調した送信信号を信号
伝送路を介して送信できる。また、本発明の信号処理装
置によれば、送信決定回路を設けることで、送信信号の
受信側において、タイミングずれが小さい高品質な送信
信号を受信することが可能になる。
【図１】図１は、ＩＥＥＥ１３９４シリアルインタフェ
ースに適用される本発明に係るオーディオシステムの一
実施形態を示すブロック構成図である。
ースに適用される本発明に係るオーディオシステムの一
実施形態を示すブロック構成図である。
【図２】図２は、送信側のリンク・レイヤ回路の内部構
成図である。
成図である。
【図３】図３は、図２に示すアプリケーションＩ／Ｆ回
路の復調に係わる構成要素の構成図である。
路の復調に係わる構成要素の構成図である。
【図４】図４は、図３に示す各構成要素のおける処理を
説明するための各信号のタイミングチャートである。
説明するための各信号のタイミングチャートである。
【図５】図５は、図３に示す同期プリアンブル検出回路
２０１の処理を示すフローチャートである。
２０１の処理を示すフローチャートである。
【図６】図６は、図３に示すウィンドウ生成回路２０２
の処理を示すフローチャートである。
の処理を示すフローチャートである。
【図７】図７は、ＩＥＥＥ１３９４シリアルバスを介し
て伝送するパケットのフォーマットを説明するための図
である。
て伝送するパケットのフォーマットを説明するための図
である。
【図８】図８は、受信側のリンク・レイヤ回路とアプリ
ケーションとの接続形態を説明するための図である。
ケーションとの接続形態を説明するための図である。
【図９】図９は、ＩＥＣ９５８を介して伝送されるデジ
タル・オーディオ信号を説明するための図である。
タル・オーディオ信号を説明するための図である。
【図１０】図１０は、バイフェーズ変調を説明するため
の図である。
の図である。
１…オーディオシステム、２…ＣＤプレーヤ、５…ＤＳ
Ｐ、６…ホストコンピュータ、７…ＣＤ、９，１２…リ
ンク・レイヤ回路、１０，１１…フィジカル・レイヤ回
路、２０…スピーカ、２３…Ｄ／Ａコンバータ、２４…
スピーカ部、１０１…リンクコア、１０２…ホストイン
タフェース回路、１０３…アプリケーションＩ／Ｆ回
路、１０４…アシンクロナス通信用ＦＩＦＯ、１０５…
リゾルバ、１０６…アイソクロナス通信用送信前処理回
路、１０７…アイソクロナス通信用送信後処理回路、１
０８…アイソクロナス通信用受信前処理回路、１０９…
アイソクロナス通信用受信後処理回路、１１１…ＣＦ
Ｒ、２００…エッジ検出回路、２０１…同期プリアンブ
ル検出回路、２０２…ウィンドウ生成回路、２０３…サ
ンプリング周波数特定回路、２０４…分周回路、２０５
…バイフェーズ復調回路
Ｐ、６…ホストコンピュータ、７…ＣＤ、９，１２…リ
ンク・レイヤ回路、１０，１１…フィジカル・レイヤ回
路、２０…スピーカ、２３…Ｄ／Ａコンバータ、２４…
スピーカ部、１０１…リンクコア、１０２…ホストイン
タフェース回路、１０３…アプリケーションＩ／Ｆ回
路、１０４…アシンクロナス通信用ＦＩＦＯ、１０５…
リゾルバ、１０６…アイソクロナス通信用送信前処理回
路、１０７…アイソクロナス通信用送信後処理回路、１
０８…アイソクロナス通信用受信前処理回路、１０９…
アイソクロナス通信用受信後処理回路、１１１…ＣＦ
Ｒ、２００…エッジ検出回路、２０１…同期プリアンブ
ル検出回路、２０２…ウィンドウ生成回路、２０３…サ
ンプリング周波数特定回路、２０４…分周回路、２０５
…バイフェーズ復調回路
Claims (12)
- 【請求項１】相互に異なる周波数の変調用クロック信号
に基づいて変調された複数の変調信号を復調可能な復調
装置において、 基準クロック信号を生成する基準クロック信号生成回路
と、 前記変調信号のエッジ間隔から前記変調用クロック信号
の周波数を特定する周波数特定回路と、 前記特定した周波数に基づいて、前記基準クロック信号
から、前記変調用クロック信号と同じ周波数の復調用ク
ロック信号を生成する復調用クロック信号生成回路と、 前記生成した復調用クロック信号に基づいて、前記変調
信号を復調する復調回路とを有する復調装置。 - 【請求項２】前記変調用クロック信号は、前記変調信号
の変調前の信号を生成する際のサンプリング周波数に応
じた周波数を持つ請求項１に記載の復調装置。 - 【請求項３】前記変調は、バイフェーズ変調であり、 前記サンプリング周波数をｆｓとし、１回のサンプリン
グによってｎビットのデータが得られる場合に、 前記復調用クロック信号の周波数は２×ｎ×ｆｓである
請求項１に記載の復調装置。 - 【請求項４】前記復調用クロック信号生成回路は、前記
特定した周波数に基づいて、前記基準クロック信号を分
周あるいは逓倍して前記復調用クロック信号を生成する
請求項１に記載の復調装置。 - 【請求項５】相互に異なる周波数の変調用クロック信号
に基づいて変調された複数の送信信号をアプリケーショ
ンから入力して復調可能で、当該復調した送信信号を信
号伝送路を介して送信する信号処理装置において、 基準クロック信号を生成する基準クロック信号生成回路
と、 前記アプリケーションから入力した前記送信信号のエッ
ジ間隔から前記変調用クロック信号の周波数を特定する
周波数特定回路と、 前記特定した周波数に基づいて、前記基準クロック信号
から、前記変調用クロック信号と同じ周波数の復調用ク
ロック信号を生成する復調用クロック信号生成回路と、 前記生成した復調用クロック信号に基づいて、前記アプ
リケーションから入力した前記送信信号を復調する復調
回路と、 前記復調された送信信号を前記信号伝送路を介して送信
する送信回路とを有する信号処理装置。 - 【請求項６】前記送信信号は、タイミング判別用信号と
本信号とを各々含む複数のブロック信号からなり、 前記送信回路は、所定の時間間隔で、単数または複数の
前記ブロック信号を含むパケットを前記信号伝送路を介
して送信し、 前記アプリケーションから入力した前記ブロック信号に
含まれる前記タイミング判別信号を検出し、当該検出し
たタイミングが、前記送信回路が前記パケットを送信す
るタイミングに応じて決定される、前記アプリケーショ
ンから前記ブロック信号を入力するタイミングのずれの
許容範囲内にあるか否かを判断し、当該判断結果に基づ
いて、前記アプリケーションから入力した前記ブロック
信号を前記信号伝送路を介して送信するか否かを決定す
る送信決定回路をさらに有する請求項５に記載の信号処
理装置。 - 【請求項７】前記変調用クロック信号は、前記送信信号
の変調前の信号を生成する際のサンプリング周波数に応
じた周波数を持つ請求項５に記載の信号処理装置。 - 【請求項８】前記変調は、バイフェーズ変調であり、 前記サンプリング周波数をｆｓとし、１回のサンプリン
グによってｎビットのデータが得られる場合に、 前記復調用クロック信号の周波数は２×ｎ×ｆｓである
請求項５に記載の信号処理装置。 - 【請求項９】前記復調用クロック信号生成回路は、前記
特定した周波数に基づいて、前記基準クロック信号を分
周あるいは逓倍して前記復調用クロック信号を生成する
請求項５に記載の信号処理装置。 - 【請求項１０】前記送信回路は、前記復調された送信信
号を含むパケットを、前記基準クロック信号に基づいて
所定の時間間隔で、前記信号伝送路を介して送信する請
求項５に記載の信号処理装置。 - 【請求項１１】前記信号伝送路は、シリアルバスである
請求項５に記載の信号処理装置。 - 【請求項１２】前記送信信号は、デジタル・オーディオ
信号である請求項５に記載の信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10324059A JP2000149461A (ja) | 1998-11-13 | 1998-11-13 | 復調装置および信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10324059A JP2000149461A (ja) | 1998-11-13 | 1998-11-13 | 復調装置および信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000149461A true JP2000149461A (ja) | 2000-05-30 |
Family
ID=18161705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10324059A Pending JP2000149461A (ja) | 1998-11-13 | 1998-11-13 | 復調装置および信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000149461A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7581017B2 (en) | 2001-11-22 | 2009-08-25 | Panasonic Corporation | Data transmission system, data transmission apparatus, data reception apparatus, and data transmission method |
-
1998
- 1998-11-13 JP JP10324059A patent/JP2000149461A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7581017B2 (en) | 2001-11-22 | 2009-08-25 | Panasonic Corporation | Data transmission system, data transmission apparatus, data reception apparatus, and data transmission method |
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