JP2000148479A - プロセッサにおいて命令をバッファリングする方法およびシステム - Google Patents

Abstract

(57)【要約】 【課題】 小形の限定命令バッファを用いて必要なシリ
コン領域を小さくし、装置を小形化する。 【解決手段】 デコード段２８を備えたパイプライン２
０を有するプロセッサ１２において命令をバッファリン
グする方法は、デコード段２８の機能停止を検出するス
テップと、デコード段２８の機能停止の検出に応答し
て、デコード段２８が機能停止状態でなくなるまでメモ
リ１６内の命令の前のフェッチを再実施するステップ
と、デコード段２８が機能停止状態でなくなった後に命
令バッファ内に前記フェッチされた命令を書き込むステ
ップとを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的には、プロ
セッサに関し、特に、プロセッサにおいて命令をバッフ
ァリングする方法およびシステムに関する。

【０００２】

【従来の技術】多くの最新のプロセッサは、効率を高め
るためにプロセッサ内にパイプラインを用いている。パ
イプラインの使用により、タスクはいくつかの順次サブ
タスクに細分される。順次サブタスクへのタスクの細分
は、任意の与えられた時刻におけるいくつかのプログラ
ム命令のフェッチング，デコーディングおよび実行を可
能にする。したがって、任意の特定の時刻において、い
くつかの命令がパイプラインのさまざまな段において処
理されうる。多くのそのようなプロセッサは、デコード
段を有するパイプラインを含む。パイプラインのデコー
ド段においては、プログラムメモリから得られた命令
は、その命令が実行されうるようにデコードされる。命
令がデコードされた後には、その命令をプロセッサ内に
記憶する必要はない。しかし、命令がデコードされるま
では、プログラムメモリから得られた命令は記憶されな
ければならない。命令がデコードされるまで命令を記憶
するために、多くのプロセッサは命令バッファを用い
る。

【０００３】従来、命令バッファは、デコード段を含む
デコード段までの段数に等しい数の命令を記憶するのに
十分なレジスタを含む。例えば、パイプラインがその最
初の３つの段としてプレフェッチ段とフェッチ段とデコ
ード段とを有すれば、関連の命令バッファは、３つの命
令を記憶するための３つのレジスタを有する。命令バッ
ファのレジスタのこの数が従来から用いられてきた理由
は、デコード段が機能停止していると決定されたとき
に、得られつつある命令の保存を可能にするためであ
る。

【０００４】命令バッファの使用は情報の損失なしに処
理の再開を可能にするが、その欠点がないわけではな
い。例えば、通常の命令フェッチのサイズが増大するの
に伴って、命令バッファ内のレジスタのサイズが増大
し、これは追加のシリコン領域を必要とする。

【０００５】

【発明が解決しようとする課題】したがって、プロセッ
サにおいて命令をバッファリングする改善された方法お
よびシステムが必要とされるようになった。本発明は、
従来のシステムおよび方法の欠点を改善する、プロセッ
サにおける命令のバッファリングのシステムおよび方法
を提供する。

【０００６】

【課題を解決するための手段】本発明の１つの実施の形
態によれば、デコード段を備えたパイプラインを有する
プロセッサにおいて命令をバッファリングする方法は、
前記デコード段の機能停止を検出するステップと、前記
デコード段が機能停止状態でなくなるまでメモリ内の命
令の前のフェッチを再実施するステップと、前記デコー
ド段が機能停止状態でなくなった後に命令バッファ内へ
前記フェッチされた命令を書き込むステップとを含む。

【０００７】本発明の別の実施の形態によれば、プロセ
ッサ・パイプラインは、デコード段に先行する複数の順
次段と、順次段の数より小さいかまたは等しい数の命令
を同時に記憶するよう動作しうる限定命令バッファとを
含む。前記プロセッサ・パイプラインはまた、カウンタ
・システムを含む。このカウンタ・システムは、前記限
定命令バッファにより受け取られる命令を記憶する記憶
場所のアドレスを指示するカウントを記憶するカウンタ
を含む。前記カウンタ・システムはまた、前記デコード
段の状態に基づいて前記カウンタの前記カウントを調整
するように動作しうる。前記複数の順次段は、前記カウ
ントにより指示される前記アドレスにおける前記命令を
フェッチするように動作しうるフェッチ段を含む。

【０００８】本発明の実施の形態は多くの技術的利点を
有する。例えば、本発明の１つの実施の形態において
は、プログラムメモリからフェッチされた命令をバッフ
ァリングするために、従来の大形命令バッファではな
く、限定命令バッファが用いられる。小さいサイズの限
定命令バッファは、シリコン領域を小さくすることによ
り、小さい装置を可能にし、または、プロセッサの他の
領域内におけるそのようなシリコン領域の使用を可能に
する。

【０００９】他の技術的利点は、当業者にとっては、以
下の図面、説明および特許請求の範囲から容易に明らか
になる。本発明およびその利点の完全な理解のために、
ここで添付図面と共に以下の説明を参照されたい。

【００１０】

【発明の実施の形態】本発明の実施の形態およびその利
点は図１から図４までを参照することにより最も良く理
解でき、これらの図において、同じ参照符号は同じまた
は対応する部品を指示するために用いられている。

【００１１】図１は、本発明の教示によるプロセッサの
ブロック図である。コンピュータ・システム１０は、プ
ロセッサ１２およびメモリシステム１４を含む。プロセ
ッサ１２は、メモリシステム１４にアクセスする動作を
行いうる。メモリシステム１４は、プログラムメモリ１
６およびデータメモリ１８の双方を含みうる。プロセッ
サ１２は、パイプライン２０を含む。パイプライン２０
は、プレフェッチ段２４とフェッチ段２６とデコード段
２８と読取り段３０と実行段３２と記憶段３４とを含
む。プロセッサ１２はまた、付加処理素子２１をも含み
うる。

【００１２】プレフェッチ段２４は、命令を読み取るプ
ログラムメモリ１６内の記憶場所のアドレスを決定す
る。フェッチ段２６は、プレフェッチ段２４により決定
されたプログラムメモリ記憶場所の命令を読み取る。フ
ェッチ段２６は、プログラムメモリ１６からフェッチさ
れた命令をバッファリングする限定命令バッファ５０を
含む。限定命令バッファ５０は、図４に示されている。
この例においては、限定命令バッファ５０は、第１のレ
ジスタ５２および第２のレジスタ５４を含む。本発明に
よれば、限定命令バッファ５０は、パイプライン２０内
のデコード段２８に先行する段の数と同数のレジスタを
含み、それより多くのレジスタは含まず、その数はこの
例においては“２”である。

【００１３】デコード段２８は、プログラムメモリ１６
から得た命令をデコードする。読取り段３０は、デコー
ド段２８によりデコードされた命令の実行に必要なデー
タをデータメモリ１８から読み取る。読取り段３０は、
１つより多い段により置換されうる。例えば、読取り段
３０は、データメモリ１８内のいずれの場所からデータ
を読み取るべきかを決定するために必要な計算を行う別
個の段と、そのようなデータを読み取る機能を行う別個
の段とにより置換されうる。実行段３２は、デコード段
２８によりデコードされた命令を実行する機能を行う。
記憶段３４は、結果のような、命令の実行後に書き込ま
れる必要のあるデータを書き込む機能を行う。

【００１４】デコード段２８に先行する段の数に等しく
かつそれより多くない数のレジスタを有する限定命令バ
ッファの使用は、プロセッサ１２のために必要なシリコ
ン領域を減少させる。プロセッサ１２のために必要なシ
リコン領域の減少は、一般に、有利である。本発明によ
れば、以下に図２から図４までを参照しつつ詳述するよ
うに、プログラムメモリ１６内の命令のフェッチを再実
施することにより、なんらプロセッサ性能の損失を生じ
ることなく限定命令バッファを利用しうる。

【００１５】図２は、パイプライン２０が機能停止しな
い例における、パイプライン２０のさまざまな段に対す
るプログラムメモリ１６から得られる命令の場所を示す
タイミング図である。正常な処理中においては、プロセ
ッサ１２は、実行のための順次アドレスを有するプログ
ラムメモリ１６内の場所から連続的に命令をフェッチす
る。ある理由のためにプロセッサ１２が機能停止して
も、プロセッサ１２はプログラムメモリ１６からの命令
のフェッチを続ける。例えば、プロセッサ１２は、デー
タメモリ１８からのデータの受取りを待つ間、機能停止
しうる。そのような場合、限定命令バッファ５０は、処
理の再開を待つ間に２つの命令を蓄積することができ
る。限定命令バッファ５０に関連するプレフェッチ段２
４，フェッチ段２６およびデコード段２８の動作につい
て、機能停止が起こらない例に対して、図２を参照しつ
つを以下に説明する。

【００１６】第１のクロックサイクル中には、第１の命
令Ｉ₁に対応する記憶場所のアドレスが計算される。第
２のクロックサイクル中には、第２の命令Ｉ₂のアドレ
スが計算され、命令Ｉ₁のフェッチングが開始される。
第３のクロックサイクル中には、第３の命令Ｉ₃に対応
する記憶場所のアドレスが計算され、命令Ｉ₁のフェッ
チングが完了し、Ｉ₂のフェッチングが開始され、プロ
セッサ１２は機能停止していないので命令Ｉ₁のデコー
ディングが開始されかつ完了する。

【００１７】第３のクロックサイクル中には、限定命令
バッファ５０のレジスタ５２は命令Ｉ₁を記憶する。限
定命令バッファ５０は、デコードされるべき現在の命令
を記憶する限定命令バッファ５０内のレジスタをポイン
トするポインタ５６を含む。命令ポインタ５６は、図４
においてはレジスタ５２をポイントしているように示さ
れている。第３のクロックサイクル中には、命令ポイン
タ５６はレジスタ５２をポイントする。第４のクロック
サイクル中には、第４の命令Ｉ₄のアドレスが計算さ
れ、命令Ｉ₂のフェッチングが完了し、命令Ｉ₃のフェッ
チングが開始され、命令Ｉ₂のデコーディングが開始さ
れかつ完了する。第４のクロックサイクル中には、レジ
スタ５２は、命令Ｉ₁が別の命令により上書きされない
ために、命令Ｉ₁を記憶し続けており、レジスタ５４は
命令Ｉ₂を記憶し、ポインタ５６はレジスタ５４をポイ
ントする。

【００１８】第５のクロックサイクル中には、第５の命
令Ｉ₅のアドレスが計算され、命令Ｉ₃のフェッチングが
完了し、命令Ｉ₄のフェッチングが開始され、命令Ｉ₃の
デコーディングが開始されかつ完了する。第５のクロッ
クサイクル中には、命令Ｉ ₃はレジスタ５２に記憶さ
れ、限定命令バッファ５０のポインタ５６はレジスタ５
２をポイントする。第６のクロックサイクル中には、第
６の命令Ｉ₆のアドレスが計算され、命令Ｉ₄のフェッチ
ングが完了し、命令Ｉ₅のフェッチングが開始され、命
令Ｉ₄のデコーディングが開始されかつ完了し、命令Ｉ₃
に関連するデータが読み取られる。第６のクロックサイ
クル中には、命令Ｉ₄はレジスタ５４内に記憶され、限
定命令バッファ５０のポインタ５６はレジスタ５４をポ
イントする。

【００１９】命令を得て処理する上述のシーケンスにお
いて、限定命令バッファ５０は、命令がデコードされつ
つあるとき、その命令を２つのレジスタ５２，５４の１
つのに記憶する。プロセッサ１２は上述のシーケンスに
おいては機能停止をしないので、限定命令バッファ５０
は、フェッチの再実施なしに追加の順次命令のフェッチ
ングの継続を可能にすることが十分にできる。次に、図
３を参照しつつ、間欠的な機能停止の期間中におけるプ
ロセッサ１２の動作を説明する。

【００２０】図３は、パイプライン２０の間欠的な機能
停止が起こる例におけるパイプライン２０のさまざまな
段に対するプログラムメモリ１６から得られる命令の場
所を示すタイミング図である。パイプライン２０に間欠
的な機能停止が起こる例におけるプレフェッチ段２４，
フェッチ段２６，デコード段２８および限定命令バッフ
ァ５０の動作を以下説明する。第１のクロックサイクル
中には、第１の命令Ｉ ₁のアドレスが計算される。図３
の最後の行に示されているように、第１のクロックサイ
クル中にはプロセッサ１２の機能停止は起こらない。第
２のクロックサイクル中には、第２の命令Ｉ₂のアドレ
スが計算され、命令Ｉ₁のフェッチングが開始される。
第３のクロックサイクル中には、第３の命令Ｉ₃のアド
レスが計算され、命令Ｉ₁のフェッチングが完了し、命
令Ｉ₂のフェッチングが開始され、命令Ｉ₁のデコーディ
ングが開始される。この例においては、第３のクロック
サイクル中にデコード段２８が機能停止し、したがっ
て、命令Ｉ₁のデコーディングは第３のクロックサイク
ル中には完了しない。ここで用いられるように、デコー
ド段２８の機能停止とは、デコード段２８の実際の機能
停止、または、デコード段２８が次の命令をデコードす
るのを阻止するパイプライン２０内の別の段の機能停止
のことをいう。例えば、そのような機能停止は、メモリ
読取り動作中に読取り段３０の機能停止により起こりう
る。第３のクロックサイクル中には、命令Ｉ₁はレジス
タ５２に記憶され、ポインタ５６はレジスタ５２をポイ
ントする。

【００２１】第４のクロックサイクル中には、前クロッ
クサイクルにおいてデコード段２８が機能停止したの
で、次の命令に関連する追加のアドレスは計算されな
い。命令Ｉ₂のフェッチングが完了し、命令Ｉ₃のフェッ
チングが開始される。デコード段２８が機能停止したま
まになっているので、命令Ｉ₁のデコーディングが継続
されるが完了はしない。この第４のクロックサイクル中
には、命令Ｉ₁はレジスタ５２に保持され、命令Ｉ₂はレ
ジスタ５４に記憶され、ポインタ５６はレジスタ５２を
ポイントしたままになっている。

【００２２】第５のクロックサイクル中には、前クロッ
クサイクルにおいてデコード段２８が機能停止していた
ので、追加の命令の追加のアドレスは計算されない。さ
らに、限定命令バッファ５０はいっぱいになっているの
で、命令Ｉ₃は限定命令バッファ５０に記憶されえない
ため、命令Ｉ₃のフェッチングは完了しない。したがっ
て、命令Ｉ₃は廃棄され、第５のクロックサイクル中に
命令Ｉ₃のフェッチングが再実施される。デコード段２
８はもはや機能停止状態にはないので、第５のクロック
サイクル中に命令Ｉ₁のデコーディングが完了する。従
来のプロセッサは、命令Ｉ₃を廃棄しかつ命令Ｉ₃のフェ
ッチを再実施するためではなく命令Ｉ₃を記憶するため
の第３のレジスタを命令バッファ内に含む。本発明はそ
のようなレジスタを必要としないので、必要なシリコン
領域は減少する。第５のクロックサイクル中には、レジ
スタ５２は命令Ｉ₁を記憶し、レジスタ５４は命令Ｉ₂を
記憶し、ポインタ５６はレジスタ５２をポイントする。

【００２３】第６のクロックサイクル中には、デコード
段２８はもはや機能停止状態にはない。したがって、第
４の命令Ｉ₄のアドレスが計算され、命令Ｉ₃のフェッチ
ングが完了し、命令Ｉ₂のデコーディングが開始されか
つ完了する。第６のクロックサイクル中には、命令Ｉ₃
はレジスタ５２に記憶され、命令Ｉ₂はレジスタ５４に
記憶され、ポインタ５６はレジスタ５４をポイントす
る。

【００２４】したがって、パイプライン２０に間欠的な
機能停止が起こる図３に示されている例においては、パ
イプラインが機能停止したときにアドレスの計算を受け
る命令は、パイプラインが機能停止状態でなくなるまで
連続的に出される。したがって、本発明は、パイプライ
ンが最初に機能停止したときに計算されつつあるアドレ
スに見い出される命令（すなわち、上述の例における命
令Ｉ₃）を記憶するための第３のレジスタを命令バッフ
ァが有する必要を回避している。命令バッファにおける
そのようなレジスタの必要の回避は、パイプライン２０
の機能停止時における命令Ｉ₃のような命令のフェッチ
の再実施によって行われる。命令を処理する上述の方法
の物理的具体化の例について、図４を参照して以下に説
明する。

【００２５】図４は、プロセッサ１２のプレフェッチ段
２４およびフェッチ段２６の追加の詳細を示すブロック
図である。図示されているように、プレフェッチ段２４
は、プログラムカウンタ５８およびマルチプレクサ６０
を含む。プログラムカウンタ５８は、命令が受け取られ
るメモリシステム１４内の場所を指示する現カウントを
保持する。マルチプレクサ６０は、プログラムカウンタ
５８の前カウントと“１”だけ増加（インクリメント）
されたプログラムカウンタ５８の前カウントとを入力信
号として受ける。マルチプレクサ６０は、プログラムカ
ウンタ５８用の更新されたカウントを与える出力信号６
２を発生する。マルチプレクサ６０は、デコード段２８
から受け取った選択信号６４により制御される。デコー
ド段２８自体の機能停止によりまたはパイプライン２０
のデコード段２８の下流の段の機能停止によってデコー
ド段２８が機能停止しているときは、選択信号６４がプ
ログラムカウンタ５８の前の値を選択し、また、デコー
ド段２８が機能停止していないときは、出力信号６２
が、“１”だけ増加されたプログラムカウンタ５８の前
カウントを選択する。そのとき、出力信号６２はプログ
ラムカウンタ５８へ供給される。このようにして、デコ
ード段２８が機能停止しているときは、プレフェッチ段
２４によりアドレスが計算された最も最近の命令が、デ
コード段２８が機能停止状態でなくなるまで連続的にフ
ェッチされる。

【００２６】本発明およびその利点を詳細に説明してき
たが、添付の特許請求の範囲により定められる本発明の
精神および範囲から逸脱することなく、さまざまな変
化、置換および変更を行いうることを理解すべきであ
る。

【００２７】以上の説明に関して更に以下の項を開示す
る。 （１）デコード段を備えたパイプラインを有するプロセ
ッサにおいて命令をバッファリングする方法であって、
前記デコード段の機能停止を検出するステップと、前記
デコード段の機能停止の検出に応答して、前記デコード
段が機能停止状態でなくなるまでメモリ内の命令の前の
フェッチを再実施するステップと、前記デコード段が機
能停止状態でなくなった後に命令バッファ内へ前記フェ
ッチされた命令を書き込むステップと、を含む、方法。

【００２８】（２）前記命令バッファがいっぱいである
かどうかを決定するステップをさらに含む、第１項記載
の装置。 （３）前記前のフェッチを再実施するステップが、前記
命令バッファがいっぱいである場合に限りメモリに記憶
されている命令の前のフェッチを再実施するステップを
含む、第２項記載の装置。 （４）前記前のフェッチを再実施するステップが、プロ
グラムカウンタのカウントにより指示されたアドレスを
有する記憶場所に記憶されている命令をフェッチするス
テップを含む、第１項記載の装置。 （５）前記前のフェッチを再実施するステップが、前の
命令がフェッチされた記憶場所のアドレスに対応するカ
ウントに前記プログラムカウンタのカウントを調整する
ステップを含む、第４項記載の装置。 （６）前記前のフェッチを再実施するステップが、前記
プログラムカウンタのカウントを不変のままにする、第
５項記載の方法。 （７）前記パイプラインが、前記デコード段に先行する
複数の順次段を含み、前記命令バッファに前記フェッチ
された命令を書き込むステップが、前記デコード段に先
行する前記順次段の数より小さいか等しい数の命令を同
時に記憶するよう動作しうる命令バッファに前記フェッ
チされた命令を書き込むステップを含む、第１項記載の
方法。

【００２９】（８）デコード段に先行する複数の順次段
と、順次段の数より小さいか等しい数の命令を同時に記
憶するよう動作しうる限定命令バッファと、該限定命令
バッファにより受け取られる命令を記憶する記憶場所の
アドレスを指示するカウントを記憶するカウンタを含む
カウンタシステムであって、前記デコード段の状態に基
づいて前記カウンタの前記カウントを調整するように動
作しうるカウンタシステムと、を含み、前記複数の順次
段が、前記カウントにより指示される前記アドレスに前
記命令をフェッチするように動作しうるフェッチユニッ
トを含む、プロセッサパイプライン。

【００３０】（９）前記カウンタシステムが、前記デコ
ード段が機能停止すれば前記カウンタの前記カウントを
増加させ、前記デコード段が機能停止しなければ前記カ
ウンタの前記カウントを不変のままにするように動作し
うる、第８項記載のプロセッサパイプライン。 （１０）前記カウンタシステムが、前記デコード段が機
能停止しなければ前記カウンタの前記カウントを減少さ
せ、前記デコード段が機能停止すれば前記カウンタの前
記カウントを不変のままにするように動作しうる、第８
項記載のプロセッサパイプライン。 （１１）前記カウンタシステムが、マルチプレクサを含
み、該マルチプレクサが、前記デコード段の状態を示す
制御信号を受け取るように動作しうる、第８項記載のプ
ロセッサパイプライン。 （１２）前記マルチプレクサが、前記カウンタのカウン
トと前記カウンタの増加されたカウントとを受け取り、
かつ、前記カウンタの前記カウントまたは前記カウンタ
の前記増加されたカウントを示す出力信号を発生するよ
うに動作しえ、前記出力信号が、前記デコード段の状態
を示す前記制御信号に基づいている、第１１項記載のプ
ロセッサパイプライン。

【００３１】（１３）本発明の１つの実施の形態によれ
ば、デコード段を備えたパイプラインを有するプロセッ
サにおいて命令をバッファリングする方法は、デコード
段の機能停止を検出するステップと、デコード段が機能
停止状態でなくなるまでメモリ内の命令の前のフェッチ
を再実施するステップと、デコード段が機能停止状態で
なくなった後に命令バッファに前記フェッチされた命令
を書き込むステップとを含む。

【図面の簡単な説明】

【図１】本発明の教示によるコンピュータシステムのブ
ロック図である。

【図２】パイプラインが機能停止をしない例において、
図１のコンピュータシステムのプログラムメモリから得
られる命令の図１に示されているパイプラインのさまざ
まな段に対する場所を示すタイミング図である。

【図３】パイプラインの間欠的な機能停止が生じる例に
おいて、図１のコンピュータシステムのプログラムメモ
リから得られる命令の図１に示されているパイプライン
のさまざまな段に対する場所を示すタイミング図であ
る。

【図４】図１に示されているプロセッサのプレフェッチ
段およびフェッチ段の追加の詳細を示すブロック図であ
る。

【符号の説明】

１２ プロセッサ １４ メモリシステム １６ プログラムメモリ ２０ パイプライン ２４ プレフェッチ段 ２６ フェッチ段 ２８ デコード段 ５０ 限定命令バッファ ５８ プログラムカウンタ ６０ マルチプレクサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ディーパク ミタル インド国 ニュー デリー，ディルスハド ガーデン，エフ − ２，ビー28 Ｆターム(参考） 5B013 AA11 5B033 AA13 BA01 DB06 DB08

Claims (2)

【特許請求の範囲】
1. 【請求項１】 デコード段を備えたパイプラインを有す
   るプロセッサにおいて命令をバッファリングする方法で
   あって、 前記デコード段の機能停止を検出するステップと、 前記デコード段の機能停止の検出に応答して、前記デコ
   ード段が機能停止状態でなくなるまでメモリ内の命令の
   前のフェッチを再実施するステップと、 前記デコード段が機能停止状態でなくなった後に命令バ
   ッファ内へ前記フェッチされた命令を書き込むステップ
   と、 を含む、方法。
2. 【請求項２】 デコード段に先行する複数の順次段と、 順次段の数より小さいか等しい数の命令を同時に記憶す
   るよう動作しうる限定命令バッファと、 該限定命令バッファにより受け取られる命令を記憶する
   記憶場所のアドレスを指示するカウントを記憶するカウ
   ンタを含むカウンタシステムであって、前記デコード段
   の状態に基づいて前記カウンタの前記カウントを調整す
   るように動作しうるカウンタシステムと、を含み、 前記複数の順次段が、前記カウントにより指示される前
   記アドレスに前記命令をフェッチするように動作しうる
   フェッチユニットを含む、 プロセッサパイプライン。