JP2000138127A - Laminated ceramic capacitor - Google Patents

Laminated ceramic capacitor

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JP2000138127A
JP2000138127A JP10309660A JP30966098A JP2000138127A JP 2000138127 A JP2000138127 A JP 2000138127A JP 10309660 A JP10309660 A JP 10309660A JP 30966098 A JP30966098 A JP 30966098A JP 2000138127 A JP2000138127 A JP 2000138127A
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electrode
electrode layer
strip
internal electrode
internal
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JP10309660A
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Japanese (ja)
Inventor
Masatoshi Kufukihara
正俊 久冨木原
Noritaka Yamada
典孝 山田
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Kyocera Corp
Original Assignee
Kyocera Corp
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To provide a laminated ceramic capacitor on which the irregularity of capacity, when positional deviation in L and W directions is generated, is reduced. SOLUTION: The first and the second outer electrodes 4 and 5, where rectangular dielectric ceramic layers 1a, 1b..., the first inner electrode layer 2 arranged between the dielectric ceramic layers and the second inner electrode layer 3 arranged between the layers adjacent to the thickness direction, are arranged on a pair of edge faces of the laminated body in this ceramic capacitor. The first band-like electrodes 2a and 3b, to be connected to the first outer electrode 4, and the second band-like electrodes 2b and 3a are provided side by side on the first and the second inner electrode layers 2 and 3.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は積層セラミックコン
デンサの内部電極層を構成する帯状電極の構造に関する
ものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a strip electrode constituting an internal electrode layer of a multilayer ceramic capacitor.

【0002】[0002]

【従来の技術】積層セラミックコンデンサは、矩形状の
誘電体セラミック層と、該誘電体セラミック層の層間に
配置された第1内部電極層と、該層間に厚み方向に隣接
する層間に配置された第2内部電極層とが積層した積層
体1の一対の端面に第1及び第2外部電極を形成して構
成されている。 サ 最
も典型的な構造の積層体61は、図6に示すように誘電
体セラミック層となる第1グリーンシート61a上に一
方の端辺がシートの一方の端面に露出する内部電極とな
る矩形状の第1導体膜62を導電性ペーストの印刷によ
り形成し、また、図では省略しているが、誘電体セラミ
ック層となる第2グリーンシート上に他方の端辺がシー
トの他方の端面に露出する矩形状の第2導体膜を形成
し、この2つのグリーンシートを交互に積層し、圧着を
行い、グリーンシートと導体膜とが一体的に焼成されて
形成されていた。
2. Description of the Related Art A multilayer ceramic capacitor has a rectangular dielectric ceramic layer, a first internal electrode layer disposed between the dielectric ceramic layers, and a layer disposed between the adjacent layers in the thickness direction. The first and second external electrodes are formed on a pair of end surfaces of a laminated body 1 in which a second internal electrode layer is laminated. As shown in FIG. 6, the laminated body 61 having the most typical structure has a rectangular shape on one side of a first green sheet 61a serving as a dielectric ceramic layer, serving as an internal electrode having one end exposed on one end face of the sheet. The first conductive film 62 is formed by printing a conductive paste, and although not shown in the drawing, the other end is exposed on the other end surface of the second green sheet to be a dielectric ceramic layer. A second conductive film having a rectangular shape is formed, and the two green sheets are alternately laminated, pressed, and integrally formed by firing the green sheet and the conductive film.

【0003】このような積層体61の断面図が図7であ
る。即ち、積層体61において、誘電体セラミック層6
1、61a、61bの層間に、内部電極62と63とが
交互に積層されている。
FIG. 7 is a sectional view of such a laminated body 61. That is, in the laminate 61, the dielectric ceramic layer 6
Internal electrodes 62 and 63 are alternately laminated between layers 1, 61a and 61b.

【0004】そして、図には現れないが、内部電極62
が延出する一方の端面には第1外部電極が、内部電極6
3が延出する他方の端面には、第2外部電極が各々形成
されていた。
Although not shown in the figure, the internal electrodes 62
The first external electrode is provided on one end face where
The second external electrodes were formed on the other end surfaces from which 3 extended.

【0005】しかし、積層セラミックコンデンサはかな
り小さいものであるため、導電ペーストの印刷に際し、
並びにセラミックグリーンシートの積層に際して、ずれ
が発生してしまう。その結果、積層セラミックコンデン
サの静電容量のばらつきが大きくなるという問題点があ
った。
[0005] However, since the multilayer ceramic capacitor is quite small, when printing a conductive paste,
In addition, misalignment occurs when laminating the ceramic green sheets. As a result, there is a problem that the variation in the capacitance of the multilayer ceramic capacitor is increased.

【0006】また、内部電極の印刷時に、内部電極の周
縁部が中心部より0.1〜2μm程度盛り上がるため、
図7の構造では、この内部電極の周縁部の積層方向の密
度が他の部分の積層方向の密度と比較して最も高くなる
傾向にある。このようにして、複数のグリーンシートを
積層・圧着した時、積層方向の密度分布の極端な不均一
となり、デラミネーションや脱バインダー・焼結性の不
均一となって現れるという問題点があった。
In printing the internal electrodes, the peripheral portion of the internal electrodes rises by about 0.1 to 2 μm from the central portion.
In the structure of FIG. 7, the density of the peripheral portion of the internal electrode in the laminating direction tends to be the highest compared to the density of the other portions in the laminating direction. As described above, when a plurality of green sheets are laminated and pressed, there is a problem that the density distribution in the laminating direction becomes extremely non-uniform, and delamination, binder removal, and sinterability appear non-uniformly. .

【0007】さらにまた、積層セラミックコンデンサの
製造の過程において、金属である内部電極とセラミック
である誘電体の焼結時の挙動及び熱膨張率の違いによ
り、積層体61の内部に歪み、すなわち内部応力が発生
する。この内部応力は、内部電極62、63の周縁部分
に特に集中する。しかも、内部電極62、63の長手方
向の側辺は互いに重なりあうため、内部応力が各内部電
極の側辺部分に集中し、積層セラミックコンデンサ内部
にクラックを生じさせたり、内部クラックの発生がない
場合でも、耐熱衝撃性を大きく低下させるという問題点
があった。
Further, during the manufacturing process of the multilayer ceramic capacitor, the internal electrode of metal and the dielectric of ceramic are distorted inside the laminated body 61 due to the difference in the thermal expansion coefficient and the behavior during sintering. Stress occurs. This internal stress is particularly concentrated on the peripheral portions of the internal electrodes 62 and 63. In addition, since the longitudinal sides of the internal electrodes 62 and 63 overlap with each other, the internal stress concentrates on the side of each internal electrode, and there is no occurrence of cracks or internal cracks inside the multilayer ceramic capacitor. Even in this case, there is a problem that the thermal shock resistance is greatly reduced.

【0008】これらの問題点を解決すべく、従来、図
8、9に示す積層セラミックコンデンサが提案されてい
る(特開平8−181035、特開平8−250369
参照)。
In order to solve these problems, conventionally, multilayer ceramic capacitors shown in FIGS. 8 and 9 have been proposed (Japanese Patent Laid-Open Nos. 8-181,035 and 8-250,369).
reference).

【0009】即ち、誘電体セラミック層81aとなるグ
リーンシート上に形成した第1内部電極82の電極幅が
狭く、また、誘電体セラミック層81bとなるグリーン
シート81bとなるグリーンシート上に形成した第2内
部電極83の電極幅が広くなっている。
That is, the electrode width of the first internal electrode 82 formed on the green sheet serving as the dielectric ceramic layer 81a is narrow, and the first internal electrode 82 formed on the green sheet serving as the green sheet 81b serving as the dielectric ceramic layer 81b is formed. (2) The electrode width of the internal electrode 83 is increased.

【0010】このような構造の積層セラミックコンデン
サによれば、内部電極82、83を形成すべく導電ペー
ストの印刷位置が幅(W)方向に若干ずれたとしても、
またグリーンシートの積層位置がW方向に若干ずれたと
しても、電極幅の狭い内部電極82が、電極幅の広い内
部電極83内であれば、両者の対向面積の変動がなく印
刷ずれや積層ずれによる静電容量のばらつきが防止され
る。
According to the multilayer ceramic capacitor having such a structure, even if the printing position of the conductive paste is slightly shifted in the width (W) direction to form the internal electrodes 82 and 83,
Also, even if the lamination position of the green sheets slightly shifts in the W direction, if the internal electrode 82 having a narrow electrode width is within the internal electrode 83 having a wide electrode width, there is no change in the facing area between the two, and printing deviation or lamination deviation occurs. This prevents variations in capacitance due to

【0011】また、1つの誘電体層を介して互いに隣接
し対向して設けられた内部電極82、83が、側辺部分
が互いに重なり合うことがなく、サイドマージン部分の
面積が相違しているため、積層方向の密度分布の不均一
が緩和され、内部電極82、83の周辺部の絶縁破壊に
よる不良率の発生頻度が大幅に緩和される。さらに、隣
接する内部電極82、83の側辺部分で発生する内部応
力の集中部の位置が分散されるため、焼成時の内部欠陥
が抑制され、耐熱衝撃性が大幅に改善される。
Further, the internal electrodes 82 and 83 provided adjacent to and opposed to each other with one dielectric layer interposed therebetween have different side margin areas without overlapping side portions. In addition, the non-uniformity of the density distribution in the laminating direction is reduced, and the frequency of occurrence of a defective rate due to dielectric breakdown around the internal electrodes 82 and 83 is greatly reduced. Further, since the positions of the concentrated portions of the internal stress generated at the side portions of the adjacent internal electrodes 82 and 83 are dispersed, internal defects during firing are suppressed, and the thermal shock resistance is greatly improved.

【0012】しかし、図8、9の構造によれば、第1内
部電極82と第2内部電極83をそれぞれ印刷するため
に2種類の製版を用いる必要があり、製版作製及びに2
種類の製版を精度良く所望の位置に合わせる設備にかか
るコストが高くなるという問題点があった。
However, according to the structures shown in FIGS. 8 and 9, it is necessary to use two types of plates for printing the first internal electrode 82 and the second internal electrode 83, respectively.
There has been a problem that the cost for equipment for accurately adjusting the type of plate making to a desired position increases.

【0013】そこで、図10、11のような構造が提案
されている。
Therefore, a structure as shown in FIGS. 10 and 11 has been proposed.

【0014】誘電体セラミック層101aとなるグリー
ンシート上には、第1内部電極層(101)は、第1帯
状電極101aと第2帯状電極101bとが形成されて
いる。また、誘電体セラミック層101bとなるグリー
ンシート上には、第2内部電極層(102)は、第1帯
状電極102aと第2帯状電極102bとが形成されて
いる。そして、第1内部電極層101は、積層体10の
一方の端面に延出され、この端面に形成された第1外部
電極103に接続している。また、第2内部電極層10
2は、積層体10の他方の端面に延出され、この端面に
形成された第2外部電極104に接続している。
The first internal electrode layer (101) has a first strip electrode 101a and a second strip electrode 101b formed on a green sheet to be the dielectric ceramic layer 101a. The second internal electrode layer (102) has a first strip-shaped electrode 102a and a second strip-shaped electrode 102b formed on the green sheet to be the dielectric ceramic layer 101b. The first internal electrode layer 101 extends to one end face of the multilayer body 10 and is connected to the first external electrode 103 formed on this end face. Also, the second internal electrode layer 10
2 extends to the other end face of the laminate 10 and is connected to the second external electrode 104 formed on this end face.

【0015】第1内部電極層101において、第1帯状
電極101aと第2帯状電極101bの電極幅が夫々相
違し、第2内部電極層102において、第1帯状電極1
02aと第2帯状電極102bの電極幅が夫々相違して
いる。図では、第1内部電極層101の第1帯状電極1
01aの電極幅が狭く、第2帯状電極101bの電極幅
が広くなっている。そして、第1内部電極層101の第
1帯状電極101aと対向する第2内部電極層102の
第1帯状電極102aの電極幅は広くなっており、第1
内部電極層101の第2帯状電極101bと対向する第
2内部電極層102の第2帯状電極102bの電極幅は
狭くなっている。
In the first internal electrode layer 101, the electrode widths of the first band-shaped electrode 101a and the second band-shaped electrode 101b are different from each other.
02a and the second band-shaped electrode 102b have different electrode widths. In the figure, the first strip electrode 1 of the first internal electrode layer 101 is shown.
The width of the electrode 01a is narrow, and the width of the second strip-shaped electrode 101b is wide. The electrode width of the first strip electrode 102a of the second internal electrode layer 102 facing the first strip electrode 101a of the first internal electrode layer 101 is increased,
The electrode width of the second band-shaped electrode 102b of the second internal electrode layer 102 facing the second band-shaped electrode 101b of the internal electrode layer 101 is narrow.

【0016】この第1内部電極層101と第2内部電極
層102の構造が同一にすることができるため、製版を
1種類にすることができる。また、この構造では、内部
電極の印刷されない、並設された第1帯状電極と第2帯
状電極との間隙部分が脱バインダーガスの通り道あるい
は逃げ道となったり、また焼成を行う工程における熱処
理時のシート上の内部電極層とグリーンシートの膨張収
縮の差を緩和している。このため、脱バインダー時にお
ける内部応力歪、脱バインダー処理のしやすさ、積層体
チップの圧着性の改良が図られ、生産性と信頼性の高
い、特に容量の大きい積層セラミックコンデンサを得る
ことができるという効果もある。
Since the structure of the first internal electrode layer 101 and the structure of the second internal electrode layer 102 can be made the same, one type of plate making can be performed. Further, in this structure, the gap between the first and second strip electrodes arranged side by side, on which the internal electrodes are not printed, becomes a passage or an escape path for the debinding gas, and also a heat treatment in the firing step. The difference in expansion and contraction between the internal electrode layer on the sheet and the green sheet is reduced. For this reason, the internal stress distortion at the time of debinding, the ease of debinding treatment, and the crimpability of the multilayer chip are improved, and a multilayer ceramic capacitor with high productivity and high reliability, particularly with a large capacity, can be obtained. There is also an effect that can be done.

【0017】[0017]

【発明が解決しようとする課題】しかし、図10、図1
1に積層セラミックコンデンサによれば、図8、図9に
示したように、第1内部電極層101、第2内部電極層
102が幅(W)方向にずれても、対向面積が実質的に
変動しないため、静電容量の変動がないものの、第1内
部電極層101、第2内部電極層102が長さ方向にず
れてしまうと、両者の対向面積が大きく変化してしま
い、その結果、静電容量の変動が発生してしまうという
問題があった。
However, FIG. 10 and FIG.
1, according to the multilayer ceramic capacitor, as shown in FIGS. 8 and 9, even if the first internal electrode layer 101 and the second internal electrode layer 102 are shifted in the width (W) direction, the facing area is substantially equal. Since the capacitance does not change, the capacitance does not change, but if the first internal electrode layer 101 and the second internal electrode layer 102 are shifted in the length direction, the opposing areas of the two change greatly. As a result, There is a problem that a change in capacitance occurs.

【0018】本発明は、上述の問題点に鑑みて案出され
たものであり、その目的は静電容量バラツキが極めて小
さく、小型大容量化が可能な積層セラミックコンデンサ
を提供することにある。
The present invention has been devised in view of the above-mentioned problems, and an object of the present invention is to provide a multilayer ceramic capacitor which has a very small variation in capacitance and can have a small size and a large capacitance.

【0019】[0019]

【課題を解決するための手段】本発明は、複数積層した
矩形状の誘電体セラミック層の層間に第1内部電極層
を、該層間と隣接する層間に第2内部電極層を配置して
成る積層体の一対の端面に第1及び第2外部電極を形成
してなる積層セラミックコンデンサにおいて、前記第1
及び第2内部電極層には、それぞれ第1外部電極と接続
する第1帯状電極と、第2外部電極層と接続する第2帯
状電極とが各々並設されており、第1内部電極層の第1
帯状電極は、第2内部電極層の第2帯状電極に、第1内
部電極層の第2帯状電極は、第2内部電極層の第1帯状
電極にそれぞれ誘電体セラミック層を介して対向してい
る積層セラミックコンデンサである。
According to the present invention, a first internal electrode layer is disposed between a plurality of stacked rectangular dielectric ceramic layers, and a second internal electrode layer is disposed between adjacent layers. In the multilayer ceramic capacitor having the first and second external electrodes formed on a pair of end surfaces of the multilayer body,
A first strip-shaped electrode connected to the first external electrode and a second strip-shaped electrode connected to the second external electrode layer are respectively provided side by side on the second internal electrode layer. First
The band-shaped electrode faces the second band-shaped electrode of the second internal electrode layer, and the second band-shaped electrode of the first internal electrode layer faces the first band-shaped electrode of the second internal electrode layer via the dielectric ceramic layer. This is a multilayer ceramic capacitor.

【0020】また、前記第1内部電極層の第1帯状電極
及び第の2の内部電極層の第1帯状電極の電極幅が、前
記第1内部電極層の第2帯状電極の電極幅及び第2内部
電極層の第2帯状電極の電極幅よりも広くなっている。
Further, the electrode width of the first band-shaped electrode of the first internal electrode layer and the electrode width of the first band-shaped electrode of the second internal electrode layer are equal to the electrode width of the second band-shaped electrode of the first internal electrode layer. It is wider than the electrode width of the second strip electrode of the two internal electrode layers.

【0021】また、第1内部電極層の第1帯状電極と第
2帯状電極とが併設しあう間隔が、第2内部電極層の第
1帯状電極と第2帯状電極とが併設しあう間隔と相違し
ている。
The interval at which the first strip electrode and the second strip electrode of the first internal electrode layer are provided side by side is the same as the interval at which the first strip electrode and the second strip electrode of the second internal electrode layer are provided side by side. Are different.

【0022】[0022]

【作用】第1発明では、第1及び第2内部電極層は、各
々の第1帯状電極及び第2帯状電極とから構成されてい
る。そして、第1帯状電極は、積層体の一対の端面の一
方に形成された第1外部電極に接続されおり、第2帯状
電極は、積層体の一対の端面の他方に形成された第2外
部電極に接続されている。
According to the first aspect of the invention, the first and second internal electrode layers are each composed of a first strip electrode and a second strip electrode. The first strip electrode is connected to a first external electrode formed on one of the pair of end faces of the laminate, and the second strip electrode is connected to a second external electrode formed on the other of the pair of end faces of the laminate. Connected to electrodes.

【0023】即ち、第1内部電極層に並設されている第
1帯状電極、第2帯状電極は、夫々異なる端面方向から
延びていることになる。
That is, the first band-shaped electrode and the second band-shaped electrode provided in parallel with the first internal electrode layer extend from different end face directions.

【0024】従って、内部電極層となる帯状電極を形成
すべく、導電性ペーストの印刷ずれやセラミックグリー
ンシートの積層ずれが、積層体の長手方向に発生したと
しても、例えば、第1内部電極層の第1帯状電極と第2
内部電極層の第2帯状電極との対向面積と、第1内部電
極層の第2帯状電極と第2内部電極層の第1帯状電極と
の対向面積とにおいて、一方の対向面積が減少すると、
他方の対向面積が増加するため、互いに相殺されること
になる。これより、長手方向のずれによる容量値のばら
つきが効果的に抑制されることがわかる。
Therefore, even if a printing shift of the conductive paste or a stacking shift of the ceramic green sheet occurs in the longitudinal direction of the laminate in order to form a strip-shaped electrode serving as an internal electrode layer, for example, the first internal electrode layer Of the first strip electrode and the second
When one of the facing areas of the internal electrode layer facing the second belt-shaped electrode and the facing area of the first internal electrode layer facing the second belt-shaped electrode and the second internal electrode layer facing the first belt-shaped electrode decreases,
The other opposing areas increase and therefore cancel each other out. From this, it can be seen that the variation in the capacitance value due to the displacement in the longitudinal direction is effectively suppressed.

【0025】また、第1内部電極層の第1帯状電極の電
極幅及び第の2の内部電極層の第2帯状電極の電極幅
を、第1内部電極層の第2帯状電極の電極幅及び第の2
の内部電極層の第1帯状電極の電極幅よりも広くするこ
とにより、幅方向の位置ずれによる第1内部電極層の第
1帯状電極と第2内部電極層の第2帯状電極との対向面
積と、第1内部電極層の第2帯状電極と第2内部電極層
の第1帯状電極との対向面積とが変動しにくく、これよ
り、幅方向のずれによる容量値のばらつきが効果的に抑
制されることになる。これより、長手方向及び幅方向の
ずれが発生しても、安定した容量値が得られることにな
る。
Further, the electrode width of the first strip electrode of the first internal electrode layer and the electrode width of the second strip electrode of the second internal electrode layer are set to the electrode width of the second strip electrode of the first internal electrode layer. The second
By making the width of the internal electrode layer larger than that of the first band-shaped electrode of the first internal electrode layer, the opposing area between the first band-shaped electrode of the first internal electrode layer and the second band-shaped electrode of the second internal electrode layer due to displacement in the width direction. And the opposing area between the second band-shaped electrode of the first internal electrode layer and the first band-shaped electrode of the second internal electrode layer is unlikely to fluctuate, whereby the variation of the capacitance value due to the displacement in the width direction is effectively suppressed. Will be done. As a result, a stable capacitance value can be obtained even if a shift occurs in the longitudinal direction and the width direction.

【0026】また、仮に幅方向の位置ずれにより、電極
幅の広い第1内部電極層の第1帯状電極と第の2の内部
電極層の第2帯状電極とが対向するようになっても、同
一電位であるため、浮遊容量が発生することはない。従
って、第1帯状電極と第2帯状電極との間隔を狭くする
ことが可能となり、小型化、大容量化の積層セラミック
コンデンサが可能になる。
Even if the first band-shaped electrode of the first internal electrode layer having a large electrode width and the second band-shaped electrode of the second internal electrode layer are opposed to each other due to the displacement in the width direction, Since they have the same potential, no stray capacitance is generated. Therefore, the distance between the first strip-shaped electrode and the second strip-shaped electrode can be reduced, and a multilayer ceramic capacitor having a small size and a large capacity can be realized.

【0027】さらに、第1及び第2帯状電極の電極幅が
実質的に同一にし、且つ第1内部電極層の第1帯状電極
と第2帯状電極とが併設しあう間隔を、第2内部電極層
の第1帯状電極と第2帯状電極とが併設しあう間隔と相
違させることにより、内部電極層の幅方向の位置ずれに
よる第1内部電極層の第1帯状電極と第2内部電極層の
第2帯状電極との対向面積と、第1内部電極層の第2帯
状電極と第2内部電極層の第1帯状電極との対向面積と
の変動が互いに相殺されることにより、容量値のばらつ
きが効果的に抑制されることになる。これより、長手方
向及び幅方向のずれが発生しても、安定した容量値が得
られることになる。
Further, the first and second strip electrodes have substantially the same electrode width, and the interval between the first and second strip electrodes of the first internal electrode layer is set to be equal to the second internal electrode. By making the distance between the first band-shaped electrodes and the second band-shaped electrodes of the layers different from each other, the first band-shaped electrodes of the first internal electrode layers and the second band-shaped electrodes of the first internal electrode layers are displaced in the width direction of the internal electrode layers. Variations in the opposing area of the second strip electrode and the opposing areas of the first internal electrode layer and the second strip electrode and the first internal electrode layer of the second internal electrode layer cancel each other out, and thus the capacitance value varies. Is effectively suppressed. As a result, a stable capacitance value can be obtained even if a shift occurs in the longitudinal direction and the width direction.

【0028】また、第1帯状電極と第2帯状電極との間
隔は規定されており、その間第1帯状電極と第2帯状電
極とが夫々異なる電位となるため、この間隔部分に固定
的な容量が発生することなる。これによっても、浮遊容
量の発生する余地がなく、安定した、大きな容量の積層
セラミックコンデンサとなる。
The distance between the first and second strip electrodes is defined, and the first and second strip electrodes have different potentials during that time. Will occur. This also provides a stable, large-capacity multilayer ceramic capacitor with no room for stray capacitance.

【0029】[0029]

【発明の実施の形態】以下、本発明の積層セラミックコ
ンデンサを図面に基づいて詳説する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a multilayer ceramic capacitor according to the present invention will be described in detail with reference to the drawings.

【0030】図1は、本発明の積層セラミックコンデン
サの外観斜視図である。図2は図1の積層セラミックコ
ンデンサの第1内部電極層と第2内部電極層の構造を説
明する略図的平面図である。図3は第1内部電極層と第
2内部電極層の構造の厚み方向の対向状況を説明する略
図的横断面図である。
FIG. 1 is an external perspective view of the multilayer ceramic capacitor of the present invention. FIG. 2 is a schematic plan view illustrating the structure of a first internal electrode layer and a second internal electrode layer of the multilayer ceramic capacitor of FIG. FIG. 3 is a schematic cross-sectional view for explaining the state of the structure of the first internal electrode layer and the second internal electrode layer facing each other in the thickness direction.

【0031】図において、1は積層体、2は第1内部電
極層であり、3は第2内部電極層、4は第1外部電極、
5は第2外部電極である。
In the figure, 1 is a laminate, 2 is a first internal electrode layer, 3 is a second internal electrode layer, 4 is a first external electrode,
5 is a second external electrode.

【0032】積層体1は、チタン酸バリウム、チタン酸
ストロンチウムなどの誘電体セラミック材料からなる矩
形状の誘電体セラミック層1a、1b・・・が積層され
て構成されている。そして、各誘電体セラミック層1
a、1b・・・層間にPdまたはAg−Pd合金などの
貴金属材料あるいはNiなどの卑金属材料からなる第1
内部電極層2または第2内部電極層3が配設されてい
る。
The laminate 1 is formed by laminating rectangular dielectric ceramic layers 1a, 1b,... Made of a dielectric ceramic material such as barium titanate or strontium titanate. And each dielectric ceramic layer 1
a, 1b: a first layer made of a noble metal material such as Pd or Ag-Pd alloy or a base metal material such as Ni between layers.
The internal electrode layer 2 or the second internal electrode layer 3 is provided.

【0033】また、積層体1の一対の端面部分には、A
gやAg合金を主成分とする厚膜導体膜、メッキ被膜さ
れてなる第1外部電極4、第2外部電極5が形成されて
いる。
A pair of end faces of the laminate 1 have A
A thick conductive film mainly composed of g or Ag alloy, a first external electrode 4 and a second external electrode 5 formed by plating are formed.

【0034】例えば、図2に示す平面図において、誘電
体セラミック層1aとなるグリーンシート上には第1内
部電極層2が形成されており、誘電体セラミック層1b
となるグリーンシート上には第2内部電極層3が形成さ
れている。尚、図2では、第2内部電極層3については
点線で示している。
For example, in the plan view shown in FIG. 2, a first internal electrode layer 2 is formed on a green sheet to be a dielectric ceramic layer 1a, and a dielectric ceramic layer 1b
The second internal electrode layer 3 is formed on the green sheet to be formed. In FIG. 2, the second internal electrode layer 3 is indicated by a dotted line.

【0035】例えば、第1内部電極層2は、2種類の帯
状電極2a、2bとが並設されている。第1帯状電極2
aは、矩形状の誘電体セラミック層1aの一方の端辺
(図では右側の端辺)から長手方向の中央に延びてい
る。また、第2帯状電極2bは、矩形状の誘電体セラミ
ック層1aの他方の端辺(図では左側の端辺)から長手
方向の中央に延びている。
For example, the first internal electrode layer 2 has two types of strip electrodes 2a and 2b arranged side by side. First strip electrode 2
“a” extends from one end (right end in the figure) of the rectangular dielectric ceramic layer 1a to the center in the longitudinal direction. The second strip-shaped electrode 2b extends from the other end (the left end in the figure) of the rectangular dielectric ceramic layer 1a to the center in the longitudinal direction.

【0036】即ち、第1帯状電極2aは、誘電体セラミ
ック層1aの一方の端辺で第1外部電極4に接続されて
おり、第2帯状電極2bは、誘電体セラミック層1bの
他方の端辺で第2外部電極5と接続されている。
That is, the first strip electrode 2a is connected to the first external electrode 4 at one end of the dielectric ceramic layer 1a, and the second strip electrode 2b is connected to the other end of the dielectric ceramic layer 1b. The side is connected to the second external electrode 5.

【0037】また、第1帯状電極2aの電極幅は、第2
帯状電極2bの電極幅に比較して広くなっている。そし
て、両者は所定間隔をおいて平行に並設されている。
The electrode width of the first strip electrode 2a is
The width is wider than the electrode width of the strip electrode 2b. Both are arranged in parallel at a predetermined interval.

【0038】そして、前記第1内部電極層2の電極幅の
広い第1帯状電極2aは、誘電体セラミック層1aを介
して第2内部電極層3の電極幅の狭い第2帯状電極3b
に対向している。また、前記第1内部電極層2の電極幅
の狭い第2帯状電極2bは、誘電体セラミック層1aを
介して第2内部電極層3の電極幅の広い第1帯状電極3
aに対向している。
The first band electrode 2a having a large electrode width of the first internal electrode layer 2 is connected to the second band electrode 3b having a narrow electrode width of the second internal electrode layer 3 via the dielectric ceramic layer 1a.
Facing. The second band-shaped electrode 2b having a narrow electrode width of the first internal electrode layer 2 is connected to the first band-shaped electrode 3 having a wide electrode width of the second internal electrode layer 3 via a dielectric ceramic layer 1a.
a.

【0039】また、同様に、第2内部電極層3は、図2
の点線で示すように、2種類の帯状電極3b、3aとが
並設されている。第1帯状電極3aは、矩形状の誘電体
セラミック層1aの下面側(誘電体セラミック層1bの
上)に、一方の端辺から長手方向の中央に延びている。
また、第2帯状電極3bは、矩形状の誘電体セラミック
層1aの下面側に、他方の端辺から長手方向の中央に延
びて形成されている。
Similarly, the second internal electrode layer 3 is formed as shown in FIG.
As shown by the dotted line, two types of band-shaped electrodes 3b and 3a are arranged in parallel. The first strip electrode 3a extends from one end side to the center in the longitudinal direction on the lower surface side (on the dielectric ceramic layer 1b) of the rectangular dielectric ceramic layer 1a.
The second strip electrode 3b is formed on the lower surface side of the rectangular dielectric ceramic layer 1a and extends from the other end to the center in the longitudinal direction.

【0040】即ち、第1帯状電極3aは、第1外部電極
4と接続されており、第2帯状電極3bは、第2外部電
極5に接続されている。
That is, the first strip electrode 3a is connected to the first external electrode 4, and the second strip electrode 3b is connected to the second external electrode 5.

【0041】また、上述したように、第2内部電極層3
の第2帯状電極3bは、誘電体セラミック層1a、1b
・・・を介して第1内部電極層2の第1帯状電極2aに
対向しており、第2帯状電極3aは、第1内部電極層2
の第2帯状電極2bに対向している。
As described above, the second internal electrode layer 3
Of the second strip-shaped electrode 3b is a dielectric ceramic layer 1a, 1b
Are opposed to the first strip electrode 2a of the first internal electrode layer 2 via..., And the second strip electrode 3a is connected to the first internal electrode layer 2
Of the second band-shaped electrode 2b.

【0042】この構造によれば、第1内部電極層2の第
1帯状電極2aと第2内部電極層3の第2帯状電極3b
との対向部分で発生する容量は、第1外部電極4と第2
外部電極5との間から導出される。この対向状態におい
ては、例えば第2電極層3の電極幅の狭い第2帯状電極
3bは、第2外部電極5との接続部分を除いて、第1内
部電極層2の電極幅の広い第1帯状電極2aの領域に含
まれるように配置されている。
According to this structure, the first strip electrode 2a of the first internal electrode layer 2 and the second strip electrode 3b of the second internal electrode layer 3
Between the first external electrode 4 and the second external electrode 4.
It is derived from between the external electrode 5. In this facing state, for example, the second band-shaped electrode 3b having a narrow electrode width of the second electrode layer 3 has a large width of the first internal electrode layer 2 except for a portion connected to the second external electrode 5. It is arranged so as to be included in the region of the strip electrode 2a.

【0043】また、第1内部電極層2の第2帯状電極2
bと第2内部電極層3の第1帯状電極3aとの対向部分
で発生する容量は、第1外部電極4と第2外部電極5と
の間から導出される。この対向状態においては、例え
ば、第1電極層2の電極幅の狭い第2帯状電極2bは、
第2外部電極5との接続部分を除いて、第2内部電極層
3の電極幅の広い第1帯状電極3aの領域に含まれるよ
うに配置されている。
Further, the second band-like electrode 2 of the first internal electrode layer 2
The capacitance generated at the portion where b faces the first strip electrode 3a of the second internal electrode layer 3 is derived from between the first external electrode 4 and the second external electrode 5. In this facing state, for example, the second band-shaped electrode 2b having a narrow electrode width of the first electrode layer 2 is
Except for the connection portion with the second external electrode 5, the second internal electrode layer 3 is arranged so as to be included in the region of the first band-shaped electrode 3a having a wide electrode width.

【0044】上記構成の積層セラミックコンデンサはつ
ぎのように作製する。
The multilayer ceramic capacitor having the above structure is manufactured as follows.

【0045】まず、第1セラミックグリーンシートの上
に、第1内部電極層2となる導体膜を導電性ペーストを
形成する。即ち、第1内部電極層2を構成する第1及び
第2帯状電極2a、2bとなる導体膜を同時に印刷形成
する。
First, a conductive film to be the first internal electrode layer 2 is formed on the first ceramic green sheet by using a conductive paste. That is, the conductor films to be the first and second strip electrodes 2a and 2b constituting the first internal electrode layer 2 are simultaneously formed by printing.

【0046】第2セラミックグリーンシートの上に、第
2内部電極層3となる導体膜を導電性ペーストを形成す
る。即ち、第2内部電極層3を構成する第1及び第2帯
状電極3a、3bとなる導体膜を同時に印刷形成する。
On the second ceramic green sheet, a conductive film serving as the second internal electrode layer 3 is formed with a conductive paste. That is, the conductor films to be the first and second strip electrodes 3a and 3b constituting the second internal electrode layer 3 are simultaneously formed by printing.

【0047】この各帯状電極2a、2b(3b、3a)
は、グリーンシート上に規則的に並ぶように印刷する。
Each of the strip electrodes 2a, 2b (3b, 3a)
Are printed so as to be regularly arranged on a green sheet.

【0048】その後、第1セラミックグリーンシート及
び第2セラミックグリーンシートとを交互に積層し、ま
た、マージン用グリーンシートを積層し、図2に示すグ
リーンシートと帯状電極との関係になるように積層方向
に所定の寸法に切断して未焼成の積層体を形成する。
Thereafter, the first ceramic green sheets and the second ceramic green sheets are alternately laminated, and a margin green sheet is laminated, so that the green sheets and the strip electrodes shown in FIG. 2 are laminated. It is cut to a predetermined dimension in the direction to form an unfired laminate.

【0049】次いで未焼成積層体を所定の雰囲気、温度
で焼成し、内部電極層2、3および誘電体セラミック層
1a、1b・・・とを一体焼結体する。
Then, the unfired laminate is fired at a predetermined atmosphere and temperature, and the internal electrode layers 2, 3 and the dielectric ceramic layers 1a, 1b,... Are integrally sintered.

【0050】次に、上記構成の積層体10の一対の端面
に第1及び第2外部電極4、5を形成する。具体的に
は、積層体10の端面部分をAgまたはAg−Pd合金
からなる導電ペーストをディッピングして、積層体10
の一対の端面に露出した内部電極層2、3の第1帯状電
極2a、3aに接続するように、また、内部電極層2、
3の第2帯状電極2b、3bに接続するように導電性ペ
ーストを塗布する。そして、所定の雰囲気、温度で焼き
付け、さらに,半田食われが生じ難い材料からなるNi
メッキ層、SnまたはSn−Pb合金などの材料からな
る電極層を形成する。
Next, the first and second external electrodes 4 and 5 are formed on a pair of end surfaces of the laminated body 10 having the above structure. Specifically, a conductive paste made of Ag or an Ag-Pd alloy is dipped at an end face portion of the laminate 10 to form the laminate 10.
In order to connect to the first strip electrodes 2a, 3a of the internal electrode layers 2, 3 exposed on the pair of end faces,
A conductive paste is applied so as to be connected to the third second strip electrodes 2b, 3b. Then, baking is performed in a predetermined atmosphere and temperature, and furthermore, Ni made of a material that is unlikely to cause solder erosion.
An electrode layer made of a material such as a plating layer and Sn or a Sn—Pb alloy is formed.

【0051】上述のように本発明の積層セラミックコン
デンサによれば、誘電体セラミック層1a、1b・・・
の層間に配置された第1内部電極層2の第1帯状電極2
aは第1外部電極4に接続され、第2帯状電極2bは第
2外部電極5に接続されている。また、第2内部電極層
3の第1帯状電極3aは第1外部電極4に接続され、第
2帯状電極3bは第2外部電極5に接続されている。
As described above, according to the multilayer ceramic capacitor of the present invention, the dielectric ceramic layers 1a, 1b,.
1st strip electrode 2 of the first internal electrode layer 2 disposed between
a is connected to the first external electrode 4, and the second strip electrode 2 b is connected to the second external electrode 5. Further, the first strip electrode 3a of the second internal electrode layer 3 is connected to the first external electrode 4, and the second strip electrode 3b is connected to the second external electrode 5.

【0052】従って、上述の帯状電極の印刷時、また、
グリーンシートの積層時に、積層体10の長手方向に位
置ずれが発生したとしても、例えば、図2の第1内部電
極層2が左側にずれた場合、第1内部電極層2の第1帯
状電極2aと第2内部電極層3の第2帯状電極3bとの
対向面積は増加するものの、逆に、第1内部電極層2の
第2帯状電極2bと第2内部電極層3の第1帯状電極3
aとの対向面積は減少し、その対向面積に変動がない。
また、逆方向にずれた場合には、対向面積の増減が逆と
なる。このため、長手方向の位置ずれによる積層コンデ
ンサにおける容量のばらつきを効果的に低減することが
できる。
Therefore, when printing the above-mentioned strip-shaped electrode,
Even when a positional shift occurs in the longitudinal direction of the laminated body 10 when the green sheets are stacked, for example, if the first internal electrode layer 2 in FIG. 2 is shifted to the left, the first band-shaped electrode of the first internal electrode layer 2 2a and the second band-shaped electrode 3b of the second internal electrode layer 3 increase the facing area, but conversely, the second band-shaped electrode 2b of the first internal electrode layer 2 and the first band-shaped electrode of the second internal electrode layer 3 3
The area opposed to “a” decreases, and there is no change in the area opposed to “a”.
In addition, when it is shifted in the opposite direction, the increase and decrease of the facing area are reversed. For this reason, it is possible to effectively reduce the variation in the capacitance of the multilayer capacitor due to the displacement in the longitudinal direction.

【0053】また、同時に、帯状電極の印刷時、また、
グリーンシートの積層時に、積層体10の幅方向に位置
ずれが発生したとしても、例えば、図2の第1内部電極
層2が上側にずれた場合、その位置ずれ量が幅広の帯状
電極と幅狭の帯状電極との差による許容範囲であれば、
第1内部電極層2の第1帯状電極2aと第2内部電極層
3の第2帯状電極3bとの対向面積は変化しない、ま
た、第1内部電極層2の第2帯状電極2bと第2内部電
極層3の第1帯状電極3aとの対向面積も変動しない。
このため、幅方向の位置ずれによる積層コンデンサにお
ける容量のばらつきを皆無とすることができる。
At the same time, at the time of printing the strip electrode,
Even when a displacement occurs in the width direction of the laminate 10 during the lamination of the green sheets, for example, when the first internal electrode layer 2 in FIG. If it is within the allowable range due to the difference from the narrow strip electrode,
The facing area between the first strip electrode 2a of the first internal electrode layer 2 and the second strip electrode 3b of the second internal electrode layer 3 does not change, and the second strip electrode 2b of the first internal electrode layer 2 and the second strip electrode 2b do not change. The area of the internal electrode layer 3 facing the first strip electrode 3a does not change.
For this reason, there can be no variation in the capacitance of the multilayer capacitor due to the displacement in the width direction.

【0054】また、電極幅の広い第1内部電極層2の第
1帯状電極2aと電極幅の広い第2内部電極層3の第1
帯状電極3aとが位置ずれによりその一部が対向しあっ
ても、これらの帯状電極は同じ第1外部電極4に接続さ
れているため、浮遊容量が発生することはない。したが
って、第1帯状電極と第2帯状電極との間隔距離を小さ
くしても、容量変動がなく、小型で大容量化が可能な積
層セラミックコンデンサとなる。
The first band-shaped electrode 2a of the first internal electrode layer 2 having a wide electrode width and the first band-shaped electrode 2a of the second internal electrode layer 3 having a wide electrode width are formed.
Even if the strip electrodes 3a partially face each other due to positional displacement, these strip electrodes are connected to the same first external electrode 4, so that no floating capacitance is generated. Therefore, even if the distance between the first strip-shaped electrode and the second strip-shaped electrode is reduced, there is no variation in capacitance, and the multilayer ceramic capacitor can be reduced in size and increase in capacity.

【0055】また、電極幅の広い帯状電極2a、3aと
電極幅の狭い帯状電極2b、3bとが対向することにな
るため、帯状電極の長手方向の側辺が互いに重なり合わ
ないことになる。これにより、積層方向の密度分布の不
均一が緩和され、帯状電極周辺部の絶縁破壊による不良
率の発生頻度を大幅に緩和することができる。また、隣
接する帯状電極の側辺部分で発生する内部応力の集中部
の位置が、その積層方向において連続することなくずれ
るため、焼成時の内部欠陥が抑制され、耐サーマルショ
ック性が大幅に改善される。
Further, since the strip electrodes 2a, 3a having a large electrode width and the strip electrodes 2b, 3b having a narrow electrode width face each other, the longitudinal sides of the strip electrodes do not overlap each other. As a result, the non-uniformity of the density distribution in the stacking direction is reduced, and the frequency of occurrence of a defective rate due to dielectric breakdown around the strip-shaped electrode can be significantly reduced. In addition, the position of the concentrated portion of the internal stress generated in the side portion of the adjacent strip electrode is shifted without being continuous in the laminating direction, so internal defects during firing are suppressed and thermal shock resistance is greatly improved. Is done.

【0056】また、帯状電極との並設しあう間隔部分
は、脱バインダーガスの通り道あるいは逃げ道となった
り、また焼成を行う工程における熱処理時のシート上の
内部電極層と誘電体セラミックグリーンシートの膨張収
縮の差を緩和している。このため、脱バインダー時にお
ける内部応力歪、脱バインダー処理のしやすさ、積層体
チップの圧着性の改良が図られ、生産性と信頼性の高
い、特に容量の大きい積層セラミックコンデンサを得る
ことができる。
Further, the space between the strip-shaped electrodes and the gap between the strip-shaped electrodes serves as a passage or an escape route for the debinding gas, or the internal electrode layer on the sheet and the dielectric ceramic green sheet during the heat treatment in the firing step. The difference in expansion and contraction is reduced. For this reason, the internal stress distortion at the time of debinding, the ease of debinding treatment, and the crimpability of the multilayer chip are improved, and a multilayer ceramic capacitor with high productivity and high reliability, particularly with a large capacity, can be obtained. it can.

【0057】図4は、他の積層セラミックコンデンサの
コンデンサの第1内部電極層と第2内部電極層の構造を
説明する略図的平面図である。図5は第1内部電極層と
第2内部電極層の構造の厚み方向の対向状況を説明する
略図的横断面図である。図2、図3と同一部分は、同一
符号を付す。図において、2cは、第1内部電極層2を
構成する第1帯状電極であり、2dは第1内部電極層2
を構成する第2帯状電極であり、3cは第2内部電極層
3を構成する第1帯状電極であり、3dは、第2内部電
極層3を構成する第2帯状電極である。
FIG. 4 is a schematic plan view illustrating the structure of a first internal electrode layer and a second internal electrode layer of another multilayer ceramic capacitor. FIG. 5 is a schematic cross-sectional view for explaining the state of the structure of the first internal electrode layer and the second internal electrode layer facing each other in the thickness direction. 2 and 3 are denoted by the same reference numerals. In the figure, 2c is a first strip-shaped electrode constituting the first internal electrode layer 2, and 2d is a first internal electrode layer 2
, 3c is a first band-shaped electrode forming the second internal electrode layer 3, and 3d is a second band-shaped electrode forming the second internal electrode layer 3.

【0058】本実施例では、第1帯状電極2c、3c、
第2帯状電極2d、3dは共に実質的に同一の電極の幅
となっている。
In this embodiment, the first strip electrodes 2c, 3c,
The second strip electrodes 2d, 3d have substantially the same electrode width.

【0059】しかし、上述の幅方向の位置ずれによる容
量の変動を防止するために、例えば第1内部電極層2の
第1帯状電極2cと第2帯状電極2dとの並設部分の間
隔Wと第2内部電極層3の第1帯状電極3cと第2帯状
電極3dとの並設部分の間隔wとが相違している。即
ち、間隔W>間隔wとなっている。
However, in order to prevent the fluctuation of the capacitance due to the above-described displacement in the width direction, for example, the distance W between the juxtaposed portions of the first band-shaped electrode 2c and the second band-shaped electrode 2d of the first internal electrode layer 2 is set. The distance w between the juxtaposed portions of the first strip electrode 3c and the second strip electrode 3d of the second internal electrode layer 3 is different. That is, the interval W> the interval w.

【0060】そして、第1内部電極層2と第2内部電極
層3との重なり部分の幅方向の中心線は合致しているよ
うになっている。
The center line in the width direction of the overlapping portion between the first internal electrode layer 2 and the second internal electrode layer 3 is matched.

【0061】ここで、仮に、第1内部電極層2が長手方
向、例えば図4の左側に位置ずれが発生した場合には、
上述したように、第1内部電極層2の第1帯状電極2c
と第2内部電極層3の第2帯状電極3dとの対向面積が
増加し、第1内部電極層2の第2帯状電極2dと第2内
部電極層3の第1帯状電極3cとの対向面積が減少し、
全体としてその対向面積に変動がない。尚、逆方向に位
置ずれした時には、増減が逆となる。このため、長手方
向の位置ずれによる積層コンデンサにおける容量のばら
つきを効果的に低減することができる。
Here, if the first internal electrode layer 2 is displaced in the longitudinal direction, for example, in the left side of FIG. 4,
As described above, the first strip electrode 2c of the first internal electrode layer 2
The opposing area between the second internal electrode layer 3 and the second band electrode 3d increases, and the opposing area between the second internal electrode layer 2d of the first internal electrode layer 2 and the first internal band electrode 3c of the second internal electrode layer 3 increases. Decreases,
There is no change in the facing area as a whole. When the position is shifted in the opposite direction, the increase and decrease are reversed. For this reason, it is possible to effectively reduce the variation in the capacitance of the multilayer capacitor due to the displacement in the longitudinal direction.

【0062】また、第1内部電極層2が幅方向、例え
ば、図4の上側に位置ずれが発生した場合には、第1内
部電極層2の第1帯状電極2cと第2内部電極層3の第
2帯状電極3aとの対向面積が増加し、第1内部電極層
2の第2帯状電極2dと第2内部電極層3の第1帯状電
極3cとの対向面積が減少し、全体としてその対向面積
に変動がない。このため、幅方向の位置ずれによる積層
コンデンサにおける容量のばらつきを効果的に低減する
ことができる。
When the first internal electrode layer 2 is displaced in the width direction, for example, in the upper part of FIG. 4, the first band-like electrode 2c of the first internal electrode layer 2 and the second internal electrode layer 3 Of the first internal electrode layer 2 and the first band-shaped electrode 3c of the second internal electrode layer 3 decrease, and as a whole, There is no change in the facing area. For this reason, it is possible to effectively reduce the variation in the capacitance of the multilayer capacitor due to the displacement in the width direction.

【0063】尚、この位置ずれは、第1内部電極層2の
帯状電極2c、2d間の間隔Wと第2内部電極層3の帯
状電極3c、3d間の間隔wとの差ΔWの半分の値まで
許容できる。
This displacement is half the difference ΔW between the interval W between the strip electrodes 2c and 2d of the first internal electrode layer 2 and the interval w between the strip electrodes 3c and 3d of the second internal electrode layer 3. Values up to acceptable.

【0064】導電性ペーストの印刷位置ずれやグリーン
シートの積層ずれは、通常の製造管理によって製造して
も、100μm程度発生してしまう。従って、差ΔWの
半分の値を100μm以上に設定すれば通常の幅方向の
位置ずれが発生しても、積層コンデンサにおける容量の
ばらつきを効果的に低減することができる。
The printing position shift of the conductive paste and the stacking shift of the green sheet are generated by about 100 μm even when manufactured by ordinary manufacturing management. Therefore, if the half value of the difference ΔW is set to 100 μm or more, even if a normal displacement in the width direction occurs, the variation in capacitance of the multilayer capacitor can be effectively reduced.

【0065】これにより、導体性ペーストを用いて各グ
リーンシート上に帯状電極を印刷形成する際、また、印
刷処理したグリーンシート積層する際、長手方向や幅方
向に位置ずれが発生しも、全体の容量値の変動が皆無と
なる。
In this way, when a band-shaped electrode is formed on each green sheet by printing using a conductive paste, and when the printed green sheets are laminated, misalignment occurs in the longitudinal direction or the width direction. No change in the capacitance value.

【0066】その他の作用も、図2、図3を用いて説明
した作用も達成される。
Other functions and the functions described with reference to FIGS. 2 and 3 are also achieved.

【0067】尚、上述の実施例では、1つの誘電体セラ
ミック層間に配置した帯状電極の数は、2つの帯状電極
を有しているが、複数に並設しても構わない。
In the above-described embodiment, the number of the strip electrodes arranged between one dielectric ceramic layers is two, but may be plural.

【0068】また、第1の内部電極層2を構成する第1
の帯状電極2aと第2の帯状電極2bとの電極幅を各々
広く、第2の内部電極層3を構成する第1の帯状電極3
aと第2の帯状電極3bとの電極幅を狭くして、第1の
内部電極層2を構成する第1の帯状電極2aと第2の帯
状電極2bとの並設間隔と、第2の内部電極層3を構成
する第1の帯状電極3aと第2の帯状電極3bとの並設
間隔とを夫々相違させても構わない。
Further, the first internal electrode layer 2
The first strip electrode 3 constituting the second internal electrode layer 3 has a wider electrode width between the first strip electrode 2a and the second strip electrode 2b.
a and the second strip-shaped electrode 3b, the width of the first strip-shaped electrode 2a and the second strip-shaped electrode 2b constituting the first internal electrode layer 2 are reduced. The juxtaposed intervals between the first strip electrodes 3a and the second strip electrodes 3b constituting the internal electrode layer 3 may be different from each other.

【0069】[0069]

【発明の効果】以上のように、本発明によれば、長手方
向に印刷ずれも積層ずれが発生しても、静電容量バラツ
キが極めて小さく、また、浮遊容量の発生を抑え、小型
で大容量化が可能な積層セラミックコンデンサとなる。
As described above, according to the present invention, even if printing misalignment or lamination misalignment occurs in the longitudinal direction, the variation in capacitance is extremely small, the occurrence of stray capacitance is suppressed, and the size and size are reduced. The resulting multilayer ceramic capacitor has a capacity.

【0070】また、内部電極層を構成する帯状電極の電
極幅を相違させる、また、帯状電極の間隔を相違させる
ことにより、さらに幅方向の位置ずれが発生しても、静
電容量バラツキが極めて小さくすることができる積層セ
ラミックコンデンサとなる。
Further, by making the electrode widths of the strip electrodes constituting the internal electrode layers different, and by making the intervals of the strip electrodes different, even if a further displacement occurs in the width direction, the capacitance variation is extremely large. The multilayer ceramic capacitor can be reduced in size.

【0071】また、対向しあう帯状電極の側辺が互いに
重なり合わないため、積層方向の密度分布の不均一が緩
和され、絶縁破壊による不良率の発生頻度を大幅に緩和
することができ、焼成時の内部欠陥が抑制され、耐熱衝
撃性が大幅に改善される。
Further, since the sides of the strip-shaped electrodes facing each other do not overlap each other, the unevenness of the density distribution in the laminating direction is reduced, and the frequency of occurrence of a defective rate due to dielectric breakdown can be greatly reduced. Internal defects at the time are suppressed, and the thermal shock resistance is greatly improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の積層セラミックコンデンサの外観斜視
図である。
FIG. 1 is an external perspective view of a multilayer ceramic capacitor according to the present invention.

【図2】本発明の積層セラミックコンデンサの概略平面
図である。
FIG. 2 is a schematic plan view of the multilayer ceramic capacitor of the present invention.

【図3】本発明の積層セラミックコンデンサの横断面図
である。
FIG. 3 is a cross-sectional view of the multilayer ceramic capacitor of the present invention.

【図4】本発明の他の積層セラミックコンデンサの概略
平面図である。
FIG. 4 is a schematic plan view of another multilayer ceramic capacitor of the present invention.

【図5】本発明の他の積層セラミックコンデンサの横断
面図である。
FIG. 5 is a cross-sectional view of another multilayer ceramic capacitor of the present invention.

【図6】従来の積層セラミックコンデンサの内部電極を
示す概略平面図である。
FIG. 6 is a schematic plan view showing internal electrodes of a conventional multilayer ceramic capacitor.

【図7】図6の積層セラミックコンデンサの横断面図で
ある。
7 is a cross-sectional view of the multilayer ceramic capacitor of FIG.

【図8】従来の積層セラミックコンデンサの内部電極を
示す概略平面図である。
FIG. 8 is a schematic plan view showing internal electrodes of a conventional multilayer ceramic capacitor.

【図9】図6の積層セラミックコンデンサの横断面図で
ある。
9 is a cross-sectional view of the multilayer ceramic capacitor of FIG.

【図10】従来の積層セラミックコンデンサの帯状電極
を示す概略平面図である。
FIG. 10 is a schematic plan view showing a strip electrode of a conventional multilayer ceramic capacitor.

【図11】図10の積層セラミックコンデンサの横断面
図である。
11 is a cross-sectional view of the multilayer ceramic capacitor of FIG.

【符号の説明】[Explanation of symbols]

1・・・積層体 1a、1b・・・誘電体セラミック層 2・・・第1内部電極層 2a、2c・・・第1帯状電極 2b、2d・・・第2帯状電極 3・・・第2内部電極層 3b、3c・・・第1帯状電極 3a、3d・・・第2帯状電極 4・・・・第1外部電極 5・・・・第2外部電極 DESCRIPTION OF SYMBOLS 1 ... Laminated body 1a, 1b ... Dielectric ceramic layer 2 ... 1st internal electrode layer 2a, 2c ... 1st strip electrode 2b, 2d ... 2nd strip electrode 3 ... No. 2 internal electrode layers 3b, 3c first band-shaped electrodes 3a, 3d second band-shaped electrodes 4 first external electrodes 5 second external electrodes

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5E001 AB03 AC08 AC09 AC10 AE01 AE02 AE03 AF00 AF06 AH01 AH09 AJ01 5E082 AA01 AB03 BC14 BC33 BC35 BC38 BC39 EE04 EE11 EE16 EE23 EE35 FF05 FG06 FG26 FG27 FG54 GG10 GG11 GG26 GG28 HH43 JJ03 JJ05 JJ12 JJ21 JJ23 LL02 MM24  ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5E001 AB03 AC08 AC09 AC10 AE01 AE02 AE03 AF00 AF06 AH01 AH09 AJ01 5E082 AA01 AB03 BC14 BC33 BC35 BC38 BC39 EE04 EE11 EE16 EE23 EE35 FF05 FG06 FG26 FG27 GG27 GG27 GG27 JJ12 JJ21 JJ23 LL02 MM24

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 複数積層した矩形状の誘電体セラミック
層の層間に第1内部電極層を、該層間と隣接する層間に
第2内部電極層を配置して成る積層体の一対の端面に第
1及び第2外部電極を形成してなる積層セラミックコン
デンサにおいて、 前記第1及び第2内部電極層には、それぞれ第1外部電
極と接続する第1帯状電極と、第2外部電極層と接続す
る第2帯状電極とが各々並設されており、第1内部電極
層の第1帯状電極は、第2内部電極層の第2帯状電極
に、第1内部電極層の第2帯状電極は、第2内部電極層
の第1帯状電極にそれぞれ誘電体セラミック層を介して
対向していることを特徴とする積層セラミックコンデン
サ。
A first internal electrode layer is disposed between a plurality of laminated rectangular dielectric ceramic layers, and a second internal electrode layer is disposed between adjacent layers. In the multilayer ceramic capacitor formed with first and second external electrodes, the first and second internal electrode layers are respectively connected to a first strip-shaped electrode connected to the first external electrode and a second external electrode layer. The second band-shaped electrodes are arranged side by side. The first band-shaped electrodes of the first internal electrode layer are connected to the second band-shaped electrodes of the second internal electrode layer, and the second band-shaped electrodes of the first internal electrode layer are connected to the second band-shaped electrode. (2) A multilayer ceramic capacitor characterized in that it faces a first strip-shaped electrode of an internal electrode layer via a dielectric ceramic layer.
【請求項2】 前記第1内部電極層の第1帯状電極及び
第の2の内部電極層の第1帯状電極の電極幅が、前記第
1内部電極層の第2帯状電極の電極幅及び第2内部電極
層の第2帯状電極の電極幅よりも広くなっているをこと
を特徴とする請求項1記載の積層セラミックコンデン
サ。
2. An electrode width of a first strip electrode of the first internal electrode layer and a first strip electrode of the second internal electrode layer are equal to an electrode width of a second strip electrode of the first internal electrode layer. 2. The multilayer ceramic capacitor according to claim 1, wherein the width of the second internal electrode layer is wider than the electrode width of the second strip electrode.
【請求項3】 前記第1内部電極層の第1帯状電極と第
2帯状電極とが併設しあう間隔が、第2内部電極層の第
1帯状電極と第2帯状電極とが併設しあう間隔と相違し
ていることを特徴とする請求項1記載の積層セラミック
コンデンサ。
3. An interval at which the first strip electrode and the second strip electrode of the first internal electrode layer are provided side by side, and an interval at which the first strip electrode and the second strip electrode of the second internal electrode layer are provided side by side. The multilayer ceramic capacitor according to claim 1, wherein the multilayer ceramic capacitor is different from the multilayer ceramic capacitor.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007043001A (en) * 2005-08-05 2007-02-15 Tdk Corp Method of manufacturing laminated capacitor
JP2008060378A (en) * 2006-08-31 2008-03-13 Tdk Corp Multilayer capacitor array
JP2009218363A (en) * 2008-03-10 2009-09-24 Tdk Corp Feedthrough multilayer capacitor
JP2010258402A (en) * 2008-09-26 2010-11-11 Sony Corp Capacitance element and resonance circuit
JP2013131548A (en) * 2011-12-20 2013-07-04 Tdk Corp Multilayer capacitor array
JP7453888B2 (en) 2020-09-16 2024-03-21 太陽誘電株式会社 Ceramic electronic components and their manufacturing method

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007043001A (en) * 2005-08-05 2007-02-15 Tdk Corp Method of manufacturing laminated capacitor
JP4539489B2 (en) * 2005-08-05 2010-09-08 Tdk株式会社 Manufacturing method of multilayer capacitor
JP2008060378A (en) * 2006-08-31 2008-03-13 Tdk Corp Multilayer capacitor array
JP2009218363A (en) * 2008-03-10 2009-09-24 Tdk Corp Feedthrough multilayer capacitor
JP2010258402A (en) * 2008-09-26 2010-11-11 Sony Corp Capacitance element and resonance circuit
JP2013131548A (en) * 2011-12-20 2013-07-04 Tdk Corp Multilayer capacitor array
JP7453888B2 (en) 2020-09-16 2024-03-21 太陽誘電株式会社 Ceramic electronic components and their manufacturing method

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