JP2000134268A - 送受信バッファを備える集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】送受信するフォーマットが複数種類存在する場
合に、フォーマット毎にバッファ内の書き込み先及び読
み出し先を変更することができない。 【解決手段】集積回路装置は、受信データ又は送信デー
タを一時記憶するバッファと、非分割状態のバッファへ
のアドレスを設定する非分割用アドレス設定部と、分割
状態のサブバッファへのアドレスを設定する複数のサブ
バッファ用アドレス設定部と、アドレス設定制御部と、
サブバッファのサイズが設定されるサイズ設定部とを有
する。そして、アドレス設定制御部は、サイズ設定部に
設定されたサブバッファのサイズに応じて、サブバッフ
ァ用アドレス設定部にサブバッファ内のアドレス領域を
設定すると共に、バッファが非分割のとき非分割用アド
レス設定部のアドレスを有効化し、バッファが分割状態
のときサブバッファ用アドレス設定部のアドレスを有効
化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通信機能をもつ集
積回路装置、特にデータの送受信時において複数のデー
タフォーマットに柔軟に対応可能なバッファメモリを有
する集積回路装置に関する。

【０００２】

【従来の技術】マイクロコンピュータ等の集積回路装置
とホストコンピュータや外部周辺装置との間でデータ通
信を行う場合、そのデータ通信は、データのフォーマッ
トや通信速度等を定めた通信プロトコルに従って行われ
る。

【０００３】近年、データ通信において、通信プロトコ
ルは複雑化し通信速度は高速化の傾向にあるが、通信デ
ータを受信又は送信する側である集積回路装置の処理速
度は、通信速度に追いついていないのが現状である。こ
のため、集積回路装置内にＦＩＦＯ等のバッファを設
け、そのバッファに送受信するデータを一時記憶させ、
バッファに記憶させたデータに対して集積回路装置の処
理速度に従ったデータ処理を行い、通信速度と処理速度
の違いを解決している。

【０００４】図９は、従来のデータ通信における動作説
明図（Ｉ）である。図９（１）に示すように、ＣＰＵ１
８０、ＲＡＭ１８１、バッファ１８２等を有する集積回
路装置１００が、ホストコンピュータ２０１と通信回線
２０２を介してデータ通信を行う場合について説明す
る。

【０００５】集積回路装置１００がホストコンピュータ
２０１からのデータを受信する場合、そのデータのフォ
ーマットが、図９（２）に示すように、ａバイトのデー
タＡとｂバイトのデータＢとｃバイトのデータＣのデー
タ列１０１であるとする。この場合、集積回路装置１０
０内のバッファ１８２が、図９（３）に示すように（ａ
＋ｂ＋ｃ）バイトの記憶容量を有する場合は、データ列
１０１を一括して一時記憶することができる。

【０００６】この場合、バッファ１８２に一括して一時
記憶されたデータ列１０１は、集積回路装置１００内の
ＲＡＭ１８１に転送され、通信プロトコルで定められた
バイト数毎にソフトウェアで解釈され処理される。

【０００７】図１０は、複数のバッファを用いた従来の
データ通信における動作説明図（II）である。この場合
は、集積回路装置１００内に、通信プロトコルで定めら
れた各バイト数毎の記憶容量を有する複数のバッファ１
８５、１８６、１８７と、受信データのバイト数をカウ
ントして適切なバッファにデータを分配するデータ分配
回路１８９とが設けられる。そして、データ分配回路１
８９により、通信プロトコルで定められたバイト数毎に
受信データの書き込み先のバッファを変更する。このよ
うにすれば、それぞれのバッファ１８５、１８６、１８
７に一時記憶した受信データを独立に処理できるので、
データの処理効率を向上させることができる。

【０００８】次に、集積回路装置１００からホストコン
ピュータ２０１にデータを送信する場合について説明す
る。その際、図９のように１つのバッファ１８２を使用
する場合は、通信プロトコルで定められたフォーマット
に従いＲＡＭ１８１に送信データを順に設定し、そのデ
ータをバッファ１８２に転送してから送信を行う。

【０００９】一方、図１０のように複数のバッファを使
用する場合は、通信プロトコルで定められたファーマッ
トで決まる数、サイズのバッファ１８５、１８６、１８
７に送信データを書き込み、書き込みが終了した時点で
バッファ１８５、１８６、１８７をフォーマットで決め
られた順に読み出して送信を行う。

【００１０】

【発明が解決しようとする課題】図９のように集積回路
装置内に１つのバッファを設ける場合、データ受信の場
合は、１つのバッファに一時記憶した受信データをＲＡ
Ｍ等のメモリに転送し、通信プロトコルで定められたバ
イト数毎にその受信データをソフトウェアで解釈してい
た。また、データ送信の場合は、ＲＡＭ等のメモリに送
信データを順に設定し、そのデータをバッファに転送し
て送信を行っていた。

【００１１】しかしながら、これらの従来の方法は通信
プロトコルで定められたフォーマットが固定されている
場合は有効であるが、送受信するフォーマットが複数種
類存在する場合に、フォーマット毎にバッファ内の書き
込み先及び読み出し先を変更することが困難になる。ま
た、ハードウェアの変更が困難な場合はソフトウェアに
よって変更するしかなく、ソフトウェアの負担が大きく
なり、システム処理の効率も下がるといった問題が生じ
ていた。

【００１２】一方、図１０のように集積回路装置内に複
数のバッファを設ける場合は、通信プロトコルで定めら
れたフォーマットが複数の場合に、その複数のファーマ
ットに対して更に複数のバッファが必要になり、バッフ
ァの数が増大して集積回路装置の回路規模が大きくなっ
てしまう。

【００１３】そこで、本発明は、通信プロトコルで定め
られたフォーマットが複数の場合でも、ソフトウェアへ
の負担を最小限とし、比較的簡単なハードウェアの切り
替えで、複数のフォーマットに対応した処理や設定がで
きる集積回路装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】上記の目的は、送受信デ
ータを一時記憶するバッファと、非分割状態の前記バッ
ファへのアドレスを設定する非分割用アドレス設定部
と、前記バッファが論理的に分割されたサブバッファ毎
に設けられ、それぞれの前記サブバッファへのアドレス
を設定する複数のサブバッファ用アドレス設定部と、前
記サブバッファのサイズが設定されるサイズ設定部と、
前記サイズ設定部に設定された前記サブバッファのサイ
ズに応じて、前記サブバッファ用アドレス設定部に前記
サブバッファ内のアドレス領域を設定し、前記バッファ
が非分割状態のとき前記非分割用アドレス設定部のアド
レスを有効化し、前記バッファが分割状態のとき前記サ
ブバッファ用アドレス設定部のアドレスを有効化するア
ドレス設定制御部とを有し、非分割状態の前記バッファ
は、前記非分割用アドレス設定部のアドレスに応じて、
前記送受信データの書き込み又は読み出しが行われ、前
記サブバッファは、対応する前記サブバッファ用アドレ
ス設定部からのアドレスに応じて、前記送受信データの
読み出し又は書き込みが行われることを特徴とする集積
回路装置を提供することにより達成される。

【００１５】本発明によれば、バッファは、データの送
受信時に非分割状態となり、単一のバッファとして送受
信が可能である。一方、バッファは、バッファに受信し
たデータの読み出し時、又は送信データのバッファへの
書き込み時は分割状態となり、データフォーマットに対
応したサイズのサブバッファとして、独立して読み出し
又は書き込みが可能である。また、サブバッファのサイ
ズをサイズ設定部に設定するだけで、任意のサイズに分
割することができる。このため、異なるデータフォーマ
ットに対応してバッファをサブバッファに分割して使用
することができ、柔軟性のある送受信バッファの構成が
可能になる。

【００１６】また、本発明の集積回路装置は、複数のデ
ータフォーマットを有する通信プロトコルプログラムを
格納するメモリを有し、前記通信プロトコルプログラム
によって、前記サイズ設定部にそれぞれの前記データフ
ォーマットに応じて前記サブバッファのサイズが設定さ
れることを特徴とする。

【００１７】本発明によれば、通信プロトコルに従った
データフォーマットが複数存在する場合でも、通信プロ
トコルプログラムによりサブバッファのサイズを設定す
れば送受信バッファをデータフォーマットに合わせるこ
とができ、異なるデータフォーマットに対して柔軟に対
応することができる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、かかる実施の
形態が本発明の技術的範囲を限定するものではない。

【００１９】図１は、本発明の実施の形態の集積回路装
置１００のブロック図である。集積回路装置１００は、
ホストコンピュータ２０１に対し通信回線２０２を介し
てデータを送受信するバッファ１０２、バッファ１０２
に対するデータの書き込み又は読み出し先のアドレスを
設定するアドレス設定部１９２、アドレス設定部１９２
に対するポインタ値とフラグを設定するアドレス設定制
御部１９１、バッファ１０２に対するデータの書き込み
読み出し部であるレジスタ１９３、バッファ１０２を通
信フォーマットに従って分割する場合のバイト数を設定
するサイズ設定部１０３、通信プロトコル制御プログラ
ムを格納するＲＯＭ１９０、ＣＰＵ１８０等を有する。

【００２０】バッファ１０２は複数の通信フォーマット
に対応して分割可能である。そのために、アドレス設定
部１９２には、バッファ１０２が分割された場合に、分
割されたそれぞれのサブバッファに対するリードポイン
タＲＰ＃０〜ＲＰ＃２、及びライトポインタＷＰ＃０〜
ＷＰ＃２が設けられる。なお、バッファ１０２が非分割
の場合は、リードポインタＲＰＭ及びライトポインタＷ
ＰＭが使用される。

【００２１】アドレス設定制御部１９１は、アドレス設
定部１９２のポインタ値を設定すると共に、バッファ１
０２が分割された場合に、分割されたそれぞれのサブバ
ッファに対するエンプティフラグＥＦ＃０〜ＥＦ＃２、
及びフルフラグＦＦ＃０〜ＦＦ＃２を有する。バッファ
１０２が非分割の場合は、エンプティフラグＥＦＭ及び
フルフラグＦＦＭが使用される。また、バッファ分割フ
ラグＢＤＦは、バッファ１０２の分割又は非分割を示す
フラグである。

【００２２】バッファ１０２に対するデータの書き込み
及び読み出しを行うレジスタ１９３は、００Ｈ番地から
０３Ｈ番地に割り当てられる。レジスタ１９３の００Ｈ
番地から０２Ｈ番地は、分割されたそれぞれのサブバッ
ファに対する書き込み読み出しレジスタとして利用さ
れ、０３Ｈ番地はバッファ１０２が非分割のときに利用
される。

【００２３】ＣＰＵ１８０とレジスタ１９３等は、デー
タバス１９４及びアドレスバス１９５で接続される。ま
た、ＣＰＵ１８０は、レジスタ１９３及びアドレス設定
部１９２に、書き込みストローブ信号１９７又は読み出
しストローブ信号１９６を出力し、レジスタ１９３内の
送信データをバッファ１０２に書き込んだり、バッファ
１０２から受信データをレジスタ１９３に読み出したり
等の処理を実行する。

【００２４】また、バッファ１０２から受信データを読
み出したり、送信データを書き込む場合、アドレス設定
制御部１９１は、アドレス設定部１９２にリードライト
ポインタ選択信号１３０、ポインタ値設定信号１３１、
１３３を出力し、アドレス設定部１９２は、アドレス設
定制御部１９１にエンプティフラグ設定信号１３２、フ
ルフラグ設定信号１３４を出力する。

【００２５】次に、集積回路装置１００がホストコンピ
ュータ２０１からデータを受信する場合について、各部
の動作を順を追って説明する。

【００２６】（１）先ず、ＣＰＵ１８０は、ＲＯＭ１９
０に格納されているフォーマットに従って、バッファ１
０２を分割して得られるサブバッファのサイズを示すバ
イト数ａ、ｂ、ｃをサイズ設定部１０３に書き込む。そ
して、集積回路装置１００がデータを受信する場合、ア
ドレス設定制御部１９１は、バッファ分割フラグＢＤＦ
を「０」に設定して、バッファ１０２を非分割に設定す
る。

【００２７】（２）次に、アドレス設定制御部１９１
は、アドレス設定部１９２の非分割用のリードポインタ
ＲＰＭとライトポインタＷＰＭに初期値「０」を設定
し、さらに所定の領域に深さ「ａ＋ｂ＋ｃ」を設定す
る。なお、深さ「ａ＋ｂ＋ｃ」は、受信データの全バイ
ト数である。

【００２８】（３）非分割用ライトポインタＷＰＭに初
期値「０」が設定されると、そのポインタ値をアドレス
にしてバッファ１０２はデータを受信して書き込み、書
き込む毎に非分割用ライトポインタＷＰＭをインクリメ
ントする。

【００２９】（４）非分割用ライトポインタＷＰＭがイ
ンクリメントされ、非分割用リードポインタＲＰＭの値
との差が深さ「ａ＋ｂ＋ｃ」に等しくなった時、即ち、 ＷＰＭ−ＲＰＭ＝ａ＋ｂ＋ｃ の時に、アドレス設定制御部１９１内の非分割用フルフ
ラグＦＦＭは「１」に設定される。この非分割用フルフ
ラグＦＦＭの「１」への設定は、アドレス設定部１９２
により上記演算式からフルフラグ設定信号１３４が生成
されることで行われる。

【００３０】（５）非分割用フルフラグＦＦＭが「１」
になると、アドレス設定制御部１９１は、アドレス設定
部１９２内の分割用リードポインタＲＰ＃０、ＲＰ＃
１、ＲＰ＃２に初期値「０」、「ａ」、「ａ＋ｂ」を設
定し、分割用ライトポインタＷＰ＃０、ＷＰ＃１、ＷＰ
＃２にサブバッファのサイズ（深さ）ａ、ｂ、ｃに対応
して「ａ」、「ａ＋ｂ」、「ａ＋ｂ＋ｃ」を設定し、有
効化する。ここに、深さ「ａ」、「ｂ」、「ｃ」は、フ
ォーマットに従った受信データのバイト数である。これ
によりバッファ１０２は論理的に分割される。また、非
分割用フルフラグＦＦＭ＝「１」の非反転論理により、
バッファ分割フラグＢＤＦは「１」に設定され、分割用
リード、ライトポインタが有効化される。

【００３１】（６）バッファ１０２が論理的に分割され
ると、ＣＰＵ１８０からレジスタ１９３への００Ｈ番地
読み出し命令に応答して、分割用リードポインタＲＰ＃
０のポインタ値をアドレスにしてバッファ１０２からデ
ータが読み出され、レジスタ１９３の００Ｈ番地に書き
込まれる。そして、分割用リードポインタＲＰ＃０がイ
ンクリメントされる。

【００３２】（７）レジスタ１９３の００Ｈ番地に対す
るデータの読み出しが終了し、分割用リードポインタＲ
Ｐ＃０の値と分割用ライトポインタＷＰ＃０の値が等し
くなった時、即ち、 ＲＰ＃０＝ＷＰ＃０＝ａ の時に、アドレス設定制御部１９１内の分割用エンプテ
ィフラグＥＦ＃０が「１」に設定される。この分割用エ
ンプティフラグＥＦ＃０の「１」の設定は、アドレス設
定部１９２により上記演算式からエンプティフラグ設定
信号１３２が生成されることで行われる。

【００３３】（８）分割された次のサブバッファのデー
タを読み出すために、上記の（６）、（７）をレジスタ
１９３の００１Ｈ番地について行う。

【００３４】（９）分割された更に次のサブバッファの
データを読み出すために、上記の（６）、（７）をレジ
スタ１９３の００２Ｈ番地について行う。

【００３５】（１０）アドレス設定制御部１９１は、分
割用エンプティフラグＥＦ＃０、ＥＦ＃１、ＥＦ＃２が
全て１になるのに応答して、それらのＮＡＮＤ論理によ
りバッファ分割フラグＢＤＦを「０」に設定し、バッフ
ァ１０２を非分割に切り替える。これにより、バッファ
１０２は次のデータの受信が可能になる。

【００３６】次に、集積回路装置１００がホストコンピ
ュータ２０１にデータを送信する場合について説明す
る。データ送信はデータ受信と逆の動作となり、最初に
分割状態のサブバッファに送信データを書き込み、書き
込み終了後にサブバッファを非分割状態の単一のバッフ
ァに変換してデータを送信する。

【００３７】即ち、サイズ設定部１０３は、送信データ
がサブバッファに書き込まれる前に、送信フォーマット
に合わせて、あらかじめサブバッファのサイズを示す
ａ、ｂ、ｃに設定され、バッファ１０２は、サイズ設定
部１０３の設定に従い、３つのサブバッファに論理的に
分割される。

【００３８】論理的に分割された３つのサブバッファに
送信データが書き込まれると、アドレス設定制御部１９
１はバッファ分割フラグＢＤＦを「０」にリセットし、
３つのサブバッファを単一の非分割バッファ１０２に戻
す。

【００３９】非分割バッファ１０２から送信データが送
信されるが、非分割バッファ１０２には、分割時にサイ
ズ設定部１０３のサイズに従った送信データが格納され
るので、非分割バッファ１０２は、通信プロトコルで定
められた送信フォーマットのデータ列１０１を送信する
ことができる。

【００４０】図２〜図４は、本発明の実施の形態の集積
回路装置１００におけるデータ受信時の説明図（Ｉ）〜
（III）である。図２〜図４により、データ受信におけ
るバッファ１０２等の状態を説明する。

【００４１】図２（１）は、通信プロトコルで定められ
た受信フォーマットのデータ列１０１を示し、データ列
１０１は、２バイトのデータＡ、４バイトのデータＢ、
２バイトのデータＣの順に通信回線２０２を介して受信
される。

【００４２】図２（２）は、データ列１０１の先頭から
２バイトのデータＡを受信した場合のバッファ１０２、
アドレス設定部１９２、アドレス設定制御部１９１の状
態を示す。この場合、アドレス設定部１９２内の非分割
用ライトポインタＷＰＭは「２」となり、バッファ１０
２に２バイトのデータＡが書き込まれたことを示す。ア
ドレス設定部１９２内の非分割用リードポインタＲＰＭ
は、データがまだ読み出されていないため初期値「０」
のままである。

【００４３】一方、アドレス設定制御部１９１内の非分
割用エンプティフラグＥＦＭは、バッファ１０２内にデ
ータが存在してＷＰＭ≠ＲＰＭであるので「０」であ
り、非分割用フルフラグＦＦＭは、データがバッファ１
０２に全て書き込まれておらずＷＰＭ−ＲＰＭ＝２＜８
であるので「０」である。また、バッファ分割フラグＢ
ＤＦは「０」でありバッファ１０２が１つの非分割バッ
ファとして動作していることを示す。

【００４４】図２（３）は、データ列１０１の受信が完
了した場合のバッファ１０２等の状態を示す。この場
合、アドレス設定部１９２内の非分割用ライトポインタ
ＷＰＭは「８」となり、バッファ１０２にデータ列１０
１の８バイトのデータＡ、Ｂ、Ｃが全て書き込まれたこ
とを示す。即ち、ＷＰＭ−ＲＰＭ＝８になり、フルフラ
グ設定信号１３４によってアドレス設定制御部１９１内
の非分割用フルフラグＦＦＭは「１」にセットされ、バ
ッファ１０２が受信完了であることを示す。次に、非分
割用フルフラグＦＦＭ＝「１」の非反転論理により、バ
ッファ分割フラグＢＤＦが「１」に設定されバッファは
分割状態になる。

【００４５】図３（１）は、サイズ設定部１０３のデー
タに従って分割されたバッファ１０２等の状態を示す。
この場合、サイズ設定部１０３は、受信するデータ列１
０１の受信フォーマットに合わせて、あらかじめＰｔ０
＝「２」、Ｐｔ１＝「４」、Ｐｔ２＝「２」に設定され
る。このサイズ設定部１０３への設定は、ＣＰＵ１８０
がＲＯＭ１９０内のプログラムに従って行う。

【００４６】このように、バッファ１０２がデータ列１
０１の受信を完了し、バッファ分割フラグＢＤＦが
「１」にセットされると、次の通り、バッファ１０２
は、サイズ設定部１０３で設定したサイズのサブバッフ
ァ１２０、１２１、１２２に論理的に分割される。

【００４７】即ち、アドレス設定部１９２の分割用リー
ドポインタＲＰ＃０、ＲＰ＃１、ＲＰ＃２には、各サブ
バッファの先頭アドレスを示す初期値「０」、「２」、
「６」が設定され、分割用ライトポインタＷＰ＃０、Ｗ
Ｐ＃１、ＷＰ＃２には、各サブバッファのサイズに対応
した最終アドレスを示す「２」、「６」、「８」が設定
され、有効化される。

【００４８】また、バッファ１０２にはデータが全て書
き込まれていて、ＷＰ≠ＲＰになっているので、アドレ
ス設定制御部１９１の分割用エンプティフラグＥＦ＃
０、ＥＦ＃１、ＥＦ＃２は全て「０」に設定され、ＷＰ
−ＲＰ＝サブバッファサイズになっているので、分割用
フルフラグＦＦ＃０、ＦＦ＃１、ＦＦ＃２は全て「１」
に設定される。これらのエンプティフラグ、フルフラグ
の設定は、リードポインタＲＰとライトポインタＷＰ及
びサブバッファサイズが設定されると、アドレス設定部
１９２が生成するフルフラグ設定信号１３４、エンプテ
ィフラグ設定信号１３２により自動的に行われる。

【００４９】図３（２）は、バッファ１０２の読み出し
時のタイムチャートを示す。集積回路装置１００内のＣ
ＰＵ１８０は、読み出しストローブ信号ＲＤＳとアドレ
ス信号ＡＤＤを出力し、各サブバッファ１２２、１２
１、１２０から受信データの読み出しを行う。この場
合、前述のように、サブバッファ１２２、１２１、１２
０にはそれぞれレジスタ１９３の００Ｈ番地、０１Ｈ番
地、０２Ｈ番地が割り当てられる。

【００５０】図３（２）に示すように、時間ｔ１、ｔ２
でサブバッファ１２２に格納された２バイトのデータＡ
１、Ａ２が読み出され、時間ｔ３〜ｔ６でサブバッファ
１２１に格納された４バイトのデータＢ１、Ｂ２、Ｂ
３、Ｂ４が読み出される。また、時間ｔ７、ｔ８でサブ
バッファ１２０に格納された２バイトのデータＣ１、Ｃ
２が読み出される。なお、図３（２）では、サブバッフ
ァ１２２、１２１、１２０へのアクセスは、その順番で
連続して行う場合を示したが、アドレス信号ＡＤＤを変
更することにより、各サブバッファへのアクセスを、１
つずつ任意の順番に行うことも可能である。

【００５１】図４（１）は、時間ｔ４におけるバッファ
１０２等の状態を示す。時間ｔ４ではサブバッファ１２
２のデータＡは全て読み出されており、アドレス設定部
１９２内の分割用リードポインタＲＰ＃０は「２」にな
り、ＲＰ＃０＝ＷＰ＃０＝２になった結果、アドレス設
定制御部１９１内の分割用エンプティフラグＥＦ＃０は
「１」にセットされる。尚、データＡが読み出されたこ
とで分割用フルフラグＦＦ＃０は「０」にリセットされ
ている。

【００５２】時間ｔ４では図３（２）に示すように、サ
ブバッファ１２１はデータＢ２まで読み出されており、
アドレス設定部１９２内の分割用リードポインタＲＰ＃
１は「４」になり、ＲＰ＃１≠ＷＰ＃１であるので分割
用エンプティフラグＥＦ＃１は「０」のままである。ま
た、データＢが読み出されたので、アドレス設定制御部
１９１内の分割用フルフラグＦＦ＃１は「０」になって
いる。

【００５３】図４（２）は、時間ｔ８におけるバッファ
１０２等の状態を示す。時間ｔ８では各サブバッファ１
２２、１２１、１２０の全てのデータが読み出されてお
り、アドレス設定部１９２内の分割用リードポインタＲ
Ｐ＃０、ＲＰ＃１、ＲＰ＃２はそれぞれ「２」、
「６」、「８」になり、分割用ライトポインタＷＰ＃
０、ＷＰ＃１、ＷＰ＃２の値と等しくなる。従って、ア
ドレス設定制御部１９１内の分割用エンプティフラグＥ
Ｆ＃０、ＥＦ＃１、ＥＦ＃２は全て「１」にセットされ
る。また、分割用フルフラグＦＦ＃０、ＦＦ＃１、ＦＦ
＃２は既に全て「０」にリセットされている。

【００５４】図４（３）は、読み出し終了後のバッファ
１０２等の状態を示す。時間ｔ８でアドレス設定制御部
１９１内の分割用エンプティフラグＥＦ＃０、ＥＦ＃
１、ＥＦ＃２が全て「１」にセットされると、それらの
ＮＡＮＤ論理によって自動的にバッファ分割フラグＢＤ
Ｆが「０」にリセットされ、非分割用リード、ライトポ
インタＲＰＭ、ＷＰＭが有効化され、バッファ１０２は
８バイトの１つの非分割バッファに戻る。また、非分割
用リードポインタＲＰＭ及び非分割用ライトポインタＷ
ＰＭは「０」になり、バッファサイズ＝８になって次の
データを受信するための待機状態になる。なお、ＷＰＭ
＝ＲＰＭにより非分割用エンプティフラグＥＦＭは
「１」になり、ＷＰＭ−ＲＰＭ＜８により非分割用フル
フラグＦＦＭは「０」になる。

【００５５】このように、本実施の形態の集積回路装置
１００のバッファ１０２は、データ受信時には１つの非
分割バッファとしてデータ受信が可能であり、受信デー
タの読み出し時は、サイズ設定部１０３の設定により、
受信フォーマットに対応したサイズのサブバッファとし
て独立して読み出し可能である。このため、異なるデー
タフォーマットに対応して柔軟性のある送受信バッファ
の構成が可能になる。

【００５６】図５〜図７は、本発明の実施の形態の集積
回路装置１００におけるデータ送信時の説明図（Ｉ）〜
（III）である。図５〜図７により、データ送信におけ
るバッファ１０２等の状態を説明する。

【００５７】図５（１）は、送信データの書き込み前の
バッファ１０２、アドレス設定部１９２、アドレス設定
制御部１９１、サイズ設定部１０３の状態を示す。サイ
ズ設定部１０３は、送信フォーマットに合わせて、あら
かじめＰｔ０＝「２」、Ｐｔ１＝「４」、Ｐｔ２＝
「２」に設定される。

【００５８】本実施の形態の集積回路装置１００は、前
回のデータ送信が完了すると、アドレス設定制御部１９
１内のバッファ分割フラグＢＤＦが「１」にセットさ
れ、バッファ１０２は、サイズ設定部１０３の設定に従
い、３つのサブバッファ１２０、１２１、１２２に論理
的に分割される。

【００５９】この場合、アドレス設定部１９２内の分割
用ライトポインタＷＰ＃０、ＷＰ＃１、ＷＰ＃２には、
各サブバッファの先頭アドレスを示す初期値「０」、
「２」、「６」が設定され、分割用リードポインタＲＰ
＃０、ＲＰ＃１、ＲＰ＃２にも、初期値「０」、
「２」、「６」が設定され、有効化される。さらに、各
サブバッファのサイズ「２」、「４」、「２」は図示し
ない領域に設定される。この場合、まだバッファ１０２
にデータが書き込まれておらず、ＲＰ＝ＷＰであるの
で、エンプティフラグ設定信号１３２により、アドレス
設定制御部１９１内の分割用エンプティフラグＥＦ＃
０、ＥＦ＃１、ＥＦ＃２は全て「１」に設定される。ま
た、ＷＰ−ＲＰ＝０＜２、４、２であるので、フルフラ
グ設定信号１３４により、分割用フルフラグＦＦ＃０、
ＦＦ＃１、ＦＦ＃２は全て「０」に設定される。

【００６０】図５（２）は、バッファ１０２のデータ書
き込み時のタイムチャートである。集積回路装置１００
内のＣＰＵ１８０は、書き込みストローブ信号ＷＲＳと
アドレス信号ＡＤＤを出力し、各サブバッファへ送信デ
ータの書き込みを行う。この場合、サブバッファ１２
２、１２１、１２０には、それぞれレジスタ１９３の０
０Ｈ番地、０１Ｈ番地、０２Ｈ番地が割り当てられる。

【００６１】図５（２）に示すように、時間ｔ１、ｔ２
でバッファ１２２にデータＡ１、Ａ２が書き込まれ、時
間ｔ３〜ｔ６でバッファ１２１にデータＢ１、Ｂ２、Ｂ
３、Ｂ４が書き込まれ、時間ｔ７、ｔ８でバッファ１２
０にデータＣ１、Ｃ２が書き込まれる。なお、図５
（２）では、サブバッファ１２２、１２１、１２０への
書き込みを、その順番で連続して行う場合を示したが、
アドレス信号ＡＤＤを変更することにより、１つずつ任
意の順番に書き込むことも可能である。

【００６２】図６（１）は、時間ｔ４におけるバッファ
１０２等の状態を示す。時間ｔ４ではサブバッファ１２
２にデータＡが全て書き込まれており、アドレス設定部
１９２内の分割用ライトポインタＷＰ＃０は「２」にな
り、ＷＰ＃０−ＲＰ＃０＝２になるので、アドレス設定
制御部１９１内の分割用フルフラグＦＦ＃０は「１」に
なっている。さらに、データＡが書き込まれたことでＷ
Ｐ＃０≠ＲＰ＃０になり、分割用エンプティフラグＥＦ
＃０は「０」になっている。サブバッファ１２２にデー
タＡが全て書き込まれ、分割用フルフラグＦＦ＃０が
「１」に設定されると、アドレス設定制御部１９１によ
り、分割用ライトポインタＷＰ＃１とリードポインタＲ
Ｐ＃１が有効化される。

【００６３】その後、サブバッファ１２１には、時間ｔ
４までにデータＢ２までのデータが書き込まれ、アドレ
ス設定部１９２内の分割用ライトポインタＷＰ＃１は
「４」になり、ＷＰ＃１−ＲＰ＃１＝２＜４であるので
分割用フルフラグＦＦ＃１は「０」のままである。但
し、データＢ１、Ｂ２が書き込まれたためＷＰ＃１≠Ｒ
Ｐ＃１になり、アドレス設定制御部１９１内の分割用エ
ンプティフラグＥＦ＃１は「０」になっている。

【００６４】図６（２）は、時間ｔ８におけるバッファ
１０２等の状態を示す。時間ｔ８では各サブバッファ１
２２、１２１、１２０に全てのデータが書き込まれ、ア
ドレス設定部１９２内の分割用ライトポインタＷＰ＃
０、ＷＰ＃１、ＷＰ＃２はそれぞれ「２」、「６」、
「８」になり、分割用リードポインタＲＰ＃０、ＲＰ＃
１、ＲＰ＃２の値との差がそれぞれのサブバッファサイ
ズと等しくなる。従って、アドレス設定制御部１９１内
の分割用フルフラグＦＦ＃０、ＦＦ＃１、ＦＦ＃２は全
て「１」にセットされる。また、分割用エンプティフラ
グＥＦ＃０、ＥＦ＃１、ＥＦ＃２はＲＰ≠ＷＰになった
時点で全て「０」にリセットされている。

【００６５】図７（１）は、送信データの書き込み終了
後のバッファ１０２等の状態を示す。時間ｔ８でアドレ
ス設定制御部１９１内の分割用フルフラグＦＦ＃０、Ｆ
Ｆ＃１、ＦＦ＃２が全て「１」にセットされると、ＮＡ
ＮＤ論理により自動的にバッファ分割フラグＢＤＦが
「０」にリセットされ、非分割用リード、ライトポイン
タＲＰＭ、ＷＰＭが有効化され、バッファ１０２は８バ
イトの非分割バッファに戻る。また、アドレス設定制御
部１９１により非分割用ライトポインタＷＰＭは「８」
に設定され、非分割用リードポインタＲＰＭは初期値
「０」に設定されて、データを送信するための待機状態
になる。なお、バッファ１０２はまだデータを送信して
おらず、ＷＰＭ≠ＲＰＭであるので、アドレス設定制御
部１９１の非分割用エンプティフラグＥＦＭは「０」に
なり、ＷＰＭ−ＲＰＭ＝８であるので非分割用フルフラ
グＦＦＭは「１」になる。

【００６６】図７（２）は、通信プロトコルで定められ
た送信フォーマットのデータ列１０１を示し、データ列
１０１は、２バイトのデータＡ、４バイトのデータＢ、
２バイトのデータＣの順にバッファ１０２から送信され
る。１バイトのデータが送信される毎に、非分割用リー
ドポインタＲＰＭがインクリメントされる。

【００６７】図７（３）は、送信完了時のバッファ１０
２等の状態を示す。この場合、アドレス設定部１９２内
の非分割用リードポインタＲＰＭは「８」になり、バッ
ファ１０２の８バイトのデータＡ、Ｂ、Ｃが全て読み出
されたことを示す。また、ＲＰＭ＝ＷＰＭ＝８によりエ
ンプティフラグ設定信号１３２が生成され、アドレス設
定制御部１９１内の非分割用エンプティフラグＥＦＭは
「１」になり、バッファ１０２が送信完了であることを
示す。

【００６８】このように、本実施の形態の集積回路装置
１００のバッファ１０２は、データ送信時には１つの非
分割バッファとしてデータ送信が可能であり、送信デー
タの書き込み時に、サイズ設定部１０３の設定により、
送信フォーマットに対応したサイズに分割可能である。
このため、異なるデータフォーマットに対応してバッフ
ァをサブバッファに分割して使用することができ、柔軟
性のある送受信バッファの構成が可能になる。従って、
ＣＰＵ１８０は、サイズ設定部１０３を設定するだけで
良く、簡単なハードウェアで、送信データのファーマッ
トに従った任意のサイズのサブバッファに分割すること
ができる。

【００６９】なお、以上の説明では、送信又は受信にお
いて８バイトのバッファ１０２を通信フォーマットの構
成に従って３分割する場合を説明したが、バッファ１０
２は３分割以下であれば２分割にすることも可能であ
る。

【００７０】即ち、本実施の形態の集積回路装置１００
では、バッファ１０２の分割数は固定的になるが、アド
レス設定部１９２及びアドレス設定制御部１９１内に通
信フォーマットの最大分割数Ｍｄ分のリードポインタ、
ライトポインタ、エンプティフラグ、フルフラグを設
け、サイズ設定部１０３も最大分割数Ｍｄ分設ければ、
バッファ１０２を最大分割数Ｍｄ以下の分割数で動作さ
せることが可能である。

【００７１】この場合は、通信フォーマットに対応した
最大分割数Ｍｄ以下のリードポインタ、ライトポイン
タ、エンプティフラグ、フルフラグを使用し、そのリー
ドポインタ、ライトポインタの初期値と深さ（サブバッ
ファサイズ）を通信フォーマットに従って設定する。そ
して、そのエンプティフラグ、フルフラグの値により、
バッファ１０２の分割、非分割を制御すれば、最大分割
数Ｍｄ以下の分割数の通信フォーマットに対応可能であ
る。

【００７２】図８は、本発明の他の実施の形態の集積回
路装置のブロック図である。この実施の形態では、ＣＰ
Ｕ１８０がソフトウェアによりバッファ１０２の分割、
非分割の切替えを指示できる。図１の実施の形態と共通
する部分の説明は省略し、異なる部分について説明す
る。

【００７３】図８の集積回路装置１００においては、ア
ドレス設定制御部１９１内にバッファ分割フラグを設け
ず、アドレス設定制御部１９１とは別にバッファ分割レ
ジスタ１０４を設ける。そして、ＣＰＵ１８０が、デー
タバス１９４及びアドレスバス１９５を介してバッファ
分割レジスタ１０４を制御する。従って、ＣＰＵ１８０
は、バッファ１０２の分割、非分割をソフトウェアによ
り切替えることができ、複数の通信フォーマットに柔軟
に対応することができる。

【００７４】なお、アドレス設定制御部１９１は、分割
用フルフラグＦＦ＃０〜ＦＦ＃３のＮＡＮＤ論理又は非
分割用フルフラグＦＦＭの非反転論理により、バッファ
分割レジスタ１０４を設定するのは、第１の実施の形態
と同じである。

【００７５】

【発明の効果】以上説明した通り、本発明によれば、バ
ッファは、データ送受信時に単一の非分割バッファとし
て送受信が可能である。一方、バッファから受信データ
を読み出す時、又はバッファへ送信データを書き込む時
は、データフォーマットに対応したサイズのサブバッフ
ァに論理的に分割され独立して読み出し又は書き込みが
可能である。このため、異なるデータフォーマットに対
して、柔軟性のある送受信バッファの構成が可能とな
る。

【図面の簡単な説明】

【図１】本発明の実施の形態の集積回路装置のブロック
図である。

【図２】本発明の実施の形態のデータ受信時（書込み）
の説明図（Ｉ）である。

【図３】本発明の実施の形態のデータ受信時（読出し）
の説明図（II）である。

【図４】本発明の実施の形態のデータ受信時（読出し）
の説明図（III）である。

【図５】本発明の実施の形態のデータ送信時（書込み）
の説明図（Ｉ）である。

【図６】本発明の実施の形態のデータ送信時（書込み）
の説明図（II）である。

【図７】本発明の実施の形態のデータ送信時（読出し）
の説明図（III）である。

【図８】本発明の他の実施の形態の集積回路装置のブロ
ック図である。

【図９】従来のデータ通信における動作説明図（Ｉ）で
ある。

【図１０】従来のデータ通信における動作説明図（II）
である。

【符号の説明】

１００ 集積回路装置 １０２ バッファ １０３ サイズ設定部 １０４ バッファ分割レジスタ １８０ ＣＰＵ １９０ ＲＯＭ １９１ アドレス設定制御部 １９２ アドレス設定部 １９３ レジスタ ２０１ ホストコンピュータ

Claims (6)

【特許請求の範囲】
1. 【請求項１】送受信データを一時記憶するバッファと、 非分割状態の前記バッファへのアドレスを設定する非分
   割用アドレス設定部と、 前記バッファが論理的に分割されたサブバッファ毎に設
   けられ、それぞれの前記サブバッファへのアドレスを設
   定する複数のサブバッファ用アドレス設定部と、 前記サブバッファのサイズが設定されるサイズ設定部
   と、 前記サイズ設定部に設定された前記サブバッファのサイ
   ズに応じて、前記サブバッファ用アドレス設定部に前記
   サブバッファ内のアドレス領域を設定し、前記バッファ
   が非分割状態のとき前記非分割用アドレス設定部のアド
   レスを有効化し、前記バッファが分割状態のとき前記サ
   ブバッファ用アドレス設定部のアドレスを有効化するア
   ドレス設定制御部とを有し、 非分割状態の前記バッファは、前記非分割用アドレス設
   定部のアドレスに応じて、前記送受信データの書き込み
   又は読み出しが行われ、前記サブバッファは、対応する
   前記サブバッファ用アドレス設定部からのアドレスに応
   じて、前記送受信データの読み出し又は書き込みが行わ
   れることを特徴とする集積回路装置。
2. 【請求項２】請求項１において、 前記アドレス設定制御部は、前記バッファの非分割状態
   と分割状態の切替えを行うことを特徴とする集積回路装
   置。
3. 【請求項３】請求項２において、 前記アドレス設定制御部は、前記非分割のバッファ及び
   前記サブバッファに対するデータの書き込み又は読み出
   し状態を示すエンプティフラグ及びフルフラグを有し、 前記エンプティフラグ又はフルフラグに応じて前記バッ
   ファの非分割状態と分割状態の切替えを行うことを特徴
   とする集積回路装置。
4. 【請求項４】請求項２において、 前記アドレス設定制御部は、前記バッファの非分割状態
   又は分割状態が指定されるバッファ分割フラグを有し、 前記アドレス設定制御部は、該バッファ分割フラグに応
   じて前記バッファの非分割状態と分割状態の切替えを行
   うことを特徴とする集積回路装置。
5. 【請求項５】請求項１において、 複数のデータフォーマットを有する通信プロトコルプロ
   グラムを格納するメモリを有し、 前記通信プロトコルプログラムによって、前記サイズ設
   定部にそれぞれの前記データフォーマットに応じて前記
   サブバッファのサイズが設定されることを特徴とする集
   積回路装置。
6. 【請求項６】請求項１において、 前記サブバッファ用アドレス設定部は、複数のデータフ
   ォーマットのうちの最大分割数に相当する個数備えら
   れ、 第１のデータフォーマットでは、全ての前記サブバッフ
   ァ用アドレス設定部に前記サブバッファのアドレスが設
   定され、 第２のデータフォーマットでは、前記最大分割数より少
   ない前記サブバッファ用アドレス設定部に前記サブバッ
   ファのアドレスが設定されることを特徴とする集積回路
   装置。