JP2000082035A - 様々な周波数動作をサポ―トする複数の周辺構成要素相互接続バスをサポ―トする方法およびシステム - Google Patents
様々な周波数動作をサポ―トする複数の周辺構成要素相互接続バスをサポ―トする方法およびシステムInfo
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
Abstract
(57)【要約】
【課題】 データ処理システム内の複数のＰＣＩインタ
フェースを有するＰＣＩホスト・ブリッジを介して複数
の周辺構成要素相互接続（ＰＣＩ）ローカル・バスをサ
ポートする方法およびシステムを提供する。 【解決手段】 本発明の方法およびシステムによれば、
プロセッサとシステム・メモリがシステム・バスに接続
される。１つまたは複数のＰＣＩローカル・バスが、バ
ス／周波数制御論理機構とバス・クロックとを有する単
一のＰＣＩホスト・ブリッジによってシステム・バスに
接続される。ＰＣＩローカル・バスは、各ＰＣＩローカ
ル・バスを、ＰＣＩローカル・バス規格によって指定さ
れるよりも多数のＰＣＩ周辺構成要素スロットをサポー
トするＰＣＩローカル・バス・セグメントに分割する、
数組のインライン電子スイッチを含む。
フェースを有するＰＣＩホスト・ブリッジを介して複数
の周辺構成要素相互接続（ＰＣＩ）ローカル・バスをサ
ポートする方法およびシステムを提供する。 【解決手段】 本発明の方法およびシステムによれば、
プロセッサとシステム・メモリがシステム・バスに接続
される。１つまたは複数のＰＣＩローカル・バスが、バ
ス／周波数制御論理機構とバス・クロックとを有する単
一のＰＣＩホスト・ブリッジによってシステム・バスに
接続される。ＰＣＩローカル・バスは、各ＰＣＩローカ
ル・バスを、ＰＣＩローカル・バス規格によって指定さ
れるよりも多数のＰＣＩ周辺構成要素スロットをサポー
トするＰＣＩローカル・バス・セグメントに分割する、
数組のインライン電子スイッチを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、データ処
理のための方法およびシステムに関し、詳細には、同一
の周辺構成要素相互接続（ＰＣＩ）バス上の複数のＰＣ
Ｉアダプタ・スロットを、コンピュータ・システム内の
異なるクロック周波数で同時に動作させることができる
方法およびシステムに関する。より詳細には、本発明
は、同一のＰＣＩバス上の複数のＰＣＩアダプタ・スロ
ットを６６ＭＨｚよりも高いバス周波数で動作させるよ
うに処理する方法およびシステムに関する。
理のための方法およびシステムに関し、詳細には、同一
の周辺構成要素相互接続（ＰＣＩ）バス上の複数のＰＣ
Ｉアダプタ・スロットを、コンピュータ・システム内の
異なるクロック周波数で同時に動作させることができる
方法およびシステムに関する。より詳細には、本発明
は、同一のＰＣＩバス上の複数のＰＣＩアダプタ・スロ
ットを６６ＭＨｚよりも高いバス周波数で動作させるよ
うに処理する方法およびシステムに関する。
【０００２】
【従来の技術】コンピュータ・システムは、通常、シス
テム・バス、ローカル・バス、周辺バスなど数種類のバ
スを含む。様々な電子回路装置と構成要素が、これらの
バスを介して互いに接続され、そのようなすべての装置
および構成要素間で相互通信を行うことができるように
なる。
テム・バス、ローカル・バス、周辺バスなど数種類のバ
スを含む。様々な電子回路装置と構成要素が、これらの
バスを介して互いに接続され、そのようなすべての装置
および構成要素間で相互通信を行うことができるように
なる。
【０００３】一般に、中央処理装置（ＣＰＵ）はシステ
ム・バスに接続され、ＣＰＵは、やはりシステム・バス
に接続されたシステム・メモリとシステム・バスを介し
て直接通信する。さらに、ある一定の高度に集積された
周辺構成要素を接続するために、速度の遅い標準拡張バ
スではなくローカル・バスが使用されることがある。そ
のようなローカル・バスの１つは、周辺構成要素相互接
続（ＰＣＩ）バスとして知られる。ＰＣＩローカル・バ
ス規格によれば、つなぎの論理機構（glue logic)すな
わち「異なる集積回路間の信号を一致させるために必要
な多数のチップ」を必要とせずに、周辺構成要素をＰＣ
Ｉローカル・バスに直接接続することができる。したが
って、ＰＣＩは、グラフィックス装置やハード・ディス
ク・ドライブなどの高性能周辺装置をＣＰＵに結合する
ことができ、それにより、高性能周辺装置が拡張バスに
伴う通常のアクセス待ち時間と帯域幅制限を回避できる
ようにするバス規格を提供する。業界標準アーキテクチ
ャ（ＩＳＡ）バスなどの拡張バスは、コンピュータ・シ
ステムに様々な周辺装置を接続するためのものである。
そのような周辺装置には、通常、キーボード、フロッピ
・ドライブ、プリンタなどの入出力装置がある。
ム・バスに接続され、ＣＰＵは、やはりシステム・バス
に接続されたシステム・メモリとシステム・バスを介し
て直接通信する。さらに、ある一定の高度に集積された
周辺構成要素を接続するために、速度の遅い標準拡張バ
スではなくローカル・バスが使用されることがある。そ
のようなローカル・バスの１つは、周辺構成要素相互接
続（ＰＣＩ）バスとして知られる。ＰＣＩローカル・バ
ス規格によれば、つなぎの論理機構（glue logic)すな
わち「異なる集積回路間の信号を一致させるために必要
な多数のチップ」を必要とせずに、周辺構成要素をＰＣ
Ｉローカル・バスに直接接続することができる。したが
って、ＰＣＩは、グラフィックス装置やハード・ディス
ク・ドライブなどの高性能周辺装置をＣＰＵに結合する
ことができ、それにより、高性能周辺装置が拡張バスに
伴う通常のアクセス待ち時間と帯域幅制限を回避できる
ようにするバス規格を提供する。業界標準アーキテクチ
ャ（ＩＳＡ）バスなどの拡張バスは、コンピュータ・シ
ステムに様々な周辺装置を接続するためのものである。
そのような周辺装置には、通常、キーボード、フロッピ
・ドライブ、プリンタなどの入出力装置がある。
【０００４】３３ＭＨｚ動作のＰＣＩローカル・バス規
格では、バスの負荷制限により、ＰＣＩバスには４つの
周辺構成要素コネクタ・スロットしか取り付けることが
できない。同様に、６６ＭＨｚ動作のＰＣＩローカル・
バス規格では、ＰＣＩバスには２つの周辺構成要素コネ
クタ・スロットしか取り付けることができない。この技
術的制約を克服するために、設計者は、コンピュータ・
システムのエンドユーザに１本のバス当たりより多くの
スロットを付加するという利点を提供する第２のＰＣＩ
ローカル・バスまたはさらに多くのＰＣＩローカル・バ
スを追加することがある。しかしながら、ＰＣＩバスか
らシステム・バスに情報を転送するにはＰＣＩホスト・
ブリッジが必要である。したがって、複数のＰＣＩロー
カル・バスを追加する場合、設計者は、多数のＰＣＩバ
スをサポートするために多数のＰＣＩホスト・ブリッジ
またはＰＣＩ−ＰＣＩ間ブリッジあるいはその両方を付
加しなければならなかった。
格では、バスの負荷制限により、ＰＣＩバスには４つの
周辺構成要素コネクタ・スロットしか取り付けることが
できない。同様に、６６ＭＨｚ動作のＰＣＩローカル・
バス規格では、ＰＣＩバスには２つの周辺構成要素コネ
クタ・スロットしか取り付けることができない。この技
術的制約を克服するために、設計者は、コンピュータ・
システムのエンドユーザに１本のバス当たりより多くの
スロットを付加するという利点を提供する第２のＰＣＩ
ローカル・バスまたはさらに多くのＰＣＩローカル・バ
スを追加することがある。しかしながら、ＰＣＩバスか
らシステム・バスに情報を転送するにはＰＣＩホスト・
ブリッジが必要である。したがって、複数のＰＣＩロー
カル・バスを追加する場合、設計者は、多数のＰＣＩバ
スをサポートするために多数のＰＣＩホスト・ブリッジ
またはＰＣＩ−ＰＣＩ間ブリッジあるいはその両方を付
加しなければならなかった。
【０００５】ＰＣＩローカル・バスの規格は、プロセッ
サとは独立に定義されるため、様々なクロック周波数を
持つ将来のプロセッサ世代への有効な移行が可能にな
る。プロセッサ独立性は、ＰＣＩローカル・バスを入出
力機能に最適化できるというもう１つの利点を有し、プ
ロセッサ／メモリ・サブシステムとローカル・バスの並
行動作、ならびに多数の高性能周辺機器への対応が可能
になる。そのような高性能周辺機器に対応するために、
現行のＰＣＩローカル・バス規格は、前方互換性と後方
互換性を有する６６ＭＨｚバス動作を提唱している（現
行の３３ＭＨｚ定義の帯域幅容量を２倍にする）。しか
しながら、６６ＭＨｚ ＰＣＩ装置は、３３ＭＨｚ Ｐ
ＣＩバスに接続されたとき３３ＭＨｚ ＰＣＩ装置とし
て動作するという制約がある。この技術的制約を克服す
るために、従来の設計者は、それ自体で独立したクロッ
ク周波数を有する別のＰＣＩローカル・バスを追加し、
それにより、エンド・ユーザが、６６ＭＨｚ ＰＣＩ装
置を追加して利用できるようにした。さらに、ローカル
・バス要件を６６ＭＨｚよりも高くするビデオおよびマ
ルチメディア表示装置（すなわち、ＨＤＴＶと立体グラ
フィックス）やその他の高帯域幅入出力装置の性能を高
める動きがあると考えられる。
サとは独立に定義されるため、様々なクロック周波数を
持つ将来のプロセッサ世代への有効な移行が可能にな
る。プロセッサ独立性は、ＰＣＩローカル・バスを入出
力機能に最適化できるというもう１つの利点を有し、プ
ロセッサ／メモリ・サブシステムとローカル・バスの並
行動作、ならびに多数の高性能周辺機器への対応が可能
になる。そのような高性能周辺機器に対応するために、
現行のＰＣＩローカル・バス規格は、前方互換性と後方
互換性を有する６６ＭＨｚバス動作を提唱している（現
行の３３ＭＨｚ定義の帯域幅容量を２倍にする）。しか
しながら、６６ＭＨｚ ＰＣＩ装置は、３３ＭＨｚ Ｐ
ＣＩバスに接続されたとき３３ＭＨｚ ＰＣＩ装置とし
て動作するという制約がある。この技術的制約を克服す
るために、従来の設計者は、それ自体で独立したクロッ
ク周波数を有する別のＰＣＩローカル・バスを追加し、
それにより、エンド・ユーザが、６６ＭＨｚ ＰＣＩ装
置を追加して利用できるようにした。さらに、ローカル
・バス要件を６６ＭＨｚよりも高くするビデオおよびマ
ルチメディア表示装置（すなわち、ＨＤＴＶと立体グラ
フィックス）やその他の高帯域幅入出力装置の性能を高
める動きがあると考えられる。
【０００６】したがって、多数のＰＣＩバスをサポート
する多数のＰＣＩホスト・ブリッジまたはＰＣＩ−ＰＣ
Ｉブリッジあるいはその両方を必要とするＰＣＩベース
のシステムにおいて、単一のＰＣＩホスト・ブリッジが
多数のＰＣＩバスをサポートし、それにより必要なブリ
ッジの数が最少になることが望ましい。さらに、３３Ｍ
Ｈｚと６６ＭＨｚ両方のバス動作をサポートし、ＰＣＩ
バス上にＰＣＩローカル・バス規格で定義されているよ
りも多いＰＣＩ周辺構成要素スロットを有する単一のＰ
ＣＩホスト・ブリッジを有することが望ましい。最後
に、同一のＰＣＩバスまたは異なるＰＣＩバス上の様々
なＰＣＩ装置を、現行のＰＣＩバス・アーキテクチャで
定義されている後方互換性を維持しながら、６６ＭＨｚ
よりも高いバス周波数を含む様々な周波数で動作させる
ことができるようにすることが望ましい。本明細書の主
発明は、これらのすべての問題を、これまで当技術に属
さない新しい独特な方法で解決する。
する多数のＰＣＩホスト・ブリッジまたはＰＣＩ−ＰＣ
Ｉブリッジあるいはその両方を必要とするＰＣＩベース
のシステムにおいて、単一のＰＣＩホスト・ブリッジが
多数のＰＣＩバスをサポートし、それにより必要なブリ
ッジの数が最少になることが望ましい。さらに、３３Ｍ
Ｈｚと６６ＭＨｚ両方のバス動作をサポートし、ＰＣＩ
バス上にＰＣＩローカル・バス規格で定義されているよ
りも多いＰＣＩ周辺構成要素スロットを有する単一のＰ
ＣＩホスト・ブリッジを有することが望ましい。最後
に、同一のＰＣＩバスまたは異なるＰＣＩバス上の様々
なＰＣＩ装置を、現行のＰＣＩバス・アーキテクチャで
定義されている後方互換性を維持しながら、６６ＭＨｚ
よりも高いバス周波数を含む様々な周波数で動作させる
ことができるようにすることが望ましい。本明細書の主
発明は、これらのすべての問題を、これまで当技術に属
さない新しい独特な方法で解決する。
【０００７】
【発明が解決しようとする課題】したがって、本発明の
目的は、データ処理のための改善された方法およびシス
テムを提供することである。
目的は、データ処理のための改善された方法およびシス
テムを提供することである。
【０００８】本発明のもう１つの目的は、データ処理シ
ステム内で、６６ＭＨｚよりも高い周波数を含む様々な
周波数で動作する多数のＰＣＩローカル・バスを扱う改
善された方法およびシステムを提供することである。
ステム内で、６６ＭＨｚよりも高い周波数を含む様々な
周波数で動作する多数のＰＣＩローカル・バスを扱う改
善された方法およびシステムを提供することである。
【０００９】本発明のもう１つの目的は、データ処理シ
ステム内で、単一ＰＣＩバスに基づくＰＣＩローカル・
バス規格で定義されているものとは異なる周波数で動作
するより多数のＰＣＩ周辺構成要素スロットをサポート
するための改善された方法およびシステムを提供するこ
とである。
ステム内で、単一ＰＣＩバスに基づくＰＣＩローカル・
バス規格で定義されているものとは異なる周波数で動作
するより多数のＰＣＩ周辺構成要素スロットをサポート
するための改善された方法およびシステムを提供するこ
とである。
【００１０】
【課題を解決するための手段】本発明の方法およびシス
テムによれば、プロセッサとシステム・メモリがシステ
ム・バスに接続される。複数のＰＣＩローカル・バスま
たはローカル・バスが、バス／周波数制御論理機構とバ
ス・クロックとを有する単一のＰＣＩホスト・ブリッジ
によってシステム・バスに接続される。ＰＣＩローカル
・バスは、各ＰＣＩローカル・バスを、ＰＣＩローカル
・バス規格によって呼び出されるよりも多数のＰＣＩ周
辺構成要素スロットをサポートするＰＣＩローカル・バ
ス・セグメントに分割する、数組のインライン電子スイ
ッチを含む。組になったインライン電子スイッチは、Ｐ
ＣＩホスト・ブリッジ内のバス／周波数制御論理機構に
従って開閉され、それにより、ＰＣＩ周辺構成要素スロ
ットが、バス・クロックを使用する６６ＭＨｚよりも高
いバス周波数を含む様々なバス周波数で動作することが
できる。
テムによれば、プロセッサとシステム・メモリがシステ
ム・バスに接続される。複数のＰＣＩローカル・バスま
たはローカル・バスが、バス／周波数制御論理機構とバ
ス・クロックとを有する単一のＰＣＩホスト・ブリッジ
によってシステム・バスに接続される。ＰＣＩローカル
・バスは、各ＰＣＩローカル・バスを、ＰＣＩローカル
・バス規格によって呼び出されるよりも多数のＰＣＩ周
辺構成要素スロットをサポートするＰＣＩローカル・バ
ス・セグメントに分割する、数組のインライン電子スイ
ッチを含む。組になったインライン電子スイッチは、Ｐ
ＣＩホスト・ブリッジ内のバス／周波数制御論理機構に
従って開閉され、それにより、ＰＣＩ周辺構成要素スロ
ットが、バス・クロックを使用する６６ＭＨｚよりも高
いバス周波数を含む様々なバス周波数で動作することが
できる。
【００１１】本発明のすべての目的、特徴および利点
は、以下の詳細に記述した説明において明らかになるで
あろう。
は、以下の詳細に記述した説明において明らかになるで
あろう。
【００１２】
【発明の実施の形態】本発明は、いくつかの異なるオペ
レーティング・システムの下で様々なコンピュータに適
用することができる。コンピュータは、たとえば、パー
ソナル・コンピュータ、ミニコンピュータ、メインフレ
ーム・コンピュータである。例示のため、本発明の好ま
しい実施形態は、後で説明するように、ＲＳ／６０００
（インターナショナル・ビジネス・マシーンズ・コーポ
レイション製造のシリーズ）などのミニコンピュータ上
で実施される。
レーティング・システムの下で様々なコンピュータに適
用することができる。コンピュータは、たとえば、パー
ソナル・コンピュータ、ミニコンピュータ、メインフレ
ーム・コンピュータである。例示のため、本発明の好ま
しい実施形態は、後で説明するように、ＲＳ／６０００
（インターナショナル・ビジネス・マシーンズ・コーポ
レイション製造のシリーズ）などのミニコンピュータ上
で実施される。
【００１３】図面では全体を通じて同じ参照数字が同じ
対応する部分を指すが、次に図面、特に図１を参照する
と、本発明の好ましい実施形態を利用することができる
６６以下と６６ＭＨｚを超えるいくつかの異なるクロッ
ク周波数を有するＰＣＩローカル・バスまたは任意のロ
ーカル・バス・アーキテクチャを有する典型的なコンピ
ュータ・システム１０のブロック図が示されている。図
１に示すように、プロセッサ１２、キャッシュ・メモリ
１４、メモリ・コントローラ１６、ダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）１８はすべて、コ
ンピュータ・システム１０のシステム・バス２０に接続
されている。また、プロセッサ１２、キャッシュ・メモ
リ１４、メモリ・コントローラ１６、ＤＲＡＭ１８は、
ＰＣＩホスト・ブリッジ２４を介してコンピュータ・シ
ステム１０のＰＣＩローカル・バス２２に接続されてい
る。ＰＣＩホスト・ブリッジ２４は、バス・メモリ内ま
たは入出力アドレス空間内あるいはその両方の任意の場
所にマッピングされたＰＣＩ装置にプロセッサ１２が直
接アクセスすることができる短い待ち時間の経路を提供
する。ＰＣＩホスト・ブリッジ２４はまた、ＰＣＩ装置
がＤＲＡＭ１８に直接アクセスできるようにする高帯域
幅の経路を提供する。例として、ＰＣＩホスト・ブリッ
ジ２４は、データ・バッファ／ポスティング、アービト
レーションなどの様々な機能を含むことができるが、そ
れだけに限らない。
対応する部分を指すが、次に図面、特に図１を参照する
と、本発明の好ましい実施形態を利用することができる
６６以下と６６ＭＨｚを超えるいくつかの異なるクロッ
ク周波数を有するＰＣＩローカル・バスまたは任意のロ
ーカル・バス・アーキテクチャを有する典型的なコンピ
ュータ・システム１０のブロック図が示されている。図
１に示すように、プロセッサ１２、キャッシュ・メモリ
１４、メモリ・コントローラ１６、ダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）１８はすべて、コ
ンピュータ・システム１０のシステム・バス２０に接続
されている。また、プロセッサ１２、キャッシュ・メモ
リ１４、メモリ・コントローラ１６、ＤＲＡＭ１８は、
ＰＣＩホスト・ブリッジ２４を介してコンピュータ・シ
ステム１０のＰＣＩローカル・バス２２に接続されてい
る。ＰＣＩホスト・ブリッジ２４は、バス・メモリ内ま
たは入出力アドレス空間内あるいはその両方の任意の場
所にマッピングされたＰＣＩ装置にプロセッサ１２が直
接アクセスすることができる短い待ち時間の経路を提供
する。ＰＣＩホスト・ブリッジ２４はまた、ＰＣＩ装置
がＤＲＡＭ１８に直接アクセスできるようにする高帯域
幅の経路を提供する。例として、ＰＣＩホスト・ブリッ
ジ２４は、データ・バッファ／ポスティング、アービト
レーションなどの様々な機能を含むことができるが、そ
れだけに限らない。
【００１４】再び図１を参照すると、ＰＣＩローカル・
バス２２には、ローカル・エリア・ネットワーク（ＬＡ
Ｎ）インタフェース２６、小型コンピュータ・システム
・インタフェース（ＳＣＳＩ）２８、拡張バス・インタ
フェース３０など他の装置を接続することもできる。Ｌ
ＡＮインタフェース２６は、イーサネットやトークン・
リングなどのローカル・エリア・ネットワーク３２にコ
ンピュータ・システム１０を接続するためのものであ
る。ＳＣＳＩインタフェース２８は、高速ＳＣＳＩディ
スク・ドライブ３４を制御するために利用される。拡張
バス・インタフェース３０は、ＩＳＡバス、ＥＩＳＡバ
ス、MicroChannelアーキテクチャ（ＭＣＡ）バスなど、
その他の任意の拡張バス３６をＰＣＩローカル・バス２
２に結合する。通常、一定の入出力機能４６を実行する
ための様々な周辺装置が、拡張バス３６の１つに接続さ
れる。
バス２２には、ローカル・エリア・ネットワーク（ＬＡ
Ｎ）インタフェース２６、小型コンピュータ・システム
・インタフェース（ＳＣＳＩ）２８、拡張バス・インタ
フェース３０など他の装置を接続することもできる。Ｌ
ＡＮインタフェース２６は、イーサネットやトークン・
リングなどのローカル・エリア・ネットワーク３２にコ
ンピュータ・システム１０を接続するためのものであ
る。ＳＣＳＩインタフェース２８は、高速ＳＣＳＩディ
スク・ドライブ３４を制御するために利用される。拡張
バス・インタフェース３０は、ＩＳＡバス、ＥＩＳＡバ
ス、MicroChannelアーキテクチャ（ＭＣＡ）バスなど、
その他の任意の拡張バス３６をＰＣＩローカル・バス２
２に結合する。通常、一定の入出力機能４６を実行する
ための様々な周辺装置が、拡張バス３６の１つに接続さ
れる。
【００１５】一般に、ＰＣＩローカル・バス２２は、バ
ス上の３３ＭＨｚ動作の負荷作用により、図示していな
い別のＰＣＩローカル・バスを追加するなどの拡張機能
を必要とせずに、最高４つの増設ボード・コネクタをサ
ポートする。オーディオ・アダプタ・ボード３８、動画
アダプタ・ボード４０、およびモニタ４４に接続された
グラフィックス・アダプタ４２が、図１に示したような
増設ボード・コネクタを介してＰＣＩローカル・バス２
２に接続することができる装置の例である。さらにま
た、ＰＣＩローカル・バス２２は、６６ＭＨｚ以上の最
高クロック速度を持つことができ、ＨＤＴＶ、立体図
形、高性能ビデオなどのきわめて高い帯域幅の装置や応
用例に対する接続性を提供する。一方、ＰＣＩローカル
・バス２２は、バス上の６６ＭＨｚ動作だけの負荷作用
により、追加の拡張機能を必要とせずに最大２つの増設
ボード・コネクタをサポートする。
ス上の３３ＭＨｚ動作の負荷作用により、図示していな
い別のＰＣＩローカル・バスを追加するなどの拡張機能
を必要とせずに、最高４つの増設ボード・コネクタをサ
ポートする。オーディオ・アダプタ・ボード３８、動画
アダプタ・ボード４０、およびモニタ４４に接続された
グラフィックス・アダプタ４２が、図１に示したような
増設ボード・コネクタを介してＰＣＩローカル・バス２
２に接続することができる装置の例である。さらにま
た、ＰＣＩローカル・バス２２は、６６ＭＨｚ以上の最
高クロック速度を持つことができ、ＨＤＴＶ、立体図
形、高性能ビデオなどのきわめて高い帯域幅の装置や応
用例に対する接続性を提供する。一方、ＰＣＩローカル
・バス２２は、バス上の６６ＭＨｚ動作だけの負荷作用
により、追加の拡張機能を必要とせずに最大２つの増設
ボード・コネクタをサポートする。
【００１６】次に、図２を参照すると、様々なクロック
周波数をサポートするために個々のＰＣＩホスト・ブリ
ッジの下に個々のＰＣＩローカル・バスを有する従来技
術の構成を示す。図のように、プロセッサ４８とシステ
ム・メモリ５０は、システム・バス２０を介して通信す
るために結合される。例として、システム・バス２０
は、３２ビットのメモリ・アドレス空間と１６ビットの
入出力アドレス空間を提供する。ＰＣＩホスト・ブリッ
ジ５２は、システム・バス２０に結合されたバス・エー
ジェントと、最高３３ＭＨｚのバス周波数で動作するＰ
ＣＩローカル・バスＡ５６に結合されたバス・エージェ
ントとの間の通信を可能にする。さらに、ＰＣＩ−ＩＳ
Ａブリッジ６０は、ＩＳＡバス６２（ＩＳＡバス６２は
拡張バスである）に結合されたバス・エージェント（Ｉ
ＳＡ装置６４）とシステム・メモリ５０との間の通信を
可能にする。また、ＰＣＩ−ＩＳＡブリッジ６０は、プ
ロセッサ４８とＩＳＡバス６２に結合されたバス・エー
ジェント（ＩＳＡ装置６４）との間の通信を可能にす
る。
周波数をサポートするために個々のＰＣＩホスト・ブリ
ッジの下に個々のＰＣＩローカル・バスを有する従来技
術の構成を示す。図のように、プロセッサ４８とシステ
ム・メモリ５０は、システム・バス２０を介して通信す
るために結合される。例として、システム・バス２０
は、３２ビットのメモリ・アドレス空間と１６ビットの
入出力アドレス空間を提供する。ＰＣＩホスト・ブリッ
ジ５２は、システム・バス２０に結合されたバス・エー
ジェントと、最高３３ＭＨｚのバス周波数で動作するＰ
ＣＩローカル・バスＡ５６に結合されたバス・エージェ
ントとの間の通信を可能にする。さらに、ＰＣＩ−ＩＳ
Ａブリッジ６０は、ＩＳＡバス６２（ＩＳＡバス６２は
拡張バスである）に結合されたバス・エージェント（Ｉ
ＳＡ装置６４）とシステム・メモリ５０との間の通信を
可能にする。また、ＰＣＩ−ＩＳＡブリッジ６０は、プ
ロセッサ４８とＩＳＡバス６２に結合されたバス・エー
ジェント（ＩＳＡ装置６４）との間の通信を可能にす
る。
【００１７】図２を再度参照すると、ＰＣＩ装置６６、
６８、７０は、ＰＣＩローカル・バスＡ５６を介して通
信するために結合された最高３３ＭＨｚのバス周波数で
動作するバス・エージェントである。さらに、ＰＣＩホ
スト・ブリッジ５２とＰＣＩ−ＩＳＡブリッジ６０は、
ＰＣＩローカル・バス５６を介して通信するためのバス
・エージェントとして結合される。ＰＣＩホスト・ブリ
ッジ５２とＰＣＩ−ＩＳＡブリッジ６０は、ＰＣＩロー
カル・バス５６上のアクセス・サイクルのイニシエータ
とターゲットの機能を有する。再度図２に移ると、ＰＣ
Ｉホスト・ブリッジ５２の他に、第２のＰＣＩホスト・
ブリッジ５４が、システム・バス２０に接続され、６６
ＭＨｚのクロック周波数信号をサポートすることができ
る。ＰＣＩホスト・ブリッジ５４は、ＰＣＩホスト・ブ
リッジ５２と同様に、システム・バス２０に結合された
バス・エージェントと、第２のＰＣＩローカル・バスＢ
５８に結合された最高６６ＭＨｚのバス周波数で動作す
るバス・エージェントとの間の通信を可能にする。ＰＣ
Ｉローカル・バスＢ５８には、ＰＣＩ装置７２やＰＣＩ
装置７４などの６６ＭＨｚＰＣＩ装置が接続される。Ｐ
ＣＩ装置７２をＰＣＩローカル・バスＡ５６上に設置す
ると、ＰＣＩローカル・バスＡ５６の周波数制限のため
に、６６ＭＨｚのＰＣＩ装置７２が３３ＭＨｚのＰＣＩ
装置として動作することに留意されたい。さらに、３３
ＭＨｚＰＣＩ装置６６、６８あるいは７０が６６ＭＨｚ
ＰＣＩバスＢ５８に接続された場合は、バスＢ５８とそ
れに接続された装置は、最高３３ＭＨｚで動作するよう
に制限される。
６８、７０は、ＰＣＩローカル・バスＡ５６を介して通
信するために結合された最高３３ＭＨｚのバス周波数で
動作するバス・エージェントである。さらに、ＰＣＩホ
スト・ブリッジ５２とＰＣＩ−ＩＳＡブリッジ６０は、
ＰＣＩローカル・バス５６を介して通信するためのバス
・エージェントとして結合される。ＰＣＩホスト・ブリ
ッジ５２とＰＣＩ−ＩＳＡブリッジ６０は、ＰＣＩロー
カル・バス５６上のアクセス・サイクルのイニシエータ
とターゲットの機能を有する。再度図２に移ると、ＰＣ
Ｉホスト・ブリッジ５２の他に、第２のＰＣＩホスト・
ブリッジ５４が、システム・バス２０に接続され、６６
ＭＨｚのクロック周波数信号をサポートすることができ
る。ＰＣＩホスト・ブリッジ５４は、ＰＣＩホスト・ブ
リッジ５２と同様に、システム・バス２０に結合された
バス・エージェントと、第２のＰＣＩローカル・バスＢ
５８に結合された最高６６ＭＨｚのバス周波数で動作す
るバス・エージェントとの間の通信を可能にする。ＰＣ
Ｉローカル・バスＢ５８には、ＰＣＩ装置７２やＰＣＩ
装置７４などの６６ＭＨｚＰＣＩ装置が接続される。Ｐ
ＣＩ装置７２をＰＣＩローカル・バスＡ５６上に設置す
ると、ＰＣＩローカル・バスＡ５６の周波数制限のため
に、６６ＭＨｚのＰＣＩ装置７２が３３ＭＨｚのＰＣＩ
装置として動作することに留意されたい。さらに、３３
ＭＨｚＰＣＩ装置６６、６８あるいは７０が６６ＭＨｚ
ＰＣＩバスＢ５８に接続された場合は、バスＢ５８とそ
れに接続された装置は、最高３３ＭＨｚで動作するよう
に制限される。
【００１８】次に、図３を参照すると、本発明の好まし
い実施形態によるＰＣＩホスト・ブリッジ７６のブロッ
ク図が示されている。図のように、ＰＣＩホスト・ブリ
ッジ７６は、異なるバス周波数の複数のＰＣＩローカル
・バス、すなわちＰＣＩローカル・バスＡ５６とＰＣＩ
ローカル・バスＢ５８をサポートすることができる。図
３に示すように、それぞれのＰＣＩバスに２組のインラ
イン電子スイッチが設けられ、それによりＰＣＩローカ
ル・バス規格で定義された所与のバス上で、５つ以上の
ＰＣＩ装置を利用可能にするバス・セグメントが提供さ
れる。さらに、これらのインライン電子スイッチの組
は、後でさらに詳しく説明するように、バス上で分離を
行うためにＰＣＩバスに関連する適切なすべてのＰＣＩ
信号のスイッチング機構を提供する。
い実施形態によるＰＣＩホスト・ブリッジ７６のブロッ
ク図が示されている。図のように、ＰＣＩホスト・ブリ
ッジ７６は、異なるバス周波数の複数のＰＣＩローカル
・バス、すなわちＰＣＩローカル・バスＡ５６とＰＣＩ
ローカル・バスＢ５８をサポートすることができる。図
３に示すように、それぞれのＰＣＩバスに２組のインラ
イン電子スイッチが設けられ、それによりＰＣＩローカ
ル・バス規格で定義された所与のバス上で、５つ以上の
ＰＣＩ装置を利用可能にするバス・セグメントが提供さ
れる。さらに、これらのインライン電子スイッチの組
は、後でさらに詳しく説明するように、バス上で分離を
行うためにＰＣＩバスに関連する適切なすべてのＰＣＩ
信号のスイッチング機構を提供する。
【００１９】図３を再度参照すると、２組のインライン
電子スイッチＳＷ−Ｂ１ ８６およびＳＷ−Ｂ２ ８８
が、ＰＣＩローカル・バスＢ５８に沿って含まれ、それ
ぞれ最高３３ＭＨｚのバス周波数で動作するＰＣＩロー
カル・バス・セグメントＢ１９０およびＢ２ ９２が形
成される。ＰＣＩの仕様により、ＰＣＩローカル・バス
Ｂ５８のバス負荷設計要件は、通常、最高３３ＭＨｚの
最高周波数で１０の負荷である。ＰＣＩバスＢ５８に接
続されたＰＣＩスロットは２つの負荷となり、ＰＣＩバ
スＢ５８に接続されたはんだ付け負荷は１つの負荷とな
る。図３に示すように、ローカル・バス・セグメントＢ
１ ９０およびＢ２ ９２にはそれぞれ、各バス・セグ
メントに４つの周辺構成要素スロット１１２および１１
４、合計８つの負荷が接続されている。ホスト・ブリッ
ジ７６は、１つの負荷を加え、他のバス・セグメントＰ
ＣＩローカル・バスＡ５６のオープン・スイッチは、後
でさらに詳しく説明するように、もう１つの負荷を加
え、各ローカル・バス・セグメントＢ１ ９０およびＢ
２ ９２上で合計１０個の負荷になる。
電子スイッチＳＷ−Ｂ１ ８６およびＳＷ−Ｂ２ ８８
が、ＰＣＩローカル・バスＢ５８に沿って含まれ、それ
ぞれ最高３３ＭＨｚのバス周波数で動作するＰＣＩロー
カル・バス・セグメントＢ１９０およびＢ２ ９２が形
成される。ＰＣＩの仕様により、ＰＣＩローカル・バス
Ｂ５８のバス負荷設計要件は、通常、最高３３ＭＨｚの
最高周波数で１０の負荷である。ＰＣＩバスＢ５８に接
続されたＰＣＩスロットは２つの負荷となり、ＰＣＩバ
スＢ５８に接続されたはんだ付け負荷は１つの負荷とな
る。図３に示すように、ローカル・バス・セグメントＢ
１ ９０およびＢ２ ９２にはそれぞれ、各バス・セグ
メントに４つの周辺構成要素スロット１１２および１１
４、合計８つの負荷が接続されている。ホスト・ブリッ
ジ７６は、１つの負荷を加え、他のバス・セグメントＰ
ＣＩローカル・バスＡ５６のオープン・スイッチは、後
でさらに詳しく説明するように、もう１つの負荷を加
え、各ローカル・バス・セグメントＢ１ ９０およびＢ
２ ９２上で合計１０個の負荷になる。
【００２０】図３に示すように、ＰＣＩローカル・バス
Ｂ１ ９０およびＢ２ ９２はそれぞれ、図示しないＰ
ＣＩ装置を受ける４つのＰＣＩ周辺構成要素スロット１
１２および１１４（増設ボード・コネクタ）をサポート
する。１０の負荷要件を満たすためには、一時にＰＣＩ
ローカル・バスＢ ５８上で合計１０の負荷を形成する
１組のスイッチを閉じるだけでよいことを理解された
い。したがって、スイッチＳＷ−Ｂ１ ８６およびＳＷ
−Ｂ２ ８８の開閉により、ＰＣＩローカル・バスＢ
５８がセグメントの局部的作用から有効に分離され、オ
ープン・スイッチの後ろの追加された４つの周辺構成要
素スロットによって、ＰＣＩローカル・バスＢ５８上で
８つのスロットが利用できるようになり、それにより、
図２に示した第２のＰＣＩホスト・ブリッジ５４が不要
になる。
Ｂ１ ９０およびＢ２ ９２はそれぞれ、図示しないＰ
ＣＩ装置を受ける４つのＰＣＩ周辺構成要素スロット１
１２および１１４（増設ボード・コネクタ）をサポート
する。１０の負荷要件を満たすためには、一時にＰＣＩ
ローカル・バスＢ ５８上で合計１０の負荷を形成する
１組のスイッチを閉じるだけでよいことを理解された
い。したがって、スイッチＳＷ−Ｂ１ ８６およびＳＷ
−Ｂ２ ８８の開閉により、ＰＣＩローカル・バスＢ
５８がセグメントの局部的作用から有効に分離され、オ
ープン・スイッチの後ろの追加された４つの周辺構成要
素スロットによって、ＰＣＩローカル・バスＢ５８上で
８つのスロットが利用できるようになり、それにより、
図２に示した第２のＰＣＩホスト・ブリッジ５４が不要
になる。
【００２１】再度図３に移ると、２組のインライン電子
スイッチＳＷ−Ａ１ ７８およびＳＷ−Ａ２ ８０が、
ＰＣＩローカル・バスＡ５６に沿って含まれ、それぞれ
最高６６ＭＨｚのバス周波数で動作するＰＣＩローカル
・バス・セグメントＡ１ ８２およびＡ２ ８４を形成
する。前述のように、ＰＣＩローカル・バスＡ ５６の
バス負荷設計要件は、通常、６６ＭＨｚ動作において６
６ＭＨｚの最高周波数で６つの負荷である。この場合
も、ＰＣＩバスＡ５６に接続されたＰＣＩスロットは２
つの負荷となる。図３に示すように、ローカル・バス・
セグメントＡ１８２およびＡ２ ８４にはそれぞれ、各
バス上で２つの構成要素スロット９６および９８、合計
４つの負荷が接続される。ホスト・ブリッジ７６は、１
つの負荷を加え、ＰＣＩローカル・バスＢ５８上の１つ
の負荷／オープン・スイッチＳＷ−Ｂ１ ８６とＳＷ−
Ｂ２ ８８がそれぞれ１つの負荷を加え、各ＰＣＩロー
カル・バス・セグメントＡ１ ８２およびＡ２ ８４上
の負荷が合計約６になる。前述のように、オープン・ス
イッチＳＷ−Ａ１ ７８およびＳＷ−Ａ２ ８０は、Ｐ
ＣＩローカル・バスＡ５６上にさらに別の近似負荷を加
える。ＰＣＩローカル・バス・セグメントＡ１ ８２お
よびＡ２ ８４の各側の２つの周辺機器スロット９６お
よび９８は、スイッチＳＷ−Ａ１ ７８かＳＷ−Ａ２
８０のどちらかが閉じられたとき、６つの負荷を提供す
る。
スイッチＳＷ−Ａ１ ７８およびＳＷ−Ａ２ ８０が、
ＰＣＩローカル・バスＡ５６に沿って含まれ、それぞれ
最高６６ＭＨｚのバス周波数で動作するＰＣＩローカル
・バス・セグメントＡ１ ８２およびＡ２ ８４を形成
する。前述のように、ＰＣＩローカル・バスＡ ５６の
バス負荷設計要件は、通常、６６ＭＨｚ動作において６
６ＭＨｚの最高周波数で６つの負荷である。この場合
も、ＰＣＩバスＡ５６に接続されたＰＣＩスロットは２
つの負荷となる。図３に示すように、ローカル・バス・
セグメントＡ１８２およびＡ２ ８４にはそれぞれ、各
バス上で２つの構成要素スロット９６および９８、合計
４つの負荷が接続される。ホスト・ブリッジ７６は、１
つの負荷を加え、ＰＣＩローカル・バスＢ５８上の１つ
の負荷／オープン・スイッチＳＷ−Ｂ１ ８６とＳＷ−
Ｂ２ ８８がそれぞれ１つの負荷を加え、各ＰＣＩロー
カル・バス・セグメントＡ１ ８２およびＡ２ ８４上
の負荷が合計約６になる。前述のように、オープン・ス
イッチＳＷ−Ａ１ ７８およびＳＷ−Ａ２ ８０は、Ｐ
ＣＩローカル・バスＡ５６上にさらに別の近似負荷を加
える。ＰＣＩローカル・バス・セグメントＡ１ ８２お
よびＡ２ ８４の各側の２つの周辺機器スロット９６お
よび９８は、スイッチＳＷ−Ａ１ ７８かＳＷ−Ａ２
８０のどちらかが閉じられたとき、６つの負荷を提供す
る。
【００２２】図３に示すように、ＰＣＩローカル・バス
・セグメントＡ１ ８２およびＡ２８４はそれぞれ、Ｐ
ＣＩ装置を受け入れる２つのＰＣＩ周辺構成要素スロッ
ト９６および９８（増設ボード・コネクタ）をサポート
する。６つの負荷要件を満たすのに、ＰＣＩローカル・
バスＡ ５６上の１組のスイッチだけを閉じるだけでよ
いことを理解されたい。したがって、スイッチＳＷ−Ａ
１ ７８およびＳＷ−Ａ２ ８０の開閉により、ＰＣＩ
ローカル・バスＡ５６がセグメントの局部的作用から有
効に分離され、オープン・スイッチの後ろの２つの追加
周辺構成要素スロットにより、ＰＣＩローカル・バスＡ
５６上で４つのスロットが利用可能になる。さらに、
単一プル双投スイッチで２組のインライン電子スイッチ
を置き換えることもできる。この構成を用いると、各Ｐ
ＣＩホスト・ブリッジが、１２の周辺構成要素スロット
をサポートすることができる。
・セグメントＡ１ ８２およびＡ２８４はそれぞれ、Ｐ
ＣＩ装置を受け入れる２つのＰＣＩ周辺構成要素スロッ
ト９６および９８（増設ボード・コネクタ）をサポート
する。６つの負荷要件を満たすのに、ＰＣＩローカル・
バスＡ ５６上の１組のスイッチだけを閉じるだけでよ
いことを理解されたい。したがって、スイッチＳＷ−Ａ
１ ７８およびＳＷ−Ａ２ ８０の開閉により、ＰＣＩ
ローカル・バスＡ５６がセグメントの局部的作用から有
効に分離され、オープン・スイッチの後ろの２つの追加
周辺構成要素スロットにより、ＰＣＩローカル・バスＡ
５６上で４つのスロットが利用可能になる。さらに、
単一プル双投スイッチで２組のインライン電子スイッチ
を置き換えることもできる。この構成を用いると、各Ｐ
ＣＩホスト・ブリッジが、１２の周辺構成要素スロット
をサポートすることができる。
【００２３】図３を再度参照すると、ＰＣＩホスト・ブ
リッジ７６は、バス動作中に、スイッチＳＷ−Ａ１ ７
８、ＳＷ−Ａ２ ８０、ＳＷ−Ｂ１ ８６、ＳＷ−Ｂ２
８８をそれぞれ「オン」「オフ」する順序を制御する
ための、アドレス・デコード１００、レンジ・レジスタ
１０１およびアービタ制御機構１０２を有するバス制御
論理機構９４を含む。本発明の好ましい実施形態におい
て、ＰＣＩホスト・ブリッジ７６は、３３ＭＨｚ１１
８、６６ＭＨｚ１２０、および１つまたは複数のそれよ
りも高いクロック周波数１２２のＰＣＩクロック周波数
をそれぞれ提供するように設計された周波数制御論理機
構１２４を含む。図３に示すように、各ＰＣＩ周辺構成
要素スロットは、それ自体の固有のＰＣＩクロック信号
（現行のＰＣＩ要件）を持つ必要があるため、所与のＰ
ＣＩバス・セグメント上の各セグメント８２、８４、９
０、９２のための追加の制御論理機構１２４を、それぞ
れ、他のセグメントと異なる周波数で動作させることが
できる。前に述べたように、ＰＣＩローカル・バスＡ５
６またはバスＢ５８のいずれかを使用するとき、バス動
作中にバスＡ５６またはバスＢ５８上でマスタとターゲ
ットがどこにあるかにより、１組のスイッチＳＷ−Ａ１
７８とＳＷ−Ａ２ ８０またはＳＷ−Ｂ１８６とＳＷ
−Ｂ２ ８８だけが同時に閉じられる。
リッジ７６は、バス動作中に、スイッチＳＷ−Ａ１ ７
８、ＳＷ−Ａ２ ８０、ＳＷ−Ｂ１ ８６、ＳＷ−Ｂ２
８８をそれぞれ「オン」「オフ」する順序を制御する
ための、アドレス・デコード１００、レンジ・レジスタ
１０１およびアービタ制御機構１０２を有するバス制御
論理機構９４を含む。本発明の好ましい実施形態におい
て、ＰＣＩホスト・ブリッジ７６は、３３ＭＨｚ１１
８、６６ＭＨｚ１２０、および１つまたは複数のそれよ
りも高いクロック周波数１２２のＰＣＩクロック周波数
をそれぞれ提供するように設計された周波数制御論理機
構１２４を含む。図３に示すように、各ＰＣＩ周辺構成
要素スロットは、それ自体の固有のＰＣＩクロック信号
（現行のＰＣＩ要件）を持つ必要があるため、所与のＰ
ＣＩバス・セグメント上の各セグメント８２、８４、９
０、９２のための追加の制御論理機構１２４を、それぞ
れ、他のセグメントと異なる周波数で動作させることが
できる。前に述べたように、ＰＣＩローカル・バスＡ５
６またはバスＢ５８のいずれかを使用するとき、バス動
作中にバスＡ５６またはバスＢ５８上でマスタとターゲ
ットがどこにあるかにより、１組のスイッチＳＷ−Ａ１
７８とＳＷ−Ａ２ ８０またはＳＷ−Ｂ１８６とＳＷ
−Ｂ２ ８８だけが同時に閉じられる。
【００２４】例として、ＰＣＩホスト・ブリッジ７６に
含まれる、ローカル・バスＡ５６とローカル・バスＢ５
８のバス動作周波数を決定するための周波数制御論理機
構１２４について説明するが、それだけに限定されるも
のではない。コンピュータ・システムが最初にブートさ
れたとき、まず、ＰＣＩバス線の周波数が確立される。
より具体的には、周波数制御論理機構１２４は、ＰＣＩ
仕様で定義された周波数選択プロトコルに従ってＰＣＩ
周辺構成要素スロットをポーリングすることによって各
バスの適切な動作周波数を選択する。周波数が確立され
た後は、適切なバス・クロック１１８、１２０または１
２２が、残りのシステム動作のためのバス線に割り当て
られる。例として、ＰＣＩローカル・バスＢ５８は、３
３ＭＨｚ動作のためにバス・クロック１１８から信号を
受け取り、ＰＣＩローカル・バスＡ５６は、６６ＭＨｚ
動作のためにバス・クロック１２０から信号を受け取
る。同様に、バス・セグメントＢ１ ９０とバス・セグ
メントＢ２ ９２のクロック周波数は、バス・クロック
１１８から３３ＭＨｚの信号を受け取り、バス・セグメ
ントＡ１ ８２とバス・セグメントＡ２ ８４は、バス
・クロック１２０から６６ＭＨｚの信号を受け取る。よ
り高い周波数についての状況は、後でより詳しく考察す
る。
含まれる、ローカル・バスＡ５６とローカル・バスＢ５
８のバス動作周波数を決定するための周波数制御論理機
構１２４について説明するが、それだけに限定されるも
のではない。コンピュータ・システムが最初にブートさ
れたとき、まず、ＰＣＩバス線の周波数が確立される。
より具体的には、周波数制御論理機構１２４は、ＰＣＩ
仕様で定義された周波数選択プロトコルに従ってＰＣＩ
周辺構成要素スロットをポーリングすることによって各
バスの適切な動作周波数を選択する。周波数が確立され
た後は、適切なバス・クロック１１８、１２０または１
２２が、残りのシステム動作のためのバス線に割り当て
られる。例として、ＰＣＩローカル・バスＢ５８は、３
３ＭＨｚ動作のためにバス・クロック１１８から信号を
受け取り、ＰＣＩローカル・バスＡ５６は、６６ＭＨｚ
動作のためにバス・クロック１２０から信号を受け取
る。同様に、バス・セグメントＢ１ ９０とバス・セグ
メントＢ２ ９２のクロック周波数は、バス・クロック
１１８から３３ＭＨｚの信号を受け取り、バス・セグメ
ントＡ１ ８２とバス・セグメントＡ２ ８４は、バス
・クロック１２０から６６ＭＨｚの信号を受け取る。よ
り高い周波数についての状況は、後でより詳しく考察す
る。
【００２５】例として、バスＡ５６のバス制御論理機構
９４について説明するが、それだけに限定されるもので
はない。バスＡ５６のアービタ１０２は、権利獲得マス
タがバス５６上にあるかどうかを判定する。たとえば電
流制御マスタが、バス・セグメントＡ１ ８２上にある
場合、マスタがバス・セグメントＡ１の制御を獲得した
とき、スイッチＳＷ−Ａ１７８が閉じ、スイッチＳＷ−
Ａ２ ８０が開く。動作が、システム・バス２０を介し
たシステム・メモリ５０へのＤＭＡ（直接記憶アクセ
ス）である場合、ターゲットは、ホスト・ブリッジ７６
である。次の権利獲得アービタが、セグメントＡ２ ８
４上にある場合、許可線（ＧＮＴ＃）が、セグメントＡ
１ ８２上のマスタから外され、待ち時間タイマが終了
したとき、バス５６から外れて、バス５６はアイドル・
サイクルになる。バス５６がアイドル状態になると、ス
イッチＳＷ−Ａ１ ７８が開き、ＳＷ−Ａ２ ８０が閉
じ、ＧＮＴ＃が、セグメントＡ２ ８４上で待機する権
利獲得マスタに対して活動化される。セグメントＡ２
８４内の権利獲得マスタは、バス５６とアイドル・バス
上のＧＮＴ＃線がアクティブであることを知ると、シス
テム・メモリ５０への直接記憶アクセス（ＤＭＡ）を始
める。要求線（ＲＥＱ＃）とＧＮＴ＃線（図示せず）
は、接続されておらず、したがってインライン・スイッ
チＳＷ−Ａ１ ７８とＳＷ−Ａ２ ８０により切り替え
られないことに留意されたい。説明しないが、ＰＣＩロ
ーカル・バスＢ５８に沿って挿入されたインライン電子
スイッチＳＷ−Ｂ１ ８６とＳＷ−Ｂ２ ８８用の前述
の等価のバス制御論理機構９４が設けられることを理解
されたい。
９４について説明するが、それだけに限定されるもので
はない。バスＡ５６のアービタ１０２は、権利獲得マス
タがバス５６上にあるかどうかを判定する。たとえば電
流制御マスタが、バス・セグメントＡ１ ８２上にある
場合、マスタがバス・セグメントＡ１の制御を獲得した
とき、スイッチＳＷ−Ａ１７８が閉じ、スイッチＳＷ−
Ａ２ ８０が開く。動作が、システム・バス２０を介し
たシステム・メモリ５０へのＤＭＡ（直接記憶アクセ
ス）である場合、ターゲットは、ホスト・ブリッジ７６
である。次の権利獲得アービタが、セグメントＡ２ ８
４上にある場合、許可線（ＧＮＴ＃）が、セグメントＡ
１ ８２上のマスタから外され、待ち時間タイマが終了
したとき、バス５６から外れて、バス５６はアイドル・
サイクルになる。バス５６がアイドル状態になると、ス
イッチＳＷ−Ａ１ ７８が開き、ＳＷ−Ａ２ ８０が閉
じ、ＧＮＴ＃が、セグメントＡ２ ８４上で待機する権
利獲得マスタに対して活動化される。セグメントＡ２
８４内の権利獲得マスタは、バス５６とアイドル・バス
上のＧＮＴ＃線がアクティブであることを知ると、シス
テム・メモリ５０への直接記憶アクセス（ＤＭＡ）を始
める。要求線（ＲＥＱ＃）とＧＮＴ＃線（図示せず）
は、接続されておらず、したがってインライン・スイッ
チＳＷ−Ａ１ ７８とＳＷ−Ａ２ ８０により切り替え
られないことに留意されたい。説明しないが、ＰＣＩロ
ーカル・バスＢ５８に沿って挿入されたインライン電子
スイッチＳＷ−Ｂ１ ８６とＳＷ−Ｂ２ ８８用の前述
の等価のバス制御論理機構９４が設けられることを理解
されたい。
【００２６】さらに説明を続け、図３を再度参照する
と、権利獲得アービタ１０２が、ＰＣＩローカル・バス
Ａ５６のＰＣＩホスト・ブリッジ７６である場合、ＰＣ
Ｉホスト・ブリッジ７６内に配置されたバス・コントロ
ーラ９４（バスＡの）内のアドレス・デコード１００と
アドレス・レンジ・レジスタ１０１を使用して、ＰＣＩ
ホスト・ブリッジ７６がアクセスしたいターゲットを見
つける。このアドレス・デコード１００とアドレス・レ
ンジ・レジスタ１０１の機能は、前述のアービトレーシ
ョン１０２と平行して処理される。ターゲットが探し出
された後、ＰＣＩホスト・ブリッジ７６は、１組のイン
ライン・スイッチＳＷ−Ａ１ ７８とＳＷ−Ａ２ ８０
を閉じて、ＰＣＩホスト・ブリッジ７６を適切なターゲ
ットに接続しなければならない。次のターゲットが、現
行制御マスタと同じバス・セグメント上にある場合、ス
イッチの状態は、次の制御マスタにバスの制御が与えら
れるまで変化しない。アドレス・デコード１００は、ブ
リッジがアービトレーションの権利を獲得した場合にＰ
ＣＩホスト・ブリッジ７６がＰＣＩローカル・バスＡ５
６を調整するときターゲットを探すために行われる。現
行制御マスタがセグメントＡ１ ８２上にあるとき、権
利獲得アービタ１０２はＰＣＩホスト・ブリッジ７６で
あり、ターゲットはセグメントＡ２ ８４上にあり、Ｇ
ＮＴ＃は、セグメントＡ１ ８２のマスタから外され、
待ち時間タイマが終了したとき、ＰＣＩローカル・バス
５６から外れて、ＰＣＩローカル・バス５６がアイドル
・サイクルになる。ＰＣＩローカル・バス５６がアイド
ル状態になると、ＳＷ−Ａ１ ７８が開き、スイッチＳ
Ｗ−Ａ２ ８０が閉じ、ＰＣＩホスト・ブリッジ７６
が、ＰＣＩローカル・バス・セグメントＡ２ ８４上の
ターゲットにアクセスを開始する。説明していないが、
ＰＣＩローカル・バスＢ５８に沿って挿入されたインラ
イン電子スイッチＳＷ−Ｂ１ ８６およびＳＷ−Ｂ２
８８用にも等価なバス制御論理機構９４が設けられるこ
とを理解されたい。
と、権利獲得アービタ１０２が、ＰＣＩローカル・バス
Ａ５６のＰＣＩホスト・ブリッジ７６である場合、ＰＣ
Ｉホスト・ブリッジ７６内に配置されたバス・コントロ
ーラ９４（バスＡの）内のアドレス・デコード１００と
アドレス・レンジ・レジスタ１０１を使用して、ＰＣＩ
ホスト・ブリッジ７６がアクセスしたいターゲットを見
つける。このアドレス・デコード１００とアドレス・レ
ンジ・レジスタ１０１の機能は、前述のアービトレーシ
ョン１０２と平行して処理される。ターゲットが探し出
された後、ＰＣＩホスト・ブリッジ７６は、１組のイン
ライン・スイッチＳＷ−Ａ１ ７８とＳＷ−Ａ２ ８０
を閉じて、ＰＣＩホスト・ブリッジ７６を適切なターゲ
ットに接続しなければならない。次のターゲットが、現
行制御マスタと同じバス・セグメント上にある場合、ス
イッチの状態は、次の制御マスタにバスの制御が与えら
れるまで変化しない。アドレス・デコード１００は、ブ
リッジがアービトレーションの権利を獲得した場合にＰ
ＣＩホスト・ブリッジ７６がＰＣＩローカル・バスＡ５
６を調整するときターゲットを探すために行われる。現
行制御マスタがセグメントＡ１ ８２上にあるとき、権
利獲得アービタ１０２はＰＣＩホスト・ブリッジ７６で
あり、ターゲットはセグメントＡ２ ８４上にあり、Ｇ
ＮＴ＃は、セグメントＡ１ ８２のマスタから外され、
待ち時間タイマが終了したとき、ＰＣＩローカル・バス
５６から外れて、ＰＣＩローカル・バス５６がアイドル
・サイクルになる。ＰＣＩローカル・バス５６がアイド
ル状態になると、ＳＷ−Ａ１ ７８が開き、スイッチＳ
Ｗ−Ａ２ ８０が閉じ、ＰＣＩホスト・ブリッジ７６
が、ＰＣＩローカル・バス・セグメントＡ２ ８４上の
ターゲットにアクセスを開始する。説明していないが、
ＰＣＩローカル・バスＢ５８に沿って挿入されたインラ
イン電子スイッチＳＷ−Ｂ１ ８６およびＳＷ−Ｂ２
８８用にも等価なバス制御論理機構９４が設けられるこ
とを理解されたい。
【００２７】図３に再度移ると、ローカル・バス・セグ
メントＡ１ ８２およびＡ２ ８４には、スイッチ７８
および８０のスロット９６および９８側にプルアップ抵
抗器１０４および１１０が接続されている。同様に、ロ
ーカル・バス・セグメントＢ１ ９０およびＢ２ ９２
には、スイッチ８６および８８のスロット１１２および
１１４側にプルアップ抵抗器１０６および１０８が接続
されている。さらに、所与の動作周波数について全体の
バス負荷要件とタイミング要件が満たされる限り、組に
なったインライン・スイッチによって１本のＰＣＩバス
当たり２個を超えるバス・セグメントを分離することが
できる。
メントＡ１ ８２およびＡ２ ８４には、スイッチ７８
および８０のスロット９６および９８側にプルアップ抵
抗器１０４および１１０が接続されている。同様に、ロ
ーカル・バス・セグメントＢ１ ９０およびＢ２ ９２
には、スイッチ８６および８８のスロット１１２および
１１４側にプルアップ抵抗器１０６および１０８が接続
されている。さらに、所与の動作周波数について全体の
バス負荷要件とタイミング要件が満たされる限り、組に
なったインライン・スイッチによって１本のＰＣＩバス
当たり２個を超えるバス・セグメントを分離することが
できる。
【００２８】６６ＭＨｚよりも高い周波数の動作につい
て、ＰＣＩホスト・ブリッジ７６内の周波数制御論理機
構１２４によって使用される様々な方法を考察する。好
ましい実施形態において、スロット９６および９８内の
アダプタ１２６は、６６ＭＨｚよりも高いバス動作を示
す。これらのアダプタ１２６は、６６ＭＨｚのバス動作
を決定するために使用されるものと類似のピンを使用
し、すなわち６６ＭＨｚを決定するために使用されるＭ
６６ＥＮピンと類似の現在予約済みのピンを使用する。
新しいピンが接地されている場合は、アダプタ１２６が
６６ＭＨｚよりも高い動作が可能であることを示す。別
の実施形態では、アダプタ１２６が６６ＭＨｚよりも高
い周波数で動作できることを示すために構成ビットを使
用するが、６６ＭＨｚ機能を示すためにＭ６６ＥＮも提
供する。ＰＣＩローカル・バスＡ５６は、まず、（セグ
メント上のＭ６６ＥＮ線が接地されていない場合）構成
中に６６ＭＨｚで起動され、構成中に、アダプタ１２６
がバス・セグメント８２および８４上で６６ＭＨｚより
も高い周波数で動作することができることが判明した場
合は、構成コードを使用してバス・セグメント８２およ
び８４をリセットし、次にバス・セグメント８２と８４
およびその関連クロックをより高いバス周波数で再開す
ることができる。
て、ＰＣＩホスト・ブリッジ７６内の周波数制御論理機
構１２４によって使用される様々な方法を考察する。好
ましい実施形態において、スロット９６および９８内の
アダプタ１２６は、６６ＭＨｚよりも高いバス動作を示
す。これらのアダプタ１２６は、６６ＭＨｚのバス動作
を決定するために使用されるものと類似のピンを使用
し、すなわち６６ＭＨｚを決定するために使用されるＭ
６６ＥＮピンと類似の現在予約済みのピンを使用する。
新しいピンが接地されている場合は、アダプタ１２６が
６６ＭＨｚよりも高い動作が可能であることを示す。別
の実施形態では、アダプタ１２６が６６ＭＨｚよりも高
い周波数で動作できることを示すために構成ビットを使
用するが、６６ＭＨｚ機能を示すためにＭ６６ＥＮも提
供する。ＰＣＩローカル・バスＡ５６は、まず、（セグ
メント上のＭ６６ＥＮ線が接地されていない場合）構成
中に６６ＭＨｚで起動され、構成中に、アダプタ１２６
がバス・セグメント８２および８４上で６６ＭＨｚより
も高い周波数で動作することができることが判明した場
合は、構成コードを使用してバス・セグメント８２およ
び８４をリセットし、次にバス・セグメント８２と８４
およびその関連クロックをより高いバス周波数で再開す
ることができる。
【００２９】再び図３を参照すると、６６ＭＨｚよりも
高い周波数で動作することができるアダプタ１２６が共
にバス・セグメントＡ１に接続されている場合、そのセ
グメントは、６６ＭＨｚよりも高い周波数（たとえば１
００ＭＨｚ）で動作することができる。バス・セグメン
トＡ２上のスロットに接続されたアダプタが６６ＭＨｚ
で動作できる場合は、そのバス・セグメントを６６ＭＨ
ｚで動作させることができる。好ましい実施形態におい
て、ＰＣＩホスト・ブリッジ７６は、その動作周波数を
バス５６上で１００ＭＨｚなどより高い周波数と６６Ｍ
Ｈｚの間で動的に切り換えることができる。バス・セグ
メントＡ１上のマスタがバスの制御を獲得し、ターゲッ
トがホスト・ブリッジ７６であるとき、マスタとホスト
・ブリッジは共に、たとえば１００ＭＨｚのより高いバ
ス周波数で動作する。バスの制御を獲得する次のマスタ
がバス・セグメントＡ２上にあり、ターゲットがやはり
ホスト・ブリッジである場合、ホスト・ブリッジは、６
６ＭＨｚの動作周波数に動的に切り換わる。したがっ
て、ＰＣＩバス５６は、制御マスタとマスタの選択した
ターゲットの位置に基づいて、その動作周波数を動的に
切り換えることができる。インライン・スイッチＳＷ−
Ａ１およびＳＷ−Ａ２は、分離を行って、異なるバス・
セグメントＡ１およびＡ２を同じ論理バスであるのに異
なる周波数に動的に切り換えることができるようにす
る。
高い周波数で動作することができるアダプタ１２６が共
にバス・セグメントＡ１に接続されている場合、そのセ
グメントは、６６ＭＨｚよりも高い周波数（たとえば１
００ＭＨｚ）で動作することができる。バス・セグメン
トＡ２上のスロットに接続されたアダプタが６６ＭＨｚ
で動作できる場合は、そのバス・セグメントを６６ＭＨ
ｚで動作させることができる。好ましい実施形態におい
て、ＰＣＩホスト・ブリッジ７６は、その動作周波数を
バス５６上で１００ＭＨｚなどより高い周波数と６６Ｍ
Ｈｚの間で動的に切り換えることができる。バス・セグ
メントＡ１上のマスタがバスの制御を獲得し、ターゲッ
トがホスト・ブリッジ７６であるとき、マスタとホスト
・ブリッジは共に、たとえば１００ＭＨｚのより高いバ
ス周波数で動作する。バスの制御を獲得する次のマスタ
がバス・セグメントＡ２上にあり、ターゲットがやはり
ホスト・ブリッジである場合、ホスト・ブリッジは、６
６ＭＨｚの動作周波数に動的に切り換わる。したがっ
て、ＰＣＩバス５６は、制御マスタとマスタの選択した
ターゲットの位置に基づいて、その動作周波数を動的に
切り換えることができる。インライン・スイッチＳＷ−
Ａ１およびＳＷ−Ａ２は、分離を行って、異なるバス・
セグメントＡ１およびＡ２を同じ論理バスであるのに異
なる周波数に動的に切り換えることができるようにす
る。
【００３０】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３１】（１）ローカル・バスを有するコンピュー
タ・システムであって、プロセッサおよびシステム・メ
モリに接続されたシステム・バスと、周波数制御論理機
構と複数のバス・クロックとを含むホスト・ブリッジを
介して前記システム・バスに接続された複数のローカル
・バスと、前記複数のローカル・バスに接続された複数
の周辺構成要素スロットとを含み、少なくとも１つの前
記周辺構成要素スロットが、前記プロセッサおよび前記
システム・メモリとデータを共用するコンピュータ・シ
ステム。 （２）第１のローカル・バスを定義する前記複数のロー
カル・バスが、第１組と第２組のインライン電子スイッ
チを含み、前記第１組のインライン電子スイッチが、第
１のローカル・バス・セグメントを定義し、第２組のイ
ンライン電子スイッチが、第２のローカル・バス・セグ
メントを定義する、上記（１）に記載のローカル・バス
を有するコンピュータ・システム。 （３）前記周波数制御論理機構が、前記第１と前記第２
のローカル・バス・セグメントが最高３３ＭＨｚのバス
周波数にあると判定し、前記複数のバス・クロックによ
って定義される３３ＭＨｚのバス・クロックが、前記第
１のローカル・バス・セグメントを最大４つの周辺構成
要素スロットをサポートするように動作させ、前記第２
のローカル・バス・セグメントを最大４つの周辺構成要
素スロットをサポートするように動作させ、前記インラ
イン電子スイッチの一方の組が閉じたときに前記インラ
イン電子スイッチの他方の組を開く、上記（２）に記載
のローカル・バスを有するコンピュータ・システム。 （４）前記ホスト・ブリッジが、バス制御論理機構を含
み、前記バス制御論理機構が、アドレス・デコード、レ
ンジ・レジスタおよびアービタ制御を含み、前記第１お
よび前記第２のローカル・バス・セグメントのどこにマ
スタとターゲットがあるかによって、前記第１組と第２
組のインライン・スイッチをいつ開閉するかを決定す
る、上記（３）に記載のローカル・バスを有するコンピ
ュータ・システム。 （５）前記周波数制御論理機構が、前記第１と第２のロ
ーカル・バス・セグメントが最高６６ＭＨｚのバス周波
数にあると判定したとき、前記複数のバス・クロックに
よって定義される６６ＭＨｚバス・クロックが、前記第
１のローカル・バス・セグメントを最大２つの周辺構成
要素スロットをサポートするように動作させ、前記第１
のローカル・バス・セグメントを最大２つの周辺構成要
素スロットをサポートするように動作させ、前記インラ
イン電子スイッチの一方の組が閉じたときにインライン
電子スイッチの他方の組を開く、上記（２）に記載のロ
ーカル・バスを有するコンピュータ・システム。 （６）前記第２のローカル・バスが、第３組と第４組の
インライン電子スイッチを含み、前記第３組のインライ
ン電子スイッチが、第３のローカル・バス・セグメント
を定義し、前記第４組のインライン電子スイッチが、第
４のローカル・バス・セグメントを定義する、上記
（３）に記載のローカル・バスを有するコンピュータ・
システム。 （７）前記周波数制御論理機構が、前記第３と第４のロ
ーカル・バス・セグメントが最高６６ＭＨｚのバス周波
数にあると判定したとき、前記複数のバス・クロックに
よって定義される６６ＭＨｚバス・クロックが、前記第
３のローカル・バス・セグメントを最大２つの周辺構成
要素スロットをサポートするように動作させ、前記第４
のローカル・バス・セグメントを最大２つの周辺構成要
素スロットをサポートするように動作させ、前記インラ
イン電子スイッチの一方の組が閉じたときにインライン
電子スイッチの他方の組を開く、上記（６）に記載のロ
ーカル・バスを有するコンピュータ・システム。 （８）前記ホスト・ブリッジが、バス制御論理機構を含
み、前記バス制御論理機構が、アドレス・デコード、レ
ンジ・レジスタおよびアービタ制御を含み、マスタとタ
ーゲットが前記第１、第２、第３および第４のローカル
・バス・セグメント上のどこにあるかによって、前記第
１組、第２組、第３組および第４組のインライン電子ス
イッチをいつ開閉するかを決定し、任意の所与の時間
に、前記第１のローカル・バスからの４つの前記周辺構
成要素スロットと前記第２のローカル・バスからの２つ
の前記周辺構成要素スロットだけをバスに電気的に接続
する、上記（７）に記載のローカル・バスを有するコン
ピュータ・システム。 （９）構成中に、前記複数のローカル・バスに接続され
た前記複数の周辺構成要素スロット上に配置されたアダ
プタが、前記周波数制御論理機構からポーリングされ、
前記複数のローカル・バスのバス周波数を決定し、関連
する複数のバス・クロックを開始する、上記（１）に記
載のローカル・バスを有するコンピュータ・システム。 （１０）前記第１のローカル・バスと前記第２のローカ
ル・バスが、複数組のインライン電子スイッチを含み、
前記複数組のインライン電子スイッチが、異なるバス周
波数で使用するための複数のローカル・バス・セグメン
トを定義する、上記（１）に記載のローカル・バスを有
するコンピュータ・システム。 （１１）前記周波数制御論理機構が、前記第１と第２の
ローカル・バス・セグメントが最高１００ＭＨｚのバス
周波数であると判定したとき、前記複数のバス・クロッ
クによって定義される１００ＭＨｚバス・クロックが、
前記第１のローカル・バス・セグメントを最大２つの周
辺構成要素スロットをサポートするように動作させ、前
記第２のローカル・バス・セグメントを最大２つの周辺
構成要素スロットをサポートするように動作させ、前記
インライン電子スイッチの一方の組が閉じたときにイン
ライン電子スイッチの他方の組を開く、上記（２）に記
載のローカル・バスを有するコンピュータ・システム。 （１２）前記周波数制御論理機構が、前記第３と第４の
ローカル・バス・セグメントが最高１００ＭＨｚのバス
周波数であると判定したとき、前記複数のバス・クロッ
クによって定義される１００ＭＨｚバス・クロックが、
前記第３のローカル・バス・セグメントを最大２つの周
辺構成要素スロットをサポートするように動作させ、前
記第４のローカル・バス・セグメントを最大２つの周辺
構成要素スロットをサポートするように動作させ、前記
インライン電子スイッチの一方の組が閉じたときにイン
ライン電子スイッチの他方の組を開く、上記（６）に記
載のローカル・バスを有するコンピュータ・システム。 （１３）構成後に、前記複数のローカル・バスに接続さ
れた前記ホスト・ブリッジが、前記周波数制御論理機構
によって制御され、制御マスタと選択されたターゲット
の位置および相互最高周波数に基づいて、前記ホスト・
ブリッジの動作周波数を６６ＭＨｚと１００ＭＨｚの間
で動的に切り換える、上記（２）に記載のローカル・バ
スを有するコンピュータ・システム。 （１４）データ処理システム内の複数のホスト・ブリッ
ジをサポートする方法であって、プロセッサとシステム
・メモリをシステム・バスに接続する段階と、ホスト・
ブリッジを介して複数のローカル・バスを前記システム
・バスに接続する段階と、前記複数のローカル・バスに
沿って複数組のインライン電子スイッチを接続する段階
と、少なくとも１つの周辺構成要素スロットを、前記１
組のインライン電子スイッチを開閉することによって、
それが前記プロセッサと前記システム・メモリとデータ
を共用するように、前記複数のローカル・バスに接続す
る段階と、構成中に、前記ホスト・ブリッジ内の周波数
制御論理機構を使用して前記複数のローカル・バスのバ
ス周波数を決定し、前記ホスト・ブリッジ内の関連する
バス・クロックを開始する段階とを含む方法。 （１５）前記複数のローカル・バスによって定義される
第１のローカル・バスに沿って第１組と第２組のインラ
イン電子スイッチを含み、前記第１組のインライン電子
スイッチが第１のローカル・バスを定義し、前記第２組
のインライン電子スイッチが第２のローカル・バス・セ
グメントを定義する、上記（１４）に記載のデータ処理
システム内の複数のホスト・ブリッジをサポートする方
法。 （１６）前記データ処理システムが最大３３ＭＨｚで動
作していると前記周波数制御論理機構によって判定され
たとき、前記第１のローカル・バス・セグメントに最大
４つの周辺構成要素スロットを接続し、前記第２のロー
カル・バスに最大４つの周辺構成要素スロットを接続す
る段階をさらに含み、前記インライン電子スイッチの一
方の組が閉じたときにインライン電子スイッチの他方の
組を開く、上記（１５）に記載のデータ処理システム内
の複数のホスト・ブリッジをサポートする方法。 （１７）前記ホスト・ブリッジ内の前記第１組と前記第
２組のインライン電子スイッチを開閉する段階をさらに
含み、前記バス制御論理機構が、アドレス・デコード、
レンジ・レジスタおよびアービタ制御を含み、前記シス
テムが最高３３ＭＨｚで動作しているときに、所与の時
間に４つの前記周辺構成要素スロットだけを前記バスに
電気的に接続する、上記（１６）に記載のデータ処理シ
ステム内の複数のホスト・ブリッジをサポートする方
法。 （１８）前記システムが最大６６ＭＨｚで動作している
と前記周波数制御論理機構によって判定されたとき、前
記第１のローカル・バス・セグメントに最大２つの周辺
構成要素スロットを接続し、前記第２のローカル・バス
に最大２つの周辺構成要素スロットを接続する段階をさ
らに含み、前記インライン電子スイッチの一方の組が閉
じたときにインライン電子スイッチの他方の組を開く、
上記（１５）に記載のデータ処理システム内の複数のホ
スト・ブリッジをサポートする方法。 （１９）前記ホスト・ブリッジを介して第２のローカル
・バスを前記システムに接続し、前記第２のローカル・
バスに沿って第３組と第４組のインライン電子スイッチ
を挿入する段階をさらに含み、前記第３組のインライン
電子スイッチが第３のローカル・バス・セグメントを定
義し、前記第４組のインライン電子スイッチが第４のロ
ーカル・バス・セグメントを定義する、上記（１８）に
記載のデータ処理システム内の複数のホスト・ブリッジ
をサポートする方法。 （２０）前記周波数制御論理機構が最大３３ＭＨｚの動
作を決定し、関連する前記バス・クロックを開始すると
き、前記第３のローカル・バス・セグメントに最大４つ
の周辺構成要素スロットを接続し、前記第４のローカル
・バスに最大４つの周辺構成要素スロットを接続する段
階をさらに含み、前記インライン電子スイッチの一方の
組が閉じたときにインライン電子スイッチの他方の組を
開く、上記（１９）に記載のデータ処理システム内の複
数のホスト・ブリッジをサポートする方法。 （２１）前記ホスト・ブリッジ内のバス制御論理機構に
従って前記第１組、第２組、第３組および第４組のイン
ライン電子スイッチを開閉する段階を含み、前記バス制
御論理機構が、アドレス・デコード、レンジ・レジスタ
およびアービタ制御を含み、マスタとターゲットが前記
第１、第２、第３および第４のローカル・バス・セグメ
ントのどこにあるかによって、前記第１組、第２組、第
３組および第４組のインライン電子スイッチを開閉し、
所与の時間に前記第１のローカル・バスから４つの前記
周辺構成要素スロットと前記第２のローカル・バスから
２つの前記装置だけをバスに電気的に接続する、上記
（２０）に記載のデータ処理システム内の複数のホスト
・ブリッジをサポートする方法。 （２２）前記第１、第２、第３および第４のローカル・
バス・セグメントに沿ってプルアップ抵抗器を挿入する
段階をさらに含む、上記（２１）に記載のデータ処理シ
ステム内の複数のホスト・ブリッジをサポートする方
法。 （２３）プロセッサとシステム・メモリとに接続された
システム・バスと、周波数制御論理機構と複数のバス・
クロックとを含むホスト・ブリッジと、前記ホスト・ブ
リッジを介して前記システム・バスに接続された第１の
ローカル・バスとを含み、第１のローカル・バスが、第
１組と第２組のインライン電子スイッチを含み、第１組
のインライン電子スイッチが第１のローカル・バス・セ
グメントを定義し、第２組のインライン電子スイッチが
第２のローカル・バス・セグメントを定義し、前記第１
と前記第２のローカル・バス・セグメントが最高３３Ｍ
Ｈｚのバス周波数にあると前記周波数制御論理機構が判
定し、前記複数のバス・クロックによって定義される３
３ＭＨｚバス・クロックが、第１のローカル・バス・セ
グメントを最大４つの周辺構成要素スロットをサポート
するように動作させ、前記第２のローカル・バス・セグ
メントを最大４つの周辺構成要素スロットをサポートす
るように動作させ、前記インライン電子スイッチの一方
の組が閉じたときにインライン電子スイッチの他方の組
を開き、前記ホスト・ブリッジを介して前記システム・
バスに接続された第２のローカル・バスをさらに含み、
前記第２のローカル・バスが第３組と第４組のインライ
ン電子スイッチを含み、前記第３組のインライン電子ス
イッチが第３のローカル・バス・セグメントを定義し、
前記第４組のインライン電子スイッチが第４のローカル
・バス・セグメントを定義し、前記周波数制御論理機構
が、前記第３と前記第４のローカル・バス・セグメント
が前記複数のバス・クロックで定義されるバス周波数に
あると判定し、前記第３のローカル・バス・セグメント
を最大２つの周辺構成要素スロットをサポートするよう
に動作させ、前記第４のローカル・バス・セグメントを
最大２つの周辺構成要素スロットをサポートするように
動作させ、前記インライン電子スイッチの一方の組が閉
じるときに前記インライン電子スイッチの他方を開き、
各バス・セグメントを接続されたアダプタ用の６６ＭＨ
ｚと１００ＭＨｚで動作させることができ、前記ホスト
・ブリッジが周波数を適宜動的に切り換え、前記ホスト
・ブリッジが、バス制御論理機構を含み、前記バス制御
論理機構が、アドレス・デコード、レンジ・レジスタお
よびアービタ制御を含み、マスタとターゲットが前記第
１、第２、第３および第４のローカル・バス・セグメン
トのどこにあるかによって、前記第１組、第２組、第３
組および第４組の電子スイッチをいつ開閉するかを決定
し、前記コンピュータ・システムが３３ＭＨｚおよび６
６ＭＨｚまたはそれよりも高い周波数で動作していると
きに、所与の時間に前記第１のローカル・バスからの４
つの前記周辺構成要素と前記第２のローカル・バスから
２つの前記周辺構成要素だけをバスに電気的に接続する
ローカル・バスを有するコンピュータ・システム。
タ・システムであって、プロセッサおよびシステム・メ
モリに接続されたシステム・バスと、周波数制御論理機
構と複数のバス・クロックとを含むホスト・ブリッジを
介して前記システム・バスに接続された複数のローカル
・バスと、前記複数のローカル・バスに接続された複数
の周辺構成要素スロットとを含み、少なくとも１つの前
記周辺構成要素スロットが、前記プロセッサおよび前記
システム・メモリとデータを共用するコンピュータ・シ
ステム。 （２）第１のローカル・バスを定義する前記複数のロー
カル・バスが、第１組と第２組のインライン電子スイッ
チを含み、前記第１組のインライン電子スイッチが、第
１のローカル・バス・セグメントを定義し、第２組のイ
ンライン電子スイッチが、第２のローカル・バス・セグ
メントを定義する、上記（１）に記載のローカル・バス
を有するコンピュータ・システム。 （３）前記周波数制御論理機構が、前記第１と前記第２
のローカル・バス・セグメントが最高３３ＭＨｚのバス
周波数にあると判定し、前記複数のバス・クロックによ
って定義される３３ＭＨｚのバス・クロックが、前記第
１のローカル・バス・セグメントを最大４つの周辺構成
要素スロットをサポートするように動作させ、前記第２
のローカル・バス・セグメントを最大４つの周辺構成要
素スロットをサポートするように動作させ、前記インラ
イン電子スイッチの一方の組が閉じたときに前記インラ
イン電子スイッチの他方の組を開く、上記（２）に記載
のローカル・バスを有するコンピュータ・システム。 （４）前記ホスト・ブリッジが、バス制御論理機構を含
み、前記バス制御論理機構が、アドレス・デコード、レ
ンジ・レジスタおよびアービタ制御を含み、前記第１お
よび前記第２のローカル・バス・セグメントのどこにマ
スタとターゲットがあるかによって、前記第１組と第２
組のインライン・スイッチをいつ開閉するかを決定す
る、上記（３）に記載のローカル・バスを有するコンピ
ュータ・システム。 （５）前記周波数制御論理機構が、前記第１と第２のロ
ーカル・バス・セグメントが最高６６ＭＨｚのバス周波
数にあると判定したとき、前記複数のバス・クロックに
よって定義される６６ＭＨｚバス・クロックが、前記第
１のローカル・バス・セグメントを最大２つの周辺構成
要素スロットをサポートするように動作させ、前記第１
のローカル・バス・セグメントを最大２つの周辺構成要
素スロットをサポートするように動作させ、前記インラ
イン電子スイッチの一方の組が閉じたときにインライン
電子スイッチの他方の組を開く、上記（２）に記載のロ
ーカル・バスを有するコンピュータ・システム。 （６）前記第２のローカル・バスが、第３組と第４組の
インライン電子スイッチを含み、前記第３組のインライ
ン電子スイッチが、第３のローカル・バス・セグメント
を定義し、前記第４組のインライン電子スイッチが、第
４のローカル・バス・セグメントを定義する、上記
（３）に記載のローカル・バスを有するコンピュータ・
システム。 （７）前記周波数制御論理機構が、前記第３と第４のロ
ーカル・バス・セグメントが最高６６ＭＨｚのバス周波
数にあると判定したとき、前記複数のバス・クロックに
よって定義される６６ＭＨｚバス・クロックが、前記第
３のローカル・バス・セグメントを最大２つの周辺構成
要素スロットをサポートするように動作させ、前記第４
のローカル・バス・セグメントを最大２つの周辺構成要
素スロットをサポートするように動作させ、前記インラ
イン電子スイッチの一方の組が閉じたときにインライン
電子スイッチの他方の組を開く、上記（６）に記載のロ
ーカル・バスを有するコンピュータ・システム。 （８）前記ホスト・ブリッジが、バス制御論理機構を含
み、前記バス制御論理機構が、アドレス・デコード、レ
ンジ・レジスタおよびアービタ制御を含み、マスタとタ
ーゲットが前記第１、第２、第３および第４のローカル
・バス・セグメント上のどこにあるかによって、前記第
１組、第２組、第３組および第４組のインライン電子ス
イッチをいつ開閉するかを決定し、任意の所与の時間
に、前記第１のローカル・バスからの４つの前記周辺構
成要素スロットと前記第２のローカル・バスからの２つ
の前記周辺構成要素スロットだけをバスに電気的に接続
する、上記（７）に記載のローカル・バスを有するコン
ピュータ・システム。 （９）構成中に、前記複数のローカル・バスに接続され
た前記複数の周辺構成要素スロット上に配置されたアダ
プタが、前記周波数制御論理機構からポーリングされ、
前記複数のローカル・バスのバス周波数を決定し、関連
する複数のバス・クロックを開始する、上記（１）に記
載のローカル・バスを有するコンピュータ・システム。 （１０）前記第１のローカル・バスと前記第２のローカ
ル・バスが、複数組のインライン電子スイッチを含み、
前記複数組のインライン電子スイッチが、異なるバス周
波数で使用するための複数のローカル・バス・セグメン
トを定義する、上記（１）に記載のローカル・バスを有
するコンピュータ・システム。 （１１）前記周波数制御論理機構が、前記第１と第２の
ローカル・バス・セグメントが最高１００ＭＨｚのバス
周波数であると判定したとき、前記複数のバス・クロッ
クによって定義される１００ＭＨｚバス・クロックが、
前記第１のローカル・バス・セグメントを最大２つの周
辺構成要素スロットをサポートするように動作させ、前
記第２のローカル・バス・セグメントを最大２つの周辺
構成要素スロットをサポートするように動作させ、前記
インライン電子スイッチの一方の組が閉じたときにイン
ライン電子スイッチの他方の組を開く、上記（２）に記
載のローカル・バスを有するコンピュータ・システム。 （１２）前記周波数制御論理機構が、前記第３と第４の
ローカル・バス・セグメントが最高１００ＭＨｚのバス
周波数であると判定したとき、前記複数のバス・クロッ
クによって定義される１００ＭＨｚバス・クロックが、
前記第３のローカル・バス・セグメントを最大２つの周
辺構成要素スロットをサポートするように動作させ、前
記第４のローカル・バス・セグメントを最大２つの周辺
構成要素スロットをサポートするように動作させ、前記
インライン電子スイッチの一方の組が閉じたときにイン
ライン電子スイッチの他方の組を開く、上記（６）に記
載のローカル・バスを有するコンピュータ・システム。 （１３）構成後に、前記複数のローカル・バスに接続さ
れた前記ホスト・ブリッジが、前記周波数制御論理機構
によって制御され、制御マスタと選択されたターゲット
の位置および相互最高周波数に基づいて、前記ホスト・
ブリッジの動作周波数を６６ＭＨｚと１００ＭＨｚの間
で動的に切り換える、上記（２）に記載のローカル・バ
スを有するコンピュータ・システム。 （１４）データ処理システム内の複数のホスト・ブリッ
ジをサポートする方法であって、プロセッサとシステム
・メモリをシステム・バスに接続する段階と、ホスト・
ブリッジを介して複数のローカル・バスを前記システム
・バスに接続する段階と、前記複数のローカル・バスに
沿って複数組のインライン電子スイッチを接続する段階
と、少なくとも１つの周辺構成要素スロットを、前記１
組のインライン電子スイッチを開閉することによって、
それが前記プロセッサと前記システム・メモリとデータ
を共用するように、前記複数のローカル・バスに接続す
る段階と、構成中に、前記ホスト・ブリッジ内の周波数
制御論理機構を使用して前記複数のローカル・バスのバ
ス周波数を決定し、前記ホスト・ブリッジ内の関連する
バス・クロックを開始する段階とを含む方法。 （１５）前記複数のローカル・バスによって定義される
第１のローカル・バスに沿って第１組と第２組のインラ
イン電子スイッチを含み、前記第１組のインライン電子
スイッチが第１のローカル・バスを定義し、前記第２組
のインライン電子スイッチが第２のローカル・バス・セ
グメントを定義する、上記（１４）に記載のデータ処理
システム内の複数のホスト・ブリッジをサポートする方
法。 （１６）前記データ処理システムが最大３３ＭＨｚで動
作していると前記周波数制御論理機構によって判定され
たとき、前記第１のローカル・バス・セグメントに最大
４つの周辺構成要素スロットを接続し、前記第２のロー
カル・バスに最大４つの周辺構成要素スロットを接続す
る段階をさらに含み、前記インライン電子スイッチの一
方の組が閉じたときにインライン電子スイッチの他方の
組を開く、上記（１５）に記載のデータ処理システム内
の複数のホスト・ブリッジをサポートする方法。 （１７）前記ホスト・ブリッジ内の前記第１組と前記第
２組のインライン電子スイッチを開閉する段階をさらに
含み、前記バス制御論理機構が、アドレス・デコード、
レンジ・レジスタおよびアービタ制御を含み、前記シス
テムが最高３３ＭＨｚで動作しているときに、所与の時
間に４つの前記周辺構成要素スロットだけを前記バスに
電気的に接続する、上記（１６）に記載のデータ処理シ
ステム内の複数のホスト・ブリッジをサポートする方
法。 （１８）前記システムが最大６６ＭＨｚで動作している
と前記周波数制御論理機構によって判定されたとき、前
記第１のローカル・バス・セグメントに最大２つの周辺
構成要素スロットを接続し、前記第２のローカル・バス
に最大２つの周辺構成要素スロットを接続する段階をさ
らに含み、前記インライン電子スイッチの一方の組が閉
じたときにインライン電子スイッチの他方の組を開く、
上記（１５）に記載のデータ処理システム内の複数のホ
スト・ブリッジをサポートする方法。 （１９）前記ホスト・ブリッジを介して第２のローカル
・バスを前記システムに接続し、前記第２のローカル・
バスに沿って第３組と第４組のインライン電子スイッチ
を挿入する段階をさらに含み、前記第３組のインライン
電子スイッチが第３のローカル・バス・セグメントを定
義し、前記第４組のインライン電子スイッチが第４のロ
ーカル・バス・セグメントを定義する、上記（１８）に
記載のデータ処理システム内の複数のホスト・ブリッジ
をサポートする方法。 （２０）前記周波数制御論理機構が最大３３ＭＨｚの動
作を決定し、関連する前記バス・クロックを開始すると
き、前記第３のローカル・バス・セグメントに最大４つ
の周辺構成要素スロットを接続し、前記第４のローカル
・バスに最大４つの周辺構成要素スロットを接続する段
階をさらに含み、前記インライン電子スイッチの一方の
組が閉じたときにインライン電子スイッチの他方の組を
開く、上記（１９）に記載のデータ処理システム内の複
数のホスト・ブリッジをサポートする方法。 （２１）前記ホスト・ブリッジ内のバス制御論理機構に
従って前記第１組、第２組、第３組および第４組のイン
ライン電子スイッチを開閉する段階を含み、前記バス制
御論理機構が、アドレス・デコード、レンジ・レジスタ
およびアービタ制御を含み、マスタとターゲットが前記
第１、第２、第３および第４のローカル・バス・セグメ
ントのどこにあるかによって、前記第１組、第２組、第
３組および第４組のインライン電子スイッチを開閉し、
所与の時間に前記第１のローカル・バスから４つの前記
周辺構成要素スロットと前記第２のローカル・バスから
２つの前記装置だけをバスに電気的に接続する、上記
（２０）に記載のデータ処理システム内の複数のホスト
・ブリッジをサポートする方法。 （２２）前記第１、第２、第３および第４のローカル・
バス・セグメントに沿ってプルアップ抵抗器を挿入する
段階をさらに含む、上記（２１）に記載のデータ処理シ
ステム内の複数のホスト・ブリッジをサポートする方
法。 （２３）プロセッサとシステム・メモリとに接続された
システム・バスと、周波数制御論理機構と複数のバス・
クロックとを含むホスト・ブリッジと、前記ホスト・ブ
リッジを介して前記システム・バスに接続された第１の
ローカル・バスとを含み、第１のローカル・バスが、第
１組と第２組のインライン電子スイッチを含み、第１組
のインライン電子スイッチが第１のローカル・バス・セ
グメントを定義し、第２組のインライン電子スイッチが
第２のローカル・バス・セグメントを定義し、前記第１
と前記第２のローカル・バス・セグメントが最高３３Ｍ
Ｈｚのバス周波数にあると前記周波数制御論理機構が判
定し、前記複数のバス・クロックによって定義される３
３ＭＨｚバス・クロックが、第１のローカル・バス・セ
グメントを最大４つの周辺構成要素スロットをサポート
するように動作させ、前記第２のローカル・バス・セグ
メントを最大４つの周辺構成要素スロットをサポートす
るように動作させ、前記インライン電子スイッチの一方
の組が閉じたときにインライン電子スイッチの他方の組
を開き、前記ホスト・ブリッジを介して前記システム・
バスに接続された第２のローカル・バスをさらに含み、
前記第２のローカル・バスが第３組と第４組のインライ
ン電子スイッチを含み、前記第３組のインライン電子ス
イッチが第３のローカル・バス・セグメントを定義し、
前記第４組のインライン電子スイッチが第４のローカル
・バス・セグメントを定義し、前記周波数制御論理機構
が、前記第３と前記第４のローカル・バス・セグメント
が前記複数のバス・クロックで定義されるバス周波数に
あると判定し、前記第３のローカル・バス・セグメント
を最大２つの周辺構成要素スロットをサポートするよう
に動作させ、前記第４のローカル・バス・セグメントを
最大２つの周辺構成要素スロットをサポートするように
動作させ、前記インライン電子スイッチの一方の組が閉
じるときに前記インライン電子スイッチの他方を開き、
各バス・セグメントを接続されたアダプタ用の６６ＭＨ
ｚと１００ＭＨｚで動作させることができ、前記ホスト
・ブリッジが周波数を適宜動的に切り換え、前記ホスト
・ブリッジが、バス制御論理機構を含み、前記バス制御
論理機構が、アドレス・デコード、レンジ・レジスタお
よびアービタ制御を含み、マスタとターゲットが前記第
１、第２、第３および第４のローカル・バス・セグメン
トのどこにあるかによって、前記第１組、第２組、第３
組および第４組の電子スイッチをいつ開閉するかを決定
し、前記コンピュータ・システムが３３ＭＨｚおよび６
６ＭＨｚまたはそれよりも高い周波数で動作していると
きに、所与の時間に前記第１のローカル・バスからの４
つの前記周辺構成要素と前記第２のローカル・バスから
２つの前記周辺構成要素だけをバスに電気的に接続する
ローカル・バスを有するコンピュータ・システム。
【図１】本発明の好ましい実施形態を利用することがで
きるＰＣＩローカル・バス・アーキテクチャを有する典
型的なコンピュータ・システムのブロック図である。
きるＰＣＩローカル・バス・アーキテクチャを有する典
型的なコンピュータ・システムのブロック図である。
【図２】個々のＰＣＩホスト・ブリッジに個々のＰＣＩ
ローカル・バスを有する従来技術の構成のブロック図で
ある。
ローカル・バスを有する従来技術の構成のブロック図で
ある。
【図３】本発明の好ましい実施形態による、バス／周波
数制御論理機構とバス・クロックとを有しＰＣＩローカ
ル・バスをサポートするＰＣＩホスト・ブリッジのブロ
ック図である。
数制御論理機構とバス・クロックとを有しＰＣＩローカ
ル・バスをサポートするＰＣＩホスト・ブリッジのブロ
ック図である。
１０ コンピュータ・システム １２ プロセッサ １４ キャッシュ・メモリ １６ メモリ・コントローラ ２０ システム・バス ２２ ローカル・バス ２４ ホスト・ブリッジ ３０ 拡張バス・インタフェース ３２ ローカル・エリア・ネットワーク ３４ ディスク・ドライブ ３６ 拡張バス ３８ オーディオ・アダプタ・ボード ４０ 動画アダプタ・ボード ４２ グラフィックス・アダプタ ４４ モニタ ４６ 入出力機能
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・アレン・ケリー アメリカ合衆国27502 ノースカロライナ 州アペックス ブルック・クリーク・ドラ イブ 200 (72)発明者 ダニー・マーヴィン・ニール アメリカ合衆国78681 テキサス州ラウン ド・ロック ハイタワー・ドライブ 4604 (72)発明者 スティーブン・マーク・サーバー アメリカ合衆国78717 テキサス州オース チン イーフリアム・ロード 8308
Claims (23)
- 【請求項１】ローカル・バスを有するコンピュータ・シ
ステムであって、 プロセッサおよびシステム・メモリに接続されたシステ
ム・バスと、 周波数制御論理機構と複数のバス・クロックとを含むホ
スト・ブリッジを介して前記システム・バスに接続され
た複数のローカル・バスと、 前記複数のローカル・バスに接続された複数の周辺構成
要素スロットとを含み、少なくとも１つの前記周辺構成
要素スロットが、前記プロセッサおよび前記システム・
メモリとデータを共用するコンピュータ・システム。 - 【請求項２】第１のローカル・バスを定義する前記複数
のローカル・バスが、第１組と第２組のインライン電子
スイッチを含み、前記第１組のインライン電子スイッチ
が、第１のローカル・バス・セグメントを定義し、第２
組のインライン電子スイッチが、第２のローカル・バス
・セグメントを定義する、請求項１に記載のローカル・
バスを有するコンピュータ・システム。 - 【請求項３】前記周波数制御論理機構が、前記第１と前
記第２のローカル・バス・セグメントが最高３３ＭＨｚ
のバス周波数にあると判定し、前記複数のバス・クロッ
クによって定義される３３ＭＨｚのバス・クロックが、
前記第１のローカル・バス・セグメントを最大４つの周
辺構成要素スロットをサポートするように動作させ、前
記第２のローカル・バス・セグメントを最大４つの周辺
構成要素スロットをサポートするように動作させ、前記
インライン電子スイッチの一方の組が閉じたときに前記
インライン電子スイッチの他方の組を開く、請求項２に
記載のローカル・バスを有するコンピュータ・システ
ム。 - 【請求項４】前記ホスト・ブリッジが、バス制御論理機
構を含み、前記バス制御論理機構が、アドレス・デコー
ド、レンジ・レジスタおよびアービタ制御を含み、前記
第１および前記第２のローカル・バス・セグメントのど
こにマスタとターゲットがあるかによって、前記第１組
と第２組のインライン・スイッチをいつ開閉するかを決
定する、請求項３に記載のローカル・バスを有するコン
ピュータ・システム。 - 【請求項５】前記周波数制御論理機構が、前記第１と第
２のローカル・バス・セグメントが最高６６ＭＨｚのバ
ス周波数にあると判定したとき、前記複数のバス・クロ
ックによって定義される６６ＭＨｚバス・クロックが、
前記第１のローカル・バス・セグメントを最大２つの周
辺構成要素スロットをサポートするように動作させ、前
記第１のローカル・バス・セグメントを最大２つの周辺
構成要素スロットをサポートするように動作させ、前記
インライン電子スイッチの一方の組が閉じたときにイン
ライン電子スイッチの他方の組を開く、請求項２に記載
のローカル・バスを有するコンピュータ・システム。 - 【請求項６】前記第２のローカル・バスが、第３組と第
４組のインライン電子スイッチを含み、前記第３組のイ
ンライン電子スイッチが、第３のローカル・バス・セグ
メントを定義し、前記第４組のインライン電子スイッチ
が、第４のローカル・バス・セグメントを定義する、請
求項３に記載のローカル・バスを有するコンピュータ・
システム。 - 【請求項７】前記周波数制御論理機構が、前記第３と第
４のローカル・バス・セグメントが最高６６ＭＨｚのバ
ス周波数にあると判定したとき、前記複数のバス・クロ
ックによって定義される６６ＭＨｚバス・クロックが、
前記第３のローカル・バス・セグメントを最大２つの周
辺構成要素スロットをサポートするように動作させ、前
記第４のローカル・バス・セグメントを最大２つの周辺
構成要素スロットをサポートするように動作させ、前記
インライン電子スイッチの一方の組が閉じたときにイン
ライン電子スイッチの他方の組を開く、請求項６に記載
のローカル・バスを有するコンピュータ・システム。 - 【請求項８】前記ホスト・ブリッジが、バス制御論理機
構を含み、前記バス制御論理機構が、アドレス・デコー
ド、レンジ・レジスタおよびアービタ制御を含み、マス
タとターゲットが前記第１、第２、第３および第４のロ
ーカル・バス・セグメント上のどこにあるかによって、
前記第１組、第２組、第３組および第４組のインライン
電子スイッチをいつ開閉するかを決定し、任意の所与の
時間に、前記第１のローカル・バスからの４つの前記周
辺構成要素スロットと前記第２のローカル・バスからの
２つの前記周辺構成要素スロットだけをバスに電気的に
接続する、請求項７に記載のローカル・バスを有するコ
ンピュータ・システム。 - 【請求項９】構成中に、前記複数のローカル・バスに接
続された前記複数の周辺構成要素スロット上に配置され
たアダプタが、前記周波数制御論理機構からポーリング
され、前記複数のローカル・バスのバス周波数を決定
し、関連する複数のバス・クロックを開始する、請求項
１に記載のローカル・バスを有するコンピュータ・シス
テム。 - 【請求項１０】前記第１のローカル・バスと前記第２の
ローカル・バスが、複数組のインライン電子スイッチを
含み、前記複数組のインライン電子スイッチが、異なる
バス周波数で使用するための複数のローカル・バス・セ
グメントを定義する、請求項１に記載のローカル・バス
を有するコンピュータ・システム。 - 【請求項１１】前記周波数制御論理機構が、前記第１と
第２のローカル・バス・セグメントが最高１００ＭＨｚ
のバス周波数であると判定したとき、前記複数のバス・
クロックによって定義される１００ＭＨｚバス・クロッ
クが、前記第１のローカル・バス・セグメントを最大２
つの周辺構成要素スロットをサポートするように動作さ
せ、前記第２のローカル・バス・セグメントを最大２つ
の周辺構成要素スロットをサポートするように動作さ
せ、前記インライン電子スイッチの一方の組が閉じたと
きにインライン電子スイッチの他方の組を開く、請求項
２に記載のローカル・バスを有するコンピュータ・シス
テム。 - 【請求項１２】前記周波数制御論理機構が、前記第３と
第４のローカル・バス・セグメントが最高１００ＭＨｚ
のバス周波数であると判定したとき、前記複数のバス・
クロックによって定義される１００ＭＨｚバス・クロッ
クが、前記第３のローカル・バス・セグメントを最大２
つの周辺構成要素スロットをサポートするように動作さ
せ、前記第４のローカル・バス・セグメントを最大２つ
の周辺構成要素スロットをサポートするように動作さ
せ、前記インライン電子スイッチの一方の組が閉じたと
きにインライン電子スイッチの他方の組を開く、請求項
６に記載のローカル・バスを有するコンピュータ・シス
テム。 - 【請求項１３】構成後に、前記複数のローカル・バスに
接続された前記ホスト・ブリッジが、前記周波数制御論
理機構によって制御され、制御マスタと選択されたター
ゲットの位置および相互最高周波数に基づいて、前記ホ
スト・ブリッジの動作周波数を６６ＭＨｚと１００ＭＨ
ｚの間で動的に切り換える、請求項２に記載のローカル
・バスを有するコンピュータ・システム。 - 【請求項１４】データ処理システム内の複数のホスト・
ブリッジをサポートする方法であって、 プロセッサとシステム・メモリをシステム・バスに接続
する段階と、 ホスト・ブリッジを介して複数のローカル・バスを前記
システム・バスに接続する段階と、 前記複数のローカル・バスに沿って複数組のインライン
電子スイッチを接続する段階と、 少なくとも１つの周辺構成要素スロットを、前記１組の
インライン電子スイッチを開閉することによって、それ
が前記プロセッサと前記システム・メモリとデータを共
用するように、前記複数のローカル・バスに接続する段
階と、 構成中に、前記ホスト・ブリッジ内の周波数制御論理機
構を使用して前記複数のローカル・バスのバス周波数を
決定し、前記ホスト・ブリッジ内の関連するバス・クロ
ックを開始する段階とを含む方法。 - 【請求項１５】前記複数のローカル・バスによって定義
される第１のローカル・バスに沿って第１組と第２組の
インライン電子スイッチを含み、前記第１組のインライ
ン電子スイッチが第１のローカル・バスを定義し、前記
第２組のインライン電子スイッチが第２のローカル・バ
ス・セグメントを定義する、請求項１４に記載のデータ
処理システム内の複数のホスト・ブリッジをサポートす
る方法。 - 【請求項１６】前記データ処理システムが最大３３ＭＨ
ｚで動作していると前記周波数制御論理機構によって判
定されたとき、前記第１のローカル・バス・セグメント
に最大４つの周辺構成要素スロットを接続し、前記第２
のローカル・バスに最大４つの周辺構成要素スロットを
接続する段階をさらに含み、前記インライン電子スイッ
チの一方の組が閉じたときにインライン電子スイッチの
他方の組を開く、請求項１５に記載のデータ処理システ
ム内の複数のホスト・ブリッジをサポートする方法。 - 【請求項１７】前記ホスト・ブリッジ内の前記第１組と
前記第２組のインライン電子スイッチを開閉する段階を
さらに含み、前記バス制御論理機構が、アドレス・デコ
ード、レンジ・レジスタおよびアービタ制御を含み、前
記システムが最高３３ＭＨｚで動作しているときに、所
与の時間に４つの前記周辺構成要素スロットだけを前記
バスに電気的に接続する、請求項１６に記載のデータ処
理システム内の複数のホスト・ブリッジをサポートする
方法。 - 【請求項１８】前記システムが最大６６ＭＨｚで動作し
ていると前記周波数制御論理機構によって判定されたと
き、前記第１のローカル・バス・セグメントに最大２つ
の周辺構成要素スロットを接続し、前記第２のローカル
・バスに最大２つの周辺構成要素スロットを接続する段
階をさらに含み、前記インライン電子スイッチの一方の
組が閉じたときにインライン電子スイッチの他方の組を
開く、請求項１５に記載のデータ処理システム内の複数
のホスト・ブリッジをサポートする方法。 - 【請求項１９】前記ホスト・ブリッジを介して第２のロ
ーカル・バスを前記システムに接続し、前記第２のロー
カル・バスに沿って第３組と第４組のインライン電子ス
イッチを挿入する段階をさらに含み、前記第３組のイン
ライン電子スイッチが第３のローカル・バス・セグメン
トを定義し、前記第４組のインライン電子スイッチが第
４のローカル・バス・セグメントを定義する、請求項１
８に記載のデータ処理システム内の複数のホスト・ブリ
ッジをサポートする方法。 - 【請求項２０】前記周波数制御論理機構が最大３３ＭＨ
ｚの動作を決定し、関連する前記バス・クロックを開始
するとき、前記第３のローカル・バス・セグメントに最
大４つの周辺構成要素スロットを接続し、前記第４のロ
ーカル・バスに最大４つの周辺構成要素スロットを接続
する段階をさらに含み、前記インライン電子スイッチの
一方の組が閉じたときにインライン電子スイッチの他方
の組を開く、請求項１９に記載のデータ処理システム内
の複数のホスト・ブリッジをサポートする方法。 - 【請求項２１】前記ホスト・ブリッジ内のバス制御論理
機構に従って前記第１組、第２組、第３組および第４組
のインライン電子スイッチを開閉する段階を含み、前記
バス制御論理機構が、アドレス・デコード、レンジ・レ
ジスタおよびアービタ制御を含み、マスタとターゲット
が前記第１、第２、第３および第４のローカル・バス・
セグメントのどこにあるかによって、前記第１組、第２
組、第３組および第４組のインライン電子スイッチを開
閉し、所与の時間に前記第１のローカル・バスから４つ
の前記周辺構成要素スロットと前記第２のローカル・バ
スから２つの前記装置だけをバスに電気的に接続する、
請求項２０に記載のデータ処理システム内の複数のホス
ト・ブリッジをサポートする方法。 - 【請求項２２】前記第１、第２、第３および第４のロー
カル・バス・セグメントに沿ってプルアップ抵抗器を挿
入する段階をさらに含む、請求項２１に記載のデータ処
理システム内の複数のホスト・ブリッジをサポートする
方法。 - 【請求項２３】プロセッサとシステム・メモリとに接続
されたシステム・バスと、 周波数制御論理機構と複数のバス・クロックとを含むホ
スト・ブリッジと、 前記ホスト・ブリッジを介して前記システム・バスに接
続された第１のローカル・バスとを含み、 第１のローカル・バスが、第１組と第２組のインライン
電子スイッチを含み、第１組のインライン電子スイッチ
が第１のローカル・バス・セグメントを定義し、第２組
のインライン電子スイッチが第２のローカル・バス・セ
グメントを定義し、 前記第１と前記第２のローカル・バス・セグメントが最
高３３ＭＨｚのバス周波数にあると前記周波数制御論理
機構が判定し、前記複数のバス・クロックによって定義
される３３ＭＨｚバス・クロックが、第１のローカル・
バス・セグメントを最大４つの周辺構成要素スロットを
サポートするように動作させ、前記第２のローカル・バ
ス・セグメントを最大４つの周辺構成要素スロットをサ
ポートするように動作させ、前記インライン電子スイッ
チの一方の組が閉じたときにインライン電子スイッチの
他方の組を開き、 前記ホスト・ブリッジを介して前記システム・バスに接
続された第２のローカル・バスをさらに含み、前記第２
のローカル・バスが第３組と第４組のインライン電子ス
イッチを含み、前記第３組のインライン電子スイッチが
第３のローカル・バス・セグメントを定義し、前記第４
組のインライン電子スイッチが第４のローカル・バス・
セグメントを定義し、 前記周波数制御論理機構が、前記第３と前記第４のロー
カル・バス・セグメントが前記複数のバス・クロックで
定義されるバス周波数にあると判定し、前記第３のロー
カル・バス・セグメントを最大２つの周辺構成要素スロ
ットをサポートするように動作させ、前記第４のローカ
ル・バス・セグメントを最大２つの周辺構成要素スロッ
トをサポートするように動作させ、前記インライン電子
スイッチの一方の組が閉じるときに前記インライン電子
スイッチの他方を開き、各バス・セグメントを接続され
たアダプタ用の６６ＭＨｚと１００ＭＨｚで動作させる
ことができ、前記ホスト・ブリッジが周波数を適宜動的
に切り換え、 前記ホスト・ブリッジが、バス制御論理機構を含み、前
記バス制御論理機構が、アドレス・デコード、レンジ・
レジスタおよびアービタ制御を含み、マスタとターゲッ
トが前記第１、第２、第３および第４のローカル・バス
・セグメントのどこにあるかによって、前記第１組、第
２組、第３組および第４組の電子スイッチをいつ開閉す
るかを決定し、前記コンピュータ・システムが３３ＭＨ
ｚおよび６６ＭＨｚまたはそれよりも高い周波数で動作
しているときに、所与の時間に前記第１のローカル・バ
スからの４つの前記周辺構成要素と前記第２のローカル
・バスから２つの前記周辺構成要素だけをバスに電気的
に接続するローカル・バスを有するコンピュータ・シス
テム。
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