JP2000077493A - 半導体絶縁膜の特性試験方法及びその特性試験装置 - Google Patents
半導体絶縁膜の特性試験方法及びその特性試験装置Info
- Publication number
- JP2000077493A JP2000077493A JP10242424A JP24242498A JP2000077493A JP 2000077493 A JP2000077493 A JP 2000077493A JP 10242424 A JP10242424 A JP 10242424A JP 24242498 A JP24242498 A JP 24242498A JP 2000077493 A JP2000077493 A JP 2000077493A
- Authority
- JP
- Japan
- Prior art keywords
- terminal voltage
- time
- voltage
- detected
- stress current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Relating To Insulation (AREA)
Abstract
(57)【要約】
【課題】 半導体絶縁膜の特性試験を高精度に行うこと
ができる半導体絶縁膜の特性試験方法及びその特性試験
装置を提供する。 【解決手段】 ステップｎ３で制御手段１がストレス電
流を連続的に印加し続ける。ストレス電流により電極端
子に生じる端子電圧が、一定の又は任意の時間毎に検出
手段２により検出される。ステップｎ４で演算手段３は
検出手段２からの結果に基づき、ある時刻ｔ２で検出し
た端子電圧Ｖｔ２とその時刻のより直前の時刻ｔ１で検
出した端子電圧Ｖｔ１とを条件式（１）に入れて比較演
算する。条件式（１）を満たす場合、ステップｎ５でス
トレス電流の印加を中断して導通チェックを行う。つま
り、判定電流を流し、これにより生じる端子電圧を検出
し、検出された端子電圧が所定の判定電圧以上か否かを
比較判断し、端子電圧が判定電圧より小さい場合、ステ
ップｎ６で演算手段３が総電荷量を算出する。
ができる半導体絶縁膜の特性試験方法及びその特性試験
装置を提供する。 【解決手段】 ステップｎ３で制御手段１がストレス電
流を連続的に印加し続ける。ストレス電流により電極端
子に生じる端子電圧が、一定の又は任意の時間毎に検出
手段２により検出される。ステップｎ４で演算手段３は
検出手段２からの結果に基づき、ある時刻ｔ２で検出し
た端子電圧Ｖｔ２とその時刻のより直前の時刻ｔ１で検
出した端子電圧Ｖｔ１とを条件式（１）に入れて比較演
算する。条件式（１）を満たす場合、ステップｎ５でス
トレス電流の印加を中断して導通チェックを行う。つま
り、判定電流を流し、これにより生じる端子電圧を検出
し、検出された端子電圧が所定の判定電圧以上か否かを
比較判断し、端子電圧が判定電圧より小さい場合、ステ
ップｎ６で演算手段３が総電荷量を算出する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体絶縁膜の特
性試験を高精度に行うことができる半導体絶縁膜の特性
試験方法及びその特性試験装置に関する。
性試験を高精度に行うことができる半導体絶縁膜の特性
試験方法及びその特性試験装置に関する。
【０００２】
【従来の技術】ゲート酸化膜等の半導体装置の絶縁膜の
信頼性評価は、初期状態から破壊に至るまでの間に導入
された電荷量で決定される。この信頼性評価を行う試験
方法として、従来からＴＤＤＢ（Time Dependent Diele
ctric Breakdown ）法や、ＱＢＤ（定電流による経時破
壊判定）法が用いられている。
信頼性評価は、初期状態から破壊に至るまでの間に導入
された電荷量で決定される。この信頼性評価を行う試験
方法として、従来からＴＤＤＢ（Time Dependent Diele
ctric Breakdown ）法や、ＱＢＤ（定電流による経時破
壊判定）法が用いられている。
【０００３】ＴＤＤＢ法では、例えばＮ型半導体の基板
に酸化膜等の絶縁膜を成長させ、電極を形成しておき、
該基板に対して正電位を印加して、該酸化膜に所定のス
トレス電流を印加し続ける。その結果、該酸化膜が破壊
されると導通性を有するようになるので、該電極端子間
電圧が減少する。そこで、該端子間の測定電圧の値が予
め設定されたしきい値電圧の値を下回った時刻を判定す
ることにより、該酸化膜の信頼性評価を行う。図４
（ａ）に、上記した絶縁膜（例えば、酸化膜）破壊時の
電圧変化の様子を示す。
に酸化膜等の絶縁膜を成長させ、電極を形成しておき、
該基板に対して正電位を印加して、該酸化膜に所定のス
トレス電流を印加し続ける。その結果、該酸化膜が破壊
されると導通性を有するようになるので、該電極端子間
電圧が減少する。そこで、該端子間の測定電圧の値が予
め設定されたしきい値電圧の値を下回った時刻を判定す
ることにより、該酸化膜の信頼性評価を行う。図４
（ａ）に、上記した絶縁膜（例えば、酸化膜）破壊時の
電圧変化の様子を示す。
【０００４】しかし、近年、半導体素子の微細化に伴っ
てゲート酸化膜も薄膜化されているため、酸化膜破壊前
後の電圧差も小さくなっている。したがって、図４
（ｂ）に示されるように、しきい値電圧を設定すること
自体が困難になって来た。そこで、以下の方法が採られ
ている。図４（ｃ）に示すように、ストレス電流を連続
的に印加し、電極端子間に生じる端子電圧を一定のまた
は任意の時間毎に検出する。そして、ある時刻ｔ２での
端子電圧Ｖｔ２と時刻ｔ２より一つ前の時刻ｔ１での端
子電圧Ｖｔ１とを比較し、条件式（１）を満たせば絶縁
膜が破壊されたと判定して信頼性評価を行う（総電荷量
を算出する）。 Ｖｔ２＜Ｖｔ１×Lebel （１） 但し、Lebel は１以下の定数であり、例えば０．９５が
用いられる。
てゲート酸化膜も薄膜化されているため、酸化膜破壊前
後の電圧差も小さくなっている。したがって、図４
（ｂ）に示されるように、しきい値電圧を設定すること
自体が困難になって来た。そこで、以下の方法が採られ
ている。図４（ｃ）に示すように、ストレス電流を連続
的に印加し、電極端子間に生じる端子電圧を一定のまた
は任意の時間毎に検出する。そして、ある時刻ｔ２での
端子電圧Ｖｔ２と時刻ｔ２より一つ前の時刻ｔ１での端
子電圧Ｖｔ１とを比較し、条件式（１）を満たせば絶縁
膜が破壊されたと判定して信頼性評価を行う（総電荷量
を算出する）。 Ｖｔ２＜Ｖｔ１×Lebel （１） 但し、Lebel は１以下の定数であり、例えば０．９５が
用いられる。
【０００５】一方、ＱＢＤ法では、図４（ｄ）に示すよ
うに、ストレス電流の印加を中断して導通チェック（Ｉ
−Ｖ測定）を行うことにより絶縁膜が破壊されたかどう
かを判定する。
うに、ストレス電流の印加を中断して導通チェック（Ｉ
−Ｖ測定）を行うことにより絶縁膜が破壊されたかどう
かを判定する。
【０００６】ここで、導通チェックについて簡単に説明
する。図４（ｅ）は導通チェックによる破壊検出の様子
を示す図である。導通チェックでは、判定用電流（例え
ば１００μＡ／ｃｍ2 程度）を印加して端子電圧を検出
する。一般に、薄い酸化膜はＦＮ電流と呼ばれるＩ−Ｖ
カーブを示すので、該端子電圧が予め設定された判定電
圧以下であれば導通状態（破壊）と判断し、判定電圧よ
り大きければ正常（非破壊）と判断する。
する。図４（ｅ）は導通チェックによる破壊検出の様子
を示す図である。導通チェックでは、判定用電流（例え
ば１００μＡ／ｃｍ2 程度）を印加して端子電圧を検出
する。一般に、薄い酸化膜はＦＮ電流と呼ばれるＩ−Ｖ
カーブを示すので、該端子電圧が予め設定された判定電
圧以下であれば導通状態（破壊）と判断し、判定電圧よ
り大きければ正常（非破壊）と判断する。
【０００７】この導通チェックとストレス電流の印加と
を酸化膜の導通状態を検出するまで反復して行う。導通
状態が検出されれば、ストレス電流×破壊に至るまでの
印加時間によりおよその総電荷量が求められる。なお、
上記はＮ型半導体の場合を例に説明したが、Ｐ型半導体
の場合も、電圧符号、電流方向を逆にすれば、同様にし
て絶縁膜の信頼性評価を行うことができる。
を酸化膜の導通状態を検出するまで反復して行う。導通
状態が検出されれば、ストレス電流×破壊に至るまでの
印加時間によりおよその総電荷量が求められる。なお、
上記はＮ型半導体の場合を例に説明したが、Ｐ型半導体
の場合も、電圧符号、電流方向を逆にすれば、同様にし
て絶縁膜の信頼性評価を行うことができる。
【０００８】
【発明が解決しようとする課題】従来技術で述べたよう
に、ゲート酸化膜の薄膜化が進むと、条件式（１）の定
数Lebel の値をますます１に近づける必要が出てくる。
すると、わずかな変動やノイズにより絶縁膜の破壊が生
じたと誤って判定されるおそれがある。
に、ゲート酸化膜の薄膜化が進むと、条件式（１）の定
数Lebel の値をますます１に近づける必要が出てくる。
すると、わずかな変動やノイズにより絶縁膜の破壊が生
じたと誤って判定されるおそれがある。
【０００９】また、ＱＢＤ法では、ストレス電流の印加
を中断するため、ストレス電流の波形になまり、歪みが
生じる。そのため、本来の総電荷量は、図４（ｄ）で示
されるような台形の面積であるのに対し、実際に求めら
れる総電荷量は、破壊に至るまでのストレス電流印加時
間とストレス電流との積で求められるので、総電荷量に
誤差が生じて不正確になるおそれがある。特に、１秒単
位等の短時間毎に導通チェックを行う場合、求められる
総電荷量の値に誤差が大きく生じてしまい、正確な信頼
性評価を行うことができない。
を中断するため、ストレス電流の波形になまり、歪みが
生じる。そのため、本来の総電荷量は、図４（ｄ）で示
されるような台形の面積であるのに対し、実際に求めら
れる総電荷量は、破壊に至るまでのストレス電流印加時
間とストレス電流との積で求められるので、総電荷量に
誤差が生じて不正確になるおそれがある。特に、１秒単
位等の短時間毎に導通チェックを行う場合、求められる
総電荷量の値に誤差が大きく生じてしまい、正確な信頼
性評価を行うことができない。
【００１０】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、半導体絶縁膜の特性試験
を高精度に行うことができる半導体絶縁膜の特性試験方
法及びその特性試験装置を提供することにある。
れたものであり、その目的は、半導体絶縁膜の特性試験
を高精度に行うことができる半導体絶縁膜の特性試験方
法及びその特性試験装置を提供することにある。
【００１１】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体絶縁膜の特性試験方法は、スト
レス電流を連続的に印加して、被測定用端子間に生じる
端子電圧を検出し、時刻ｔ２で検出した端子電圧Ｖｔ２
と時刻ｔ１で検出した端子電圧Ｖｔ１との間で所定の条
件式が満たされる場合に該ストレス電流の印加を中断
し、該時刻ｖ２における該端子電圧Ｖｔ２と所定の判定
電圧とを比較して、該端子電圧ｖ２が該判定電圧以下の
場合に総電荷量を算出すること、を特徴とする。
め、本発明に係る半導体絶縁膜の特性試験方法は、スト
レス電流を連続的に印加して、被測定用端子間に生じる
端子電圧を検出し、時刻ｔ２で検出した端子電圧Ｖｔ２
と時刻ｔ１で検出した端子電圧Ｖｔ１との間で所定の条
件式が満たされる場合に該ストレス電流の印加を中断
し、該時刻ｖ２における該端子電圧Ｖｔ２と所定の判定
電圧とを比較して、該端子電圧ｖ２が該判定電圧以下の
場合に総電荷量を算出すること、を特徴とする。
【００１２】また、本発明に係る半導体絶縁膜の特性試
験方法は、正電位又は逆電位を印加した半導体基板に対
してストレス電流を連続的に印加して、該半導体基板上
の絶縁膜に形成された被測定用端子間に生じる端子電圧
を一定の又は任意の時間毎に検出し、ある時刻ｔ２で検
出した端子電圧Ｖｔ２とその時刻ｔ２より一つ前の時刻
ｔ１で検出した端子電圧Ｖｔ１との間で条件式（１）端
子電圧Ｖｔ２＜端子電圧Ｖｔ１×Level （但し、Level
は１以下の定数）が満たされる場合に該ストレス電流の
印加を中断し、該時刻ｖ２における該端子電圧Ｖｔ２と
所定の判定電圧とを比較して、該端子電圧ｖ２が該判定
電圧以下の場合に総電荷量を算出すること、を特徴とす
る。
験方法は、正電位又は逆電位を印加した半導体基板に対
してストレス電流を連続的に印加して、該半導体基板上
の絶縁膜に形成された被測定用端子間に生じる端子電圧
を一定の又は任意の時間毎に検出し、ある時刻ｔ２で検
出した端子電圧Ｖｔ２とその時刻ｔ２より一つ前の時刻
ｔ１で検出した端子電圧Ｖｔ１との間で条件式（１）端
子電圧Ｖｔ２＜端子電圧Ｖｔ１×Level （但し、Level
は１以下の定数）が満たされる場合に該ストレス電流の
印加を中断し、該時刻ｖ２における該端子電圧Ｖｔ２と
所定の判定電圧とを比較して、該端子電圧ｖ２が該判定
電圧以下の場合に総電荷量を算出すること、を特徴とす
る。
【００１３】また、本発明に係る半導体絶縁膜の特性試
験装置は、少なくともストレス電流の印加を制御する制
御手段と、ストレス電流を連続的に印加することにより
被測定端子間に生じる端子電圧を検出する検出手段と、
少なくとも検出手段からの結果を記憶する記憶手段と、
時刻ｔ２で検出された端子電圧Ｖｔ２と時刻ｔ１で検出
された端子電圧Ｖｔ１とを所定の条件式に入れて演算
し、該演算された結果に基づいて、該端子電圧Ｖｔ２と
所定の判定電圧とを比較して該端子電圧Ｖｔ２が該判定
電圧以下の場合に総電荷量を算出する演算手段と、を具
備することを特徴とする。
験装置は、少なくともストレス電流の印加を制御する制
御手段と、ストレス電流を連続的に印加することにより
被測定端子間に生じる端子電圧を検出する検出手段と、
少なくとも検出手段からの結果を記憶する記憶手段と、
時刻ｔ２で検出された端子電圧Ｖｔ２と時刻ｔ１で検出
された端子電圧Ｖｔ１とを所定の条件式に入れて演算
し、該演算された結果に基づいて、該端子電圧Ｖｔ２と
所定の判定電圧とを比較して該端子電圧Ｖｔ２が該判定
電圧以下の場合に総電荷量を算出する演算手段と、を具
備することを特徴とする。
【００１４】また、本発明に係る半導体絶縁膜の特性試
験装置は、少なくともストレス電流の印加を制御する制
御手段と、ストレス電流を連続的に印加することにより
被測定端子間に生じる端子電圧を一定の又は任意の時間
毎に検出する検出手段と、少なくともストレス電流の
値、検出された端子電圧の値及びそのときの時刻を記憶
する記憶手段と、ある時刻ｔ２で検出された端子電圧Ｖ
ｔ２とその時刻ｔ２より一つ前の時刻ｔ１で検出された
端子電圧Ｖｔ１とを条件式（１）端子電圧Ｖｔ２＜端子
電圧Ｖｔ１×Level （但し、Level は１以下の定数）に
入れて演算し、該演算された結果に基づいて、該端子電
圧Ｖｔ２と所定の判定電圧とを比較して該端子電圧Ｖｔ
２が該判定電圧以下の場合に総電荷量を算出する演算手
段と、を具備することを特徴とする。
験装置は、少なくともストレス電流の印加を制御する制
御手段と、ストレス電流を連続的に印加することにより
被測定端子間に生じる端子電圧を一定の又は任意の時間
毎に検出する検出手段と、少なくともストレス電流の
値、検出された端子電圧の値及びそのときの時刻を記憶
する記憶手段と、ある時刻ｔ２で検出された端子電圧Ｖ
ｔ２とその時刻ｔ２より一つ前の時刻ｔ１で検出された
端子電圧Ｖｔ１とを条件式（１）端子電圧Ｖｔ２＜端子
電圧Ｖｔ１×Level （但し、Level は１以下の定数）に
入れて演算し、該演算された結果に基づいて、該端子電
圧Ｖｔ２と所定の判定電圧とを比較して該端子電圧Ｖｔ
２が該判定電圧以下の場合に総電荷量を算出する演算手
段と、を具備することを特徴とする。
【００１５】したがって、時刻ｔ２での端子電圧Ｖｔ２
と時刻ｔ１での端子電圧Ｖｔ１とが所定の条件式を満た
す場合にのみストレス電流の印加を中断する。よって、
ストレス電流の中断回数を少なくすることができ、端子
電圧を検出する時間間隔を短くしても絶縁膜破壊に至る
までの総電荷量を正確に算出することができる。
と時刻ｔ１での端子電圧Ｖｔ１とが所定の条件式を満た
す場合にのみストレス電流の印加を中断する。よって、
ストレス電流の中断回数を少なくすることができ、端子
電圧を検出する時間間隔を短くしても絶縁膜破壊に至る
までの総電荷量を正確に算出することができる。
【００１６】また、端子電圧と所定の判定電圧とを比較
することにより絶縁膜の破壊を判断するので、薄膜化に
伴い絶縁膜破壊前後の端子電圧の変化が小さくても、絶
縁膜の破壊についての判定を正確に行うことができる。
することにより絶縁膜の破壊を判断するので、薄膜化に
伴い絶縁膜破壊前後の端子電圧の変化が小さくても、絶
縁膜の破壊についての判定を正確に行うことができる。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態について説明する。図１は、本発明の一実施
の形態による半導体絶縁膜の特性試験方法を示すフロー
チャートである。また、図２は、本発明の一実施の形態
による半導体絶縁膜の特性試験装置を示すブロック図で
ある。さらに、図３には、本実施の形態による半導体絶
縁膜の特性試験に用いられる測定回路を示す。本実施の
形態には、図３に示されるように、例えば絶縁膜として
ＳｉＯ2 膜８を成長させたｐ型半導体７が用いられる。
ｐ型半導体７のＳｉＯ2 膜８上には被測定用端子である
電極端子（Electrode ）９が形成されている。
実施の形態について説明する。図１は、本発明の一実施
の形態による半導体絶縁膜の特性試験方法を示すフロー
チャートである。また、図２は、本発明の一実施の形態
による半導体絶縁膜の特性試験装置を示すブロック図で
ある。さらに、図３には、本実施の形態による半導体絶
縁膜の特性試験に用いられる測定回路を示す。本実施の
形態には、図３に示されるように、例えば絶縁膜として
ＳｉＯ2 膜８を成長させたｐ型半導体７が用いられる。
ｐ型半導体７のＳｉＯ2 膜８上には被測定用端子である
電極端子（Electrode ）９が形成されている。
【００１８】本実施の形態による半導体絶縁膜の特性試
験装置は、図２に示されるように、制御手段１と、検出
手段２と、演算手段３と、記憶手段４とを具備する。制
御手段１及び演算手段３は例えば中央演算処理回路（Ｃ
ＰＵ）６に含まれて実現される。制御手段１は、例えば
該ｐ型半導体７に印加されるストレス電流を制御する。
検出手段２は、このストレス電流により該半導体の電極
端子９間に生じる電圧（端子電圧）を検出する。演算手
段３は、該端子電圧を後述する条件式（１）に入れる演
算や総電荷量の算出等を行う。記憶手段４は、検出手段
２からの結果や演算手段３からの演算結果、例えばスト
レス電流の値、検出された端子電圧の値とそのときの時
刻等を記憶する。また、上記特性試験装置には、例えば
算出された総電荷量や測定結果を表示するための出力手
段５が設けられている。
験装置は、図２に示されるように、制御手段１と、検出
手段２と、演算手段３と、記憶手段４とを具備する。制
御手段１及び演算手段３は例えば中央演算処理回路（Ｃ
ＰＵ）６に含まれて実現される。制御手段１は、例えば
該ｐ型半導体７に印加されるストレス電流を制御する。
検出手段２は、このストレス電流により該半導体の電極
端子９間に生じる電圧（端子電圧）を検出する。演算手
段３は、該端子電圧を後述する条件式（１）に入れる演
算や総電荷量の算出等を行う。記憶手段４は、検出手段
２からの結果や演算手段３からの演算結果、例えばスト
レス電流の値、検出された端子電圧の値とそのときの時
刻等を記憶する。また、上記特性試験装置には、例えば
算出された総電荷量や測定結果を表示するための出力手
段５が設けられている。
【００１９】次に、該特性試験装置を用いた動作及び特
性試験方法について図１を参照しつつ説明する。まず、
ステップｎ１で導通チェックが行われ、測定対象となる
半導体絶縁膜に導通（破壊）があるか否かが確認される
（初期導通チェック）。この初期導通チェックにより、
既に絶縁膜が破壊されている半導体を初期不良として分
類し、信頼性評価の統計から除外する。この導通チェッ
クでは、制御手段１によりストレス電流の該半導体への
印加は止められている。一方で、制御手段１により判定
電流（例えば１００μＡ／ｃｍ2 ）が流される。検出手
段２は、この判定電流により該半導体の電極端子間に生
じる端子電圧を検出する。演算手段３は、検出された端
子電圧が所定の判定電圧以上か否かを比較する。判定電
圧は、例えば実際に使用する電源電圧（例えば２．５〜
５Ｖ）に設定される。端子電圧が判定電圧より小さい場
合は、半導体絶縁膜が導通（破壊）状態にあるため、ス
テップｎ２で測定を終了する。
性試験方法について図１を参照しつつ説明する。まず、
ステップｎ１で導通チェックが行われ、測定対象となる
半導体絶縁膜に導通（破壊）があるか否かが確認される
（初期導通チェック）。この初期導通チェックにより、
既に絶縁膜が破壊されている半導体を初期不良として分
類し、信頼性評価の統計から除外する。この導通チェッ
クでは、制御手段１によりストレス電流の該半導体への
印加は止められている。一方で、制御手段１により判定
電流（例えば１００μＡ／ｃｍ2 ）が流される。検出手
段２は、この判定電流により該半導体の電極端子間に生
じる端子電圧を検出する。演算手段３は、検出された端
子電圧が所定の判定電圧以上か否かを比較する。判定電
圧は、例えば実際に使用する電源電圧（例えば２．５〜
５Ｖ）に設定される。端子電圧が判定電圧より小さい場
合は、半導体絶縁膜が導通（破壊）状態にあるため、ス
テップｎ２で測定を終了する。
【００２０】端子電圧が判定電圧以上の場合は、半導体
絶縁膜が非破壊状態にあると考えられる。このため、ス
テップｎ３で制御手段１は、逆電位を印加したｐ型半導
体８の基板に対してストレス電流（例えば１００μＡ／
ｃｍ2 ）を印加する。このストレス電流は連続的に印加
され続ける。該ストレス電流により電極端子に生じる端
子電圧が、一定の又は任意の時間（例えば、１秒，０．
５秒，０．２秒等）毎に、検出手段２により検出され
る。これらの検出結果、例えばストレス電流の値、検出
された端子電圧の値とそのときの時刻等は、記憶手段４
に一時的に記憶される。
絶縁膜が非破壊状態にあると考えられる。このため、ス
テップｎ３で制御手段１は、逆電位を印加したｐ型半導
体８の基板に対してストレス電流（例えば１００μＡ／
ｃｍ2 ）を印加する。このストレス電流は連続的に印加
され続ける。該ストレス電流により電極端子に生じる端
子電圧が、一定の又は任意の時間（例えば、１秒，０．
５秒，０．２秒等）毎に、検出手段２により検出され
る。これらの検出結果、例えばストレス電流の値、検出
された端子電圧の値とそのときの時刻等は、記憶手段４
に一時的に記憶される。
【００２１】ステップｎ４で、演算手段３は、記憶手段
４に記憶された検出手段２からの結果に基づき、ある時
刻ｔ２において検出した端子電圧Ｖｔ２と、その時刻の
直前（一つ前）の時刻ｔ１において検出した端子電圧Ｖ
ｔ１とを比較演算する。この比較演算は、以下の条件式
（１）に端子電圧Ｖｔ１，Ｖｔ２を入れることにより行
われる。 端子電圧Ｖｔ２＜端子電圧Ｖｔ１×Lebel （１） 但し、Lebel は１以下の定数。
４に記憶された検出手段２からの結果に基づき、ある時
刻ｔ２において検出した端子電圧Ｖｔ２と、その時刻の
直前（一つ前）の時刻ｔ１において検出した端子電圧Ｖ
ｔ１とを比較演算する。この比較演算は、以下の条件式
（１）に端子電圧Ｖｔ１，Ｖｔ２を入れることにより行
われる。 端子電圧Ｖｔ２＜端子電圧Ｖｔ１×Lebel （１） 但し、Lebel は１以下の定数。
【００２２】ステップｎ４で条件式（１）を満たさない
場合は、まだ絶縁膜は破壊されていないと考えられるた
め、ステップｎ３に戻って、そのままストレス電流の印
加が続けられる。
場合は、まだ絶縁膜は破壊されていないと考えられるた
め、ステップｎ３に戻って、そのままストレス電流の印
加が続けられる。
【００２３】条件式（１）を満たす場合は、端子電圧Ｖ
ｔ２と端子電圧Ｖｔ１との差が所定の範囲以上となって
おり、該絶縁膜が破壊された可能性が高い。そこで、ス
テップｎ５でストレス電流の印加を中断して導通チェッ
クが行われる。
ｔ２と端子電圧Ｖｔ１との差が所定の範囲以上となって
おり、該絶縁膜が破壊された可能性が高い。そこで、ス
テップｎ５でストレス電流の印加を中断して導通チェッ
クが行われる。
【００２４】この導通チェックでは、制御手段１はスト
レス電流の印加を中断し、判定電流（例えば１００μＡ
／ｃｍ2 ）を流す。検出手段２は、この判定電流により
生じる端子電圧を検出する。演算手段３は、検出された
端子電圧が所定の該判定電圧以上か否かを比較判断す
る。端子電圧が判定電圧よりも小さい場合は、絶縁膜が
破壊されたと判断され、ステップｎ６で演算手段３が総
電荷量を算出する。総電荷量は、絶縁膜が破壊に至るま
でのストレス電流印加時間とストレス電流の値との積で
表される。
レス電流の印加を中断し、判定電流（例えば１００μＡ
／ｃｍ2 ）を流す。検出手段２は、この判定電流により
生じる端子電圧を検出する。演算手段３は、検出された
端子電圧が所定の該判定電圧以上か否かを比較判断す
る。端子電圧が判定電圧よりも小さい場合は、絶縁膜が
破壊されたと判断され、ステップｎ６で演算手段３が総
電荷量を算出する。総電荷量は、絶縁膜が破壊に至るま
でのストレス電流印加時間とストレス電流の値との積で
表される。
【００２５】ステップｎ５で、端子電圧が判定電圧以上
の場合は、ステップｎ７に移り、ストレス電流印加時間
が所定の制限時間内か否かが判断される。制限時間内の
場合は、ステップｎ３に戻り、ストレス電流の印加が引
き続き行われる。ステップｎ７で制限時間を過ぎた場合
は、ステップｎ８で測定を終了する。制限時間を過ぎて
も絶縁膜の破壊が検出されなかった半導体は、破壊不能
として分類され、信頼性評価の統計から除外される。そ
して、これらの結果は、記憶手段４に記憶させておき、
出力手段５により出力させ表示させることとしてもよ
い。
の場合は、ステップｎ７に移り、ストレス電流印加時間
が所定の制限時間内か否かが判断される。制限時間内の
場合は、ステップｎ３に戻り、ストレス電流の印加が引
き続き行われる。ステップｎ７で制限時間を過ぎた場合
は、ステップｎ８で測定を終了する。制限時間を過ぎて
も絶縁膜の破壊が検出されなかった半導体は、破壊不能
として分類され、信頼性評価の統計から除外される。そ
して、これらの結果は、記憶手段４に記憶させておき、
出力手段５により出力させ表示させることとしてもよ
い。
【００２６】上記実施の形態によれば、時刻ｔ２での端
子電圧Ｖｔ２と時刻ｔ１での端子電圧Ｖｔ１とが所定の
条件式（１）を満たす場合にのみストレス電流の印加を
中断する。したがって、ストレス電流の中断回数を少な
くすることができ、端子電圧を検出する時間間隔を短く
しても絶縁膜破壊に至るまでの総電荷量を正確に算出す
ることができる。
子電圧Ｖｔ２と時刻ｔ１での端子電圧Ｖｔ１とが所定の
条件式（１）を満たす場合にのみストレス電流の印加を
中断する。したがって、ストレス電流の中断回数を少な
くすることができ、端子電圧を検出する時間間隔を短く
しても絶縁膜破壊に至るまでの総電荷量を正確に算出す
ることができる。
【００２７】また、端子電圧と所定の判定電圧とを比較
することにより絶縁膜の破壊を判断するので、薄膜化に
伴い絶縁膜破壊前後の端子電圧の変化が小さくなって
も、絶縁膜の破壊についての判定を正確に行うことがで
きる。
することにより絶縁膜の破壊を判断するので、薄膜化に
伴い絶縁膜破壊前後の端子電圧の変化が小さくなって
も、絶縁膜の破壊についての判定を正確に行うことがで
きる。
【００２８】尚、上記実施の形態では、絶縁膜としてＳ
ｉＯ2 酸化膜を用いた半導体に適用しているが、酸化膜
に限られず、例えば窒化膜等の他の絶縁膜を用いたＭＩ
Ｓ（Metal Insulator Semiconductor ）構造半導体に適
用してもよい。
ｉＯ2 酸化膜を用いた半導体に適用しているが、酸化膜
に限られず、例えば窒化膜等の他の絶縁膜を用いたＭＩ
Ｓ（Metal Insulator Semiconductor ）構造半導体に適
用してもよい。
【００２９】また、Ｐ型半導体を用いたが、Ｎ型半導体
を用いてもよい。この場合、図３における電圧は逆極性
になる。
を用いてもよい。この場合、図３における電圧は逆極性
になる。
【００３０】
【発明の効果】以上説明したように本発明によれば、半
導体絶縁膜の特性試験を高精度に行うことができる。
導体絶縁膜の特性試験を高精度に行うことができる。
【図１】本発明の一実施の形態による半導体絶縁膜の特
性試験方法を示すフローチャートである。
性試験方法を示すフローチャートである。
【図２】本発明の一実施の形態による半導体絶縁膜の特
性試験装置を示すブロック図である。
性試験装置を示すブロック図である。
【図３】半導体絶縁膜の特性試験に用いられる測定回路
である。
である。
【図４】従来の半導体絶縁膜の破壊検出の様子を示すグ
ラフである。
ラフである。
１…制御手段，２…検出手段，３…演算手段，４…記憶
手段，５…出力手段，６…中央演算処理回路（ＣＰ
Ｕ），７…ｐ型半導体，８…ＳｉＯ2 膜，９…電極端子
（Electrode ）。
手段，５…出力手段，６…中央演算処理回路（ＣＰ
Ｕ），７…ｐ型半導体，８…ＳｉＯ2 膜，９…電極端子
（Electrode ）。
Claims (4)
- 【請求項１】 ストレス電流を連続的に印加して、被測
定用端子間に生じる端子電圧を検出し、 時刻ｔ２で検出した端子電圧Ｖｔ２と時刻ｔ１で検出し
た端子電圧Ｖｔ１との間で所定の条件式が満たされる場
合に該ストレス電流の印加を中断し、 該時刻ｖ２における該端子電圧Ｖｔ２と所定の判定電圧
とを比較して、該端子電圧ｖ２が該判定電圧以下の場合
に総電荷量を算出すること、 を特徴とする半導体絶縁膜の特性試験方法。 - 【請求項２】 正電位又は逆電位を印加した半導体基板
に対してストレス電流を連続的に印加して、該半導体基
板上の絶縁膜に形成された被測定用端子間に生じる端子
電圧を一定の又は任意の時間毎に検出し、 ある時刻ｔ２で検出した端子電圧Ｖｔ２とその時刻ｔ２
より一つ前の時刻ｔ１で検出した端子電圧Ｖｔ１との間
で条件式（１）が満たされる場合に該ストレス電流の印
加を中断し、 端子電圧Ｖｔ２＜端子電圧Ｖｔ１×Level （１） 但し、Level は１以下の定数 該時刻ｖ２における該端子電圧Ｖｔ２と所定の判定電圧
とを比較して、該端子電圧ｖ２が該判定電圧以下の場合
に総電荷量を算出すること、を特徴とする半導体絶縁膜
の特性試験方法。 - 【請求項３】 少なくともストレス電流の印加を制御す
る制御手段と、 ストレス電流を連続的に印加することにより被測定端子
間に生じる端子電圧を検出する検出手段と、 少なくとも検出手段からの結果を記憶する記憶手段と、 時刻ｔ２で検出された端子電圧Ｖｔ２と時刻ｔ１で検出
された端子電圧Ｖｔ１とを所定の条件式に入れて演算
し、該演算された結果に基づいて、該端子電圧Ｖｔ２と
所定の判定電圧とを比較して該端子電圧Ｖｔ２が該判定
電圧以下の場合に総電荷量を算出する演算手段と、 を具備することを特徴とする半導体絶縁膜の特性試験装
置。 - 【請求項４】 少なくともストレス電流の印加を制御す
る制御手段と、 ストレス電流を連続的に印加することにより被測定端子
間に生じる端子電圧を一定の又は任意の時間毎に検出す
る検出手段と、 少なくともストレス電流の値、検出された端子電圧の値
及びそのときの時刻を記憶する記憶手段と、 ある時刻ｔ２で検出された端子電圧Ｖｔ２とその時刻ｔ
２より一つ前の時刻ｔ１で検出された端子電圧Ｖｔ１と
を条件式（１）に入れて演算し、 端子電圧Ｖｔ２＜端子電圧Ｖｔ１×Level （１） 但し、Level は１以下の定数 該演算された結果に基づいて、該端子電圧Ｖｔ２と所定
の判定電圧とを比較して該端子電圧Ｖｔ２が該判定電圧
以下の場合に総電荷量を算出する演算手段と、 を具備することを特徴とする半導体絶縁膜の特性試験装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10242424A JP2000077493A (ja) | 1998-08-28 | 1998-08-28 | 半導体絶縁膜の特性試験方法及びその特性試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10242424A JP2000077493A (ja) | 1998-08-28 | 1998-08-28 | 半導体絶縁膜の特性試験方法及びその特性試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000077493A true JP2000077493A (ja) | 2000-03-14 |
Family
ID=17088911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10242424A Pending JP2000077493A (ja) | 1998-08-28 | 1998-08-28 | 半導体絶縁膜の特性試験方法及びその特性試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000077493A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450260B1 (ko) * | 2001-05-16 | 2004-09-30 | 한국과학기술연구원 | 박막의 파괴강도 시험방법 |
-
1998
- 1998-08-28 JP JP10242424A patent/JP2000077493A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450260B1 (ko) * | 2001-05-16 | 2004-09-30 | 한국과학기술연구원 | 박막의 파괴강도 시험방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Olivo et al. | High-field-induced degradation in ultra-thin SiO/sub 2/films | |
| US5486772A (en) | Reliability test method for semiconductor trench devices | |
| US6047243A (en) | Method for quantifying ultra-thin dielectric reliability: time dependent dielectric wear-out | |
| US6806720B2 (en) | Method of reliability testing | |
| US6326792B1 (en) | Method and apparatus for lifetime prediction of dielectric breakdown | |
| US5485097A (en) | Method of electrically measuring a thin oxide thickness by tunnel voltage | |
| KR19980063839A (ko) | 커패시터의 충전전류 측정방법 | |
| US7019545B2 (en) | Method for monitoring quality of an insulation layer | |
| KR100640637B1 (ko) | 회로에 설계된 모스 트랜지스터의 시간 의존형 유전체 브렉다운 특성 불량 검출 방법 | |
| US6525544B1 (en) | Method for predicting lifetime of insulating film and method for reliability testing of semiconductor device | |
| US6894517B2 (en) | Method for monitoring oxide quality | |
| JP2000077493A (ja) | 半導体絶縁膜の特性試験方法及びその特性試験装置 | |
| US6524872B1 (en) | Using fast hot-carrier aging method for measuring plasma charging damage | |
| Rodriguez et al. | Monitoring the degradation that causes the breakdown of ultrathin (< 5 nm) SiO 2 gate oxides | |
| JP2584093B2 (ja) | 絶縁膜の信頼性評価方法 | |
| JP2008205230A (ja) | トレンチ構造のｍｏｓ半導体装置、寿命評価装置及び寿命評価方法 | |
| US20140195175A1 (en) | Measuring dielectric breakdown in a dynamic mode | |
| JP4040446B2 (ja) | Ｍｉｓ型半導体層装置の評価方法 | |
| JP3859357B2 (ja) | 絶縁膜評価方法 | |
| JP3175654B2 (ja) | コンデンサの測定端子接触検出方法 | |
| JP2000058612A (ja) | 半導体素子の絶縁膜の評価方法 | |
| Roussel et al. | Accurate and robust noise-based trigger algorithm for soft breakdown detection in ultrathin gate dielectrics | |
| EP1276144B1 (en) | A method and apparatus for detecting breakdown in ultra thin dielectric layers. | |
| JP3863105B2 (ja) | 微小変化判定装置、微小変化判定方法及び微小変化判定プログラム | |
| JP3019564B2 (ja) | 絶縁膜の評価方法 |