JP2000077431A - 半導体装置用ウェハ及びその製造方法 - Google Patents
半導体装置用ウェハ及びその製造方法Info
- Publication number
- JP2000077431A JP2000077431A JP10248596A JP24859698A JP2000077431A JP 2000077431 A JP2000077431 A JP 2000077431A JP 10248596 A JP10248596 A JP 10248596A JP 24859698 A JP24859698 A JP 24859698A JP 2000077431 A JP2000077431 A JP 2000077431A
- Authority
- JP
- Japan
- Prior art keywords
- compound semiconductor
- substrate
- plane
- wafer
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
Abstract
(57)【要約】
【課題】 ピンチオフ動作時の電流のリークを防ぎ、整
流特性に優れた半導体装置用ウェハ及びその製造方法を
提供する。 【解決手段】 表面の結晶面方位が（１１１）の面、
（１１１）の面と等価な面、あるいはダングリングボン
ド密度の最も小さい面を有する化合物半導体基板１を用
いて半導体装置用ウェハを形成することによって、基板
とその上の半導体層との間の界面キャリアが著しく減少
する。この現象を電界効果トランジスタに応用すると、
界面キャリアに起因したリーク電流の発生が抑制され、
格子不整合が存在する化合物半導体層を利用した電界効
果トランジスタの整流特性を著しく向上させることがで
き、ピンチオフ動作時の電流のリークを防ぎ、整流特性
に優れた半導体装置用ウェハ及びその製造方法の提供を
実現することができる。
流特性に優れた半導体装置用ウェハ及びその製造方法を
提供する。 【解決手段】 表面の結晶面方位が（１１１）の面、
（１１１）の面と等価な面、あるいはダングリングボン
ド密度の最も小さい面を有する化合物半導体基板１を用
いて半導体装置用ウェハを形成することによって、基板
とその上の半導体層との間の界面キャリアが著しく減少
する。この現象を電界効果トランジスタに応用すると、
界面キャリアに起因したリーク電流の発生が抑制され、
格子不整合が存在する化合物半導体層を利用した電界効
果トランジスタの整流特性を著しく向上させることがで
き、ピンチオフ動作時の電流のリークを防ぎ、整流特性
に優れた半導体装置用ウェハ及びその製造方法の提供を
実現することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置用ウェ
ハ及びその製造方法に関する。
ハ及びその製造方法に関する。
【０００２】
【従来の技術】化合物半導体を用いた半導体装置は、化
合物半導体が高い移動度を有するので、増幅回路や集積
回路での高速動作が可能である。近年では携帯用電子機
器の開発、普及に伴い、高い遮断周波数を有する半導体
装置が必要となり、特にＧａＡｓを中心とした半導体装
置の需要が高まっている。
合物半導体が高い移動度を有するので、増幅回路や集積
回路での高速動作が可能である。近年では携帯用電子機
器の開発、普及に伴い、高い遮断周波数を有する半導体
装置が必要となり、特にＧａＡｓを中心とした半導体装
置の需要が高まっている。
【０００３】この種の半導体装置、特に電界効果トラン
ジスタに用いられる化合物半導体としては、 (1) 基板の格子定数と化合物半導体層の格子定数とが一
致するＧａＡｓ／ＡｌＧａＡｓ系化合物半導体 (2) Ｉｎ0.53Ｇａ0.47Ａｓ／ＩｎＰ系のエピタキシャル
ウェハ (3) 基板及び化合物半導体層との格子定数は一致しない
ものの、Ｊ．Ｗ．Ｍａｔｔｈｅｗｓ等により提案された
ジャーナル・オブ・クリスタル・グロウス（１９７４
年、２７号、１１８ページ）に記載されている数式を基
に、臨界膜厚以下で疑似格子整合させることによりエピ
タキシャル成長したＩｎx Ｇａ1-x Ａｓ（０＜ｘ＜０．
２）等が挙げられる。
ジスタに用いられる化合物半導体としては、 (1) 基板の格子定数と化合物半導体層の格子定数とが一
致するＧａＡｓ／ＡｌＧａＡｓ系化合物半導体 (2) Ｉｎ0.53Ｇａ0.47Ａｓ／ＩｎＰ系のエピタキシャル
ウェハ (3) 基板及び化合物半導体層との格子定数は一致しない
ものの、Ｊ．Ｗ．Ｍａｔｔｈｅｗｓ等により提案された
ジャーナル・オブ・クリスタル・グロウス（１９７４
年、２７号、１１８ページ）に記載されている数式を基
に、臨界膜厚以下で疑似格子整合させることによりエピ
タキシャル成長したＩｎx Ｇａ1-x Ａｓ（０＜ｘ＜０．
２）等が挙げられる。
【０００４】これらの化合物半導体層は従来より主に
（１００）面或いはこれと等価な結晶面を表面とする基
板上に形成されていた。これは（１００）面上では劈開
面が９０°で交差するために扱いやすく、（１００）面
は鏡面加工しやすいためである。（１００）面以外の面
を積極的に応用した例はあまり知られていないが、（１
１１）面の使用については、特開平０９−１６２１２２
号公報で、（１１１）Ａ面から微傾斜させた面を有する
基板にエピタキシャル成長させた単膜を有する半導体ウ
ェハが提案されている。
（１００）面或いはこれと等価な結晶面を表面とする基
板上に形成されていた。これは（１００）面上では劈開
面が９０°で交差するために扱いやすく、（１００）面
は鏡面加工しやすいためである。（１００）面以外の面
を積極的に応用した例はあまり知られていないが、（１
１１）面の使用については、特開平０９−１６２１２２
号公報で、（１１１）Ａ面から微傾斜させた面を有する
基板にエピタキシャル成長させた単膜を有する半導体ウ
ェハが提案されている。
【０００５】しかしこの公報には、表面が（１１１）Ａ
面から微傾斜させた面方位を有するＧａＡｓ等の化合物
半導体基板に一層のエピタキシャル層を形成し、ショッ
トキーバリアダイオードを製造した例が示されている
が、電流を流すチャネル層やキャリア供給層、さらには
ソース電極やドレイン電極をオーミック接触させるため
のコンタクト層等、多層構造を必要とする電界効果トラ
ンジスタへの適用については何ら記載されていない。
面から微傾斜させた面方位を有するＧａＡｓ等の化合物
半導体基板に一層のエピタキシャル層を形成し、ショッ
トキーバリアダイオードを製造した例が示されている
が、電流を流すチャネル層やキャリア供給層、さらには
ソース電極やドレイン電極をオーミック接触させるため
のコンタクト層等、多層構造を必要とする電界効果トラ
ンジスタへの適用については何ら記載されていない。
【０００６】
【発明が解決しようとする課題】移動度が高い化合物半
導体を用いることにより、半導体装置を高速動作させる
点が可能であること、基板と格子整合或いは疑似格子整
合させるためにエピタキシャル成長が可能なＧａＡｓや
Ｉｎ0.53Ｇａ0.47ＡｓやＩｎx Ｇａ1-x Ａｓ（０＜ｘ＜
０．２）が用いられていることを前述した。
導体を用いることにより、半導体装置を高速動作させる
点が可能であること、基板と格子整合或いは疑似格子整
合させるためにエピタキシャル成長が可能なＧａＡｓや
Ｉｎ0.53Ｇａ0.47ＡｓやＩｎx Ｇａ1-x Ａｓ（０＜ｘ＜
０．２）が用いられていることを前述した。
【０００７】ところでこれらの半導体層の移動度は、Ｇ
ａＡｓで８，５００ｃｍ2 ／Ｖｓ、Ｉｎ0.53Ｇａ0.47Ａ
ｓでも１４，０００ｃｍ2 ／Ｖｓであり、今後半導体装
置の超高速化と共に、さらに移動度の高い化合物半導体
が期待されている。
ａＡｓで８，５００ｃｍ2 ／Ｖｓ、Ｉｎ0.53Ｇａ0.47Ａ
ｓでも１４，０００ｃｍ2 ／Ｖｓであり、今後半導体装
置の超高速化と共に、さらに移動度の高い化合物半導体
が期待されている。
【０００８】例えばＩｎＡｓ（移動度３２，０００ｃｍ
2 ／Ｖｓ）やＩｎＳｂ（移動度８５，０００ｃｍ2 ／Ｖ
ｓ）は極めて高い移動度を持つが、これらと格子整合す
る半絶縁性の基板が存在しないため、従来より電界効果
トランジスタにはほとんど応用されていない。この理由
として、半絶縁性のＧａＡｓやＩｎＰ基板上では格子整
合或いは疑似格子整合していないため、この結果基板と
その上に成長したＩｎＡｓやＩｎＳｂの薄膜との界面に
新たなドナー（アクセプタ）準位が発生し、界面近傍で
キャリアが過剰となることが挙げられる。
2 ／Ｖｓ）やＩｎＳｂ（移動度８５，０００ｃｍ2 ／Ｖ
ｓ）は極めて高い移動度を持つが、これらと格子整合す
る半絶縁性の基板が存在しないため、従来より電界効果
トランジスタにはほとんど応用されていない。この理由
として、半絶縁性のＧａＡｓやＩｎＰ基板上では格子整
合或いは疑似格子整合していないため、この結果基板と
その上に成長したＩｎＡｓやＩｎＳｂの薄膜との界面に
新たなドナー（アクセプタ）準位が発生し、界面近傍で
キャリアが過剰となることが挙げられる。
【０００９】図６は従来の半導体装置としての電界効果
トランジスタの断面図である。
トランジスタの断面図である。
【００１０】この電界効果トランジスタは、半絶縁性Ｇ
ａＡｓ（１００）基板１１上に、基板温度５８０℃にて
アンドープＧａＡｓバッファ層１６を０．５μｍを形成
し、アンドープＧａＡｓバッファ層１６の上に基板温度
４００℃でＩｎＳｂチャネル層１２を０．０２μｍ形成
し、ＩｎＳｂチャネル層１２の上に基板温度４５０℃で
Ａｌ0.15Ｉｎ0.85Ｓｂ層（厚さ０．０５μｍ）／Ｓｉ−
Ａｌ0.15Ｉｎ0.85Ｓｂ（厚さ０．０２μｍ；Ｓｉ濃度
２．０×１０18ｃｍ-3）層／Ａｌ0.15Ｉｎ0.85Ｓｂスペ
ーサ層（厚さ０．０２μｍ）からなる多層ＡｌＩｎＳｂ
キャリア供給層１７を形成し、多層ＡｌＩｎＳｂキャリ
ア供給層１７の上にＳｉ−ＩｎＳｂ（厚さ０．０１μ
ｍ；Ｓｉ濃度１．０×１０19ｃｍ-3）オーミックコンタ
クト層１８を形成し、さらにフォトリソグラフィ、ドラ
イエッチング及びウエットエッチング技術により、ゲー
ト電極４、ソース電極６及びドレイン電極７を設けたも
のである。
ａＡｓ（１００）基板１１上に、基板温度５８０℃にて
アンドープＧａＡｓバッファ層１６を０．５μｍを形成
し、アンドープＧａＡｓバッファ層１６の上に基板温度
４００℃でＩｎＳｂチャネル層１２を０．０２μｍ形成
し、ＩｎＳｂチャネル層１２の上に基板温度４５０℃で
Ａｌ0.15Ｉｎ0.85Ｓｂ層（厚さ０．０５μｍ）／Ｓｉ−
Ａｌ0.15Ｉｎ0.85Ｓｂ（厚さ０．０２μｍ；Ｓｉ濃度
２．０×１０18ｃｍ-3）層／Ａｌ0.15Ｉｎ0.85Ｓｂスペ
ーサ層（厚さ０．０２μｍ）からなる多層ＡｌＩｎＳｂ
キャリア供給層１７を形成し、多層ＡｌＩｎＳｂキャリ
ア供給層１７の上にＳｉ−ＩｎＳｂ（厚さ０．０１μ
ｍ；Ｓｉ濃度１．０×１０19ｃｍ-3）オーミックコンタ
クト層１８を形成し、さらにフォトリソグラフィ、ドラ
イエッチング及びウエットエッチング技術により、ゲー
ト電極４、ソース電極６及びドレイン電極７を設けたも
のである。
【００１１】１９は、電界効果トランジスタの各ゲート
電極に同一の負電圧を印加し、ピンチオフさせようとし
た場合の空乏層を示す。この（１００）面を有する基板
を用いた電界効果トランジスタには、界面キャリア１３
が存在するためにリーク電流が発生してしまい、完全に
ピンチオフしていないことが分かる。
電極に同一の負電圧を印加し、ピンチオフさせようとし
た場合の空乏層を示す。この（１００）面を有する基板
を用いた電界効果トランジスタには、界面キャリア１３
が存在するためにリーク電流が発生してしまい、完全に
ピンチオフしていないことが分かる。
【００１２】このように界面キャリアは電界効果トラン
ジスタをピンチオフ動作させる際に、リーク電流を発生
させ、トランジスタの整流特性を著しく低下させるとい
う問題があった。
ジスタをピンチオフ動作させる際に、リーク電流を発生
させ、トランジスタの整流特性を著しく低下させるとい
う問題があった。
【００１３】そこで、本発明の目的は、上記課題を解決
し、ピンチオフ動作時の電流のリークを防ぎ、整流特性
に優れた半導体装置用ウェハ及びその製造方法を提供す
ることにある。
し、ピンチオフ動作時の電流のリークを防ぎ、整流特性
に優れた半導体装置用ウェハ及びその製造方法を提供す
ることにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に本発明の半導体装置用ウェハの製造方法は、半絶縁体
であり、表面の結晶面方位が（１１１）の面、（１１
１）の面と等価な面、あるいは表面に形成される薄膜と
の間の界面で発生するダングリングボンドが最小となる
結晶面を有する基板上に、この基板との間に格子不整合
が存在する化合物半導体薄膜を非エピタキシャル成長さ
せるものである。
に本発明の半導体装置用ウェハの製造方法は、半絶縁体
であり、表面の結晶面方位が（１１１）の面、（１１
１）の面と等価な面、あるいは表面に形成される薄膜と
の間の界面で発生するダングリングボンドが最小となる
結晶面を有する基板上に、この基板との間に格子不整合
が存在する化合物半導体薄膜を非エピタキシャル成長さ
せるものである。
【００１５】本発明の半導体装置用ウェハは、半絶縁体
であり、表面の結晶面方位が（１１１）の面あるいは
（１１１）の面と等価な面である化合物半導体基板と、
化合物半導体基板より狭いバンドギャップを有し、化合
物半導体基板との間に格子不整合が存在し、化合物半導
体基板上に非エピタキシャル成長された化合物半導体薄
膜を有するものである。
であり、表面の結晶面方位が（１１１）の面あるいは
（１１１）の面と等価な面である化合物半導体基板と、
化合物半導体基板より狭いバンドギャップを有し、化合
物半導体基板との間に格子不整合が存在し、化合物半導
体基板上に非エピタキシャル成長された化合物半導体薄
膜を有するものである。
【００１６】本発明の半導体装置用ウェハは、半絶縁体
であり、表面に形成される薄膜との間の界面で発生する
ダングリングボンドが最小となる結晶面を有する化合物
半導体基板と、化合物半導体基板より狭いバンドギャッ
プを有し、化合物半導体基板との間に格子不整合が存在
し、化合物半導体基板上に非エピタキシャル成長された
化合物半導体薄膜とを有するものである。
であり、表面に形成される薄膜との間の界面で発生する
ダングリングボンドが最小となる結晶面を有する化合物
半導体基板と、化合物半導体基板より狭いバンドギャッ
プを有し、化合物半導体基板との間に格子不整合が存在
し、化合物半導体基板上に非エピタキシャル成長された
化合物半導体薄膜とを有するものである。
【００１７】本発明によれば、表面の結晶面方位が（１
１１）面、（１１１）面と等価な面、或いはダングリン
グボンド密度の最も小さい面を有する基板を用いて半導
体装置用ウェハを形成することによって、基板とその上
の半導体層との間の界面キャリアが著しく減少する。こ
の現象を電界効果トランジスタに応用すると、界面キャ
リアに起因したリーク電流の発生が抑制され、格子不整
合が存在する化合物半導体層を利用した電界効果トラン
ジスタの整流特性を著しく向上させることができ、ピン
チオフ動作時の電流のリークを防ぎ、整流特性に優れた
半導体装置及びその製造方法の提供を実現することがで
きる。また、格子不整合が存在するために応用が困難で
あったＩｎＡｓ、ＩｎＳｂ、Ｉｎx Ｇａ1-x Ａｓ（ｘ＞
０．５３）等についても電界効果トランジスタへの応用
が可能となり、かつこれらの化合物半導体は移動度が極
めて高いことから、増幅回路や集積回路をさらに高速化
させることが可能となる。
１１）面、（１１１）面と等価な面、或いはダングリン
グボンド密度の最も小さい面を有する基板を用いて半導
体装置用ウェハを形成することによって、基板とその上
の半導体層との間の界面キャリアが著しく減少する。こ
の現象を電界効果トランジスタに応用すると、界面キャ
リアに起因したリーク電流の発生が抑制され、格子不整
合が存在する化合物半導体層を利用した電界効果トラン
ジスタの整流特性を著しく向上させることができ、ピン
チオフ動作時の電流のリークを防ぎ、整流特性に優れた
半導体装置及びその製造方法の提供を実現することがで
きる。また、格子不整合が存在するために応用が困難で
あったＩｎＡｓ、ＩｎＳｂ、Ｉｎx Ｇａ1-x Ａｓ（ｘ＞
０．５３）等についても電界効果トランジスタへの応用
が可能となり、かつこれらの化合物半導体は移動度が極
めて高いことから、増幅回路や集積回路をさらに高速化
させることが可能となる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づいて詳述する。
図面に基づいて詳述する。
【００１９】本発明の半導体装置用ウェハを利用した電
界効果トランジスタの基板は、（１１１）面、（１１
１）面と等価な面（すなわち、（ＴＴ１）面、（Ｔ１
Ｔ）面及び（１ＴＴ）面。但し、「Ｔ」は１の上にバー
（−）があるものを表す。）、或いは基板上に成長した
化合物半導体薄膜とのダングリングボンド密度が最小と
なる面を有する半絶縁性の化合物半導体である。この化
合物半導体を用いて半導体装置を形成することにより、
基板と化合物半導体薄膜との間に生じる界面キャリア濃
度が著しく抑制され、電界効果トランジスタのピンチオ
フ動作時のリーク電流の発生を防ぐことができる。
界効果トランジスタの基板は、（１１１）面、（１１
１）面と等価な面（すなわち、（ＴＴ１）面、（Ｔ１
Ｔ）面及び（１ＴＴ）面。但し、「Ｔ」は１の上にバー
（−）があるものを表す。）、或いは基板上に成長した
化合物半導体薄膜とのダングリングボンド密度が最小と
なる面を有する半絶縁性の化合物半導体である。この化
合物半導体を用いて半導体装置を形成することにより、
基板と化合物半導体薄膜との間に生じる界面キャリア濃
度が著しく抑制され、電界効果トランジスタのピンチオ
フ動作時のリーク電流の発生を防ぐことができる。
【００２０】尚、表面が（１１１）面から微傾斜させた
面方位を有する基板を用いた化合物半導体ウェハとして
は、特開平０９−１６２１２２号公報に記載されている
が、この例では基板上の化合物半導体薄膜はエピタキシ
ャル成長されている点において、多結晶成長した本発明
とは異なり、（１１１）Ａ面から微傾斜させている点に
おいて、（１１１）面を指定した本発明と異なり、単膜
成長させる点で電界効果トランジスタへ応用するため多
層構造とした本発明とは異なっている。
面方位を有する基板を用いた化合物半導体ウェハとして
は、特開平０９−１６２１２２号公報に記載されている
が、この例では基板上の化合物半導体薄膜はエピタキシ
ャル成長されている点において、多結晶成長した本発明
とは異なり、（１１１）Ａ面から微傾斜させている点に
おいて、（１１１）面を指定した本発明と異なり、単膜
成長させる点で電界効果トランジスタへ応用するため多
層構造とした本発明とは異なっている。
【００２１】本発明ではエピタキシャル成長しない化合
物半導体も利用できるため、移動度の観点から有利であ
り、しかも多層構造を有するため電界効果トランジスタ
への応用も可能である。すなわち、本発明は、特開平０
９−１６２１２２号公報に記載の発明とは構造、方法及
び目的において異なっている。
物半導体も利用できるため、移動度の観点から有利であ
り、しかも多層構造を有するため電界効果トランジスタ
への応用も可能である。すなわち、本発明は、特開平０
９−１６２１２２号公報に記載の発明とは構造、方法及
び目的において異なっている。
【００２２】図１は本発明の半導体装置用ウェハの一実
施の形態としての電界効果トランジスタの断面図であ
る。
施の形態としての電界効果トランジスタの断面図であ
る。
【００２３】この電界効果トランジスタは、表面の結晶
面方位が（１１１）の面、（１１１）面と等価な面、或
いはダングリングボンド密度の最も小さい面を有する化
合物半導体基板１と、化合物半導体基板１に形成された
化合物半導体薄膜２、３、５と、化合物半導体薄膜３上
に形成されたゲート電極４と、化合物半導体薄膜５上に
形成されたソース電極６及びドレイン電極７とで構成さ
れている。
面方位が（１１１）の面、（１１１）面と等価な面、或
いはダングリングボンド密度の最も小さい面を有する化
合物半導体基板１と、化合物半導体基板１に形成された
化合物半導体薄膜２、３、５と、化合物半導体薄膜３上
に形成されたゲート電極４と、化合物半導体薄膜５上に
形成されたソース電極６及びドレイン電極７とで構成さ
れている。
【００２４】図１に示す電界効果トランジスタにおい
て、ソース電極６とドレイン電極７とはバンドギャップ
の狭い化合物半導体層を通して電流が流れる。しかし、
ゲート電極４に負の電圧を印加することにより、化合物
半導体層中に空乏層１９が広がる。この空乏層１９には
電流が流れないのでソース電極６−ドレイン電極７間の
電流を止めることができる。但し、この際に基板１と化
合物半導体薄膜２との間に界面キャリアが存在すると、
これが原因となってリーク電流が発生するが、本発明に
よれば、界面キャリアの量を著しく減少させることがで
きるため、リーク電流を防ぐことができる。
て、ソース電極６とドレイン電極７とはバンドギャップ
の狭い化合物半導体層を通して電流が流れる。しかし、
ゲート電極４に負の電圧を印加することにより、化合物
半導体層中に空乏層１９が広がる。この空乏層１９には
電流が流れないのでソース電極６−ドレイン電極７間の
電流を止めることができる。但し、この際に基板１と化
合物半導体薄膜２との間に界面キャリアが存在すると、
これが原因となってリーク電流が発生するが、本発明に
よれば、界面キャリアの量を著しく減少させることがで
きるため、リーク電流を防ぐことができる。
【００２５】また、図１に示した半導体装置は、表面の
結晶面方位が（１１１）の面或いは（１１１）面と等価
な面を有する基板上に多層薄膜を非エピタキシャル成長
させ、多層薄膜上に多層薄膜より広いバンドギャップを
有する化合物半導体多層薄膜を成長させ、化合物半導体
多層薄膜上に化合物半導体多層薄膜よりキャリア濃度の
高い化合物半導体薄膜を成長させて化合物半導体ウェハ
を形成し、化合物半導体ウェハにフォトリソグラフィ、
ドライエッチング及びウェットエッチングを施して電極
を形成することにより得られる。
結晶面方位が（１１１）の面或いは（１１１）面と等価
な面を有する基板上に多層薄膜を非エピタキシャル成長
させ、多層薄膜上に多層薄膜より広いバンドギャップを
有する化合物半導体多層薄膜を成長させ、化合物半導体
多層薄膜上に化合物半導体多層薄膜よりキャリア濃度の
高い化合物半導体薄膜を成長させて化合物半導体ウェハ
を形成し、化合物半導体ウェハにフォトリソグラフィ、
ドライエッチング及びウェットエッチングを施して電極
を形成することにより得られる。
【００２６】
【実施例】図２〜図４は本発明の半導体装置用ウェハの
一実施例を説明するための説明図である。
一実施例を説明するための説明図である。
【００２７】図２は半絶縁性のＧａＡｓ（１００）基板
１１の表面にＭＢＥ(MolecularBeam Epitaxy) 装置を用
いて厚さ１００ｎｍのＩｎＳｂ薄膜１２を多結晶、すな
わち非エピタキシャル成長させたものである。図３は、
半絶縁性のＧａＡｓ（１１０）基板１４の表面にＭＢＥ
装置を用いて厚さ１００ｎｍのＩｎＳｂ薄膜１２を非エ
ピタキシャル成長させたものである。図４は半絶縁性の
ＧａＡｓ（１１１）Ａ基板１５の表面にＭＢＥ装置を用
いて厚さ１００ｎｍのＩｎＳｂ薄膜１２を非エピタキシ
ャル成長させたものである。
１１の表面にＭＢＥ(MolecularBeam Epitaxy) 装置を用
いて厚さ１００ｎｍのＩｎＳｂ薄膜１２を多結晶、すな
わち非エピタキシャル成長させたものである。図３は、
半絶縁性のＧａＡｓ（１１０）基板１４の表面にＭＢＥ
装置を用いて厚さ１００ｎｍのＩｎＳｂ薄膜１２を非エ
ピタキシャル成長させたものである。図４は半絶縁性の
ＧａＡｓ（１１１）Ａ基板１５の表面にＭＢＥ装置を用
いて厚さ１００ｎｍのＩｎＳｂ薄膜１２を非エピタキシ
ャル成長させたものである。
【００２８】これらのＧａＡｓ基板１１、１４、１５と
ＩｎＳｂ薄膜１２との間に発生している界面キャリア１
３の濃度を、van der Pauw法を用いたホール測定により
明らかにした。その結果、図２に示すＩｎＳｂ／ＧａＡ
ｓ（１００）基板では１．１９×１０12ｃｍ-2、図３に
示すＩｎＳｂ／ＧａＡｓ（１１０）基板では４．２８×
１０11ｃｍ-2、図４に示すＩｎＳｂ／ＧａＡｓ（１１
１）Ａ基板では７．４０×１０10ｃｍ-2であった。
ＩｎＳｂ薄膜１２との間に発生している界面キャリア１
３の濃度を、van der Pauw法を用いたホール測定により
明らかにした。その結果、図２に示すＩｎＳｂ／ＧａＡ
ｓ（１００）基板では１．１９×１０12ｃｍ-2、図３に
示すＩｎＳｂ／ＧａＡｓ（１１０）基板では４．２８×
１０11ｃｍ-2、図４に示すＩｎＳｂ／ＧａＡｓ（１１
１）Ａ基板では７．４０×１０10ｃｍ-2であった。
【００２９】これらの結果より、（１１１）Ａ面を用い
たことにより、ＧａＡｓ基板１１、１４、１５とＩｎＳ
ｂ薄膜１２との間に生じる界面キャリア１３の量が著し
く抑制されることが分かる。具体的には（１００）面を
用いた場合に比べ、（１１１）Ａ面を用いた方が界面キ
ャリア１３の量を９３％以上減少させることができるの
である。
たことにより、ＧａＡｓ基板１１、１４、１５とＩｎＳ
ｂ薄膜１２との間に生じる界面キャリア１３の量が著し
く抑制されることが分かる。具体的には（１００）面を
用いた場合に比べ、（１１１）Ａ面を用いた方が界面キ
ャリア１３の量を９３％以上減少させることができるの
である。
【００３０】この効果を半導体装置、すなわち電界効果
トランジスタに応用した場合について説明する。
トランジスタに応用した場合について説明する。
【００３１】図５は本発明の半導体装置用ウェハの一実
施例としての電界効果トランジスタの断面図である。
施例としての電界効果トランジスタの断面図である。
【００３２】この電界効果トランジスタは、半絶縁性Ｇ
ａＡｓ（１１１）Ａ基板１５上に基板温度５８０℃にて
アンドープＧａＡｓバッファ層１６を０．５μｍ形成
し、アンドープＧａＡｓバッファ層１６の上に基板温度
４００℃でＩｎＳｂチャネル層１２を０．０２μｍ形成
し、ＩｎＳｂチャネル層１２の上に基板温度４５０℃で
Ａｌ0.15Ｉｎ0.85Ｓｂ層（厚さ０．０５μｍ）／Ｓｉ−
Ａｌ0.15Ｉｎ0.85Ｓｂ（厚さ０．０２μｍ；Ｓｉ濃度
２．０×１０18ｃｍ-3）層／Ａｌ0.15Ｉｎ0.85Ｓｂスペ
ーサ層（厚さ０．００２μｍ）からなる多層ＡｌＩｎＳ
ｂキャリア供給層１７を形成し、多層ＡｌＩｎＳｂキャ
リア供給層１７の上にＳｉ−ＩｎＳｂ（厚さ０．０１μ
ｍ；Ｓｉ濃度１．０×１０19ｃｍ-3）オーミックコンタ
クト層１８を形成し、フォトリソグラフィ、ドライエッ
チング或いはウエットエッチング技術により、ゲート電
極４、ソース電極６及びドレイン電極７を設けたもので
ある。
ａＡｓ（１１１）Ａ基板１５上に基板温度５８０℃にて
アンドープＧａＡｓバッファ層１６を０．５μｍ形成
し、アンドープＧａＡｓバッファ層１６の上に基板温度
４００℃でＩｎＳｂチャネル層１２を０．０２μｍ形成
し、ＩｎＳｂチャネル層１２の上に基板温度４５０℃で
Ａｌ0.15Ｉｎ0.85Ｓｂ層（厚さ０．０５μｍ）／Ｓｉ−
Ａｌ0.15Ｉｎ0.85Ｓｂ（厚さ０．０２μｍ；Ｓｉ濃度
２．０×１０18ｃｍ-3）層／Ａｌ0.15Ｉｎ0.85Ｓｂスペ
ーサ層（厚さ０．００２μｍ）からなる多層ＡｌＩｎＳ
ｂキャリア供給層１７を形成し、多層ＡｌＩｎＳｂキャ
リア供給層１７の上にＳｉ−ＩｎＳｂ（厚さ０．０１μ
ｍ；Ｓｉ濃度１．０×１０19ｃｍ-3）オーミックコンタ
クト層１８を形成し、フォトリソグラフィ、ドライエッ
チング或いはウエットエッチング技術により、ゲート電
極４、ソース電極６及びドレイン電極７を設けたもので
ある。
【００３３】ここで、ＩｎＳｂ薄膜１２、多層ＡｌＩｎ
Ｓｂキャリア供給層１７及びＩｎＳｂオーミックコンタ
クト層１８は、いずれも多結晶成長、すなわち非エピタ
キシャル成長により形成されている。
Ｓｂキャリア供給層１７及びＩｎＳｂオーミックコンタ
クト層１８は、いずれも多結晶成長、すなわち非エピタ
キシャル成長により形成されている。
【００３４】１９は、電界効果トランジスタのゲート電
極に同一の負電圧を印加し、ピンチオフさせようとした
場合の空乏層を示す。図６に示した従来の電界効果トラ
ンジスタは、（１００）の面を有する基板を用いている
ため、界面キャリアが存在してリーク電流が発生してし
まい、完全にピンチオフしていないが、本発明の電界効
果トランジスタは、（１１１）の面を用いているため、
界面キャリアがほとんど無く、整流素子として確実に機
能していることが分かる。
極に同一の負電圧を印加し、ピンチオフさせようとした
場合の空乏層を示す。図６に示した従来の電界効果トラ
ンジスタは、（１００）の面を有する基板を用いている
ため、界面キャリアが存在してリーク電流が発生してし
まい、完全にピンチオフしていないが、本発明の電界効
果トランジスタは、（１１１）の面を用いているため、
界面キャリアがほとんど無く、整流素子として確実に機
能していることが分かる。
【００３５】従来は電界効果トランジスタ用化合物半導
体層として、基板に格子整合或いは疑似格子整合するＧ
ａＡｓやＩｎＧａＡｓを用いていた。ＧａＡｓやＩｎＧ
ａＡｓに換えてＩｎＡｓやＩｎＳｂを用いれば更に高速
動作が可能となるが、これらはＧａＡｓやＩｎＰ等の半
絶縁性基板に対し格子不整合であるため、界面キャリア
の発生という問題を抱えていた。
体層として、基板に格子整合或いは疑似格子整合するＧ
ａＡｓやＩｎＧａＡｓを用いていた。ＧａＡｓやＩｎＧ
ａＡｓに換えてＩｎＡｓやＩｎＳｂを用いれば更に高速
動作が可能となるが、これらはＧａＡｓやＩｎＰ等の半
絶縁性基板に対し格子不整合であるため、界面キャリア
の発生という問題を抱えていた。
【００３６】しかしながら、本発明者らは基板に表面の
結晶面方位が（１１１）の面、（１１１）の面と等価な
面あるいはダングリングボンド密度の最も小さい面を用
い、その上に形成する化合物半導体多層薄膜を多結晶、
すなわち非エピタキシャル成長させることによって、界
面キャリアが著しく減少するという現象を発見し、これ
を電界効果トランジスタに応用した。この結果、界面キ
ャリアに起因したリーク電流の発生が抑制され、格子不
整合が存在する化合物半導体層を利用した電界効果トラ
ンジスタの整流特性を著しく向上させることができる。
結晶面方位が（１１１）の面、（１１１）の面と等価な
面あるいはダングリングボンド密度の最も小さい面を用
い、その上に形成する化合物半導体多層薄膜を多結晶、
すなわち非エピタキシャル成長させることによって、界
面キャリアが著しく減少するという現象を発見し、これ
を電界効果トランジスタに応用した。この結果、界面キ
ャリアに起因したリーク電流の発生が抑制され、格子不
整合が存在する化合物半導体層を利用した電界効果トラ
ンジスタの整流特性を著しく向上させることができる。
【００３７】
【発明の効果】以上要するに本発明によれば、次のよう
な優れた効果を発揮する。
な優れた効果を発揮する。
【００３８】ピンチオフ動作時の電流のリークを防ぎ、
整流特性に優れた半導体装置用ウェハ及びその製造方法
の提供を実現することができる。
整流特性に優れた半導体装置用ウェハ及びその製造方法
の提供を実現することができる。
【図１】本発明の半導体装置用ウェハの一実施の形態と
しての電界効果トランジスタの断面図である。
しての電界効果トランジスタの断面図である。
【図２】本発明の半導体装置用ウェハの一実施例を説明
するための説明図である。
するための説明図である。
【図３】本発明の半導体装置用ウェハの一実施例を説明
するための説明図である。
するための説明図である。
【図４】本発明の半導体装置用ウェハの一実施例を説明
するための説明図である。
するための説明図である。
【図５】本発明の半導体装置用ウェハの一実施例として
の電界効果トランジスタの断面図である。
の電界効果トランジスタの断面図である。
【図６】従来の半導体装置用ウェハとしての電界効果ト
ランジスタの断面図である。
ランジスタの断面図である。
１ 化合物半導体基板 ２、３、５ 化合物半導体薄膜 ４ ゲート電極 ６ ソース電極 ７ ドレイン電極 １９ 空乏層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F040 DC03 DC10 EA05 5F102 FA01 GB01 GC01 GD01 GJ05 GK05 GL04 GN04 GR01 GR04 HC01 HC15 5F103 AA04 DD01 DD03 DD12 GG01 GG10 HH03 HH08 LL07 RR05
Claims (3)
- 【請求項１】 半絶縁体であり、表面の結晶面方位が
（１１１）の面、（１１１）の面と等価な面、あるいは
表面に形成される薄膜との間の界面で発生するダングリ
ングボンドが最小となる結晶面を有する基板上に、該基
板との間に格子不整合が存在する化合物半導体薄膜を非
エピタキシャル成長させることを特徴とする半導体装置
用ウェハの製造方法。 - 【請求項２】 半絶縁体であり、表面の結晶面方位が
（１１１）の面あるいは（１１１）の面と等価な面を有
する化合物半導体基板と、該化合物半導体基板より狭い
バンドギャップを有し、上記化合物半導体基板との間に
格子不整合が存在し、上記化合物半導体基板上に非エピ
タキシャル成長された化合物半導体薄膜を有することを
特徴とする半導体装置用ウェハ。 - 【請求項３】 半絶縁体であり、表面に形成される薄膜
との間の界面で発生するダングリングボンドが最小とな
る結晶面を有する化合物半導体基板と、該化合物半導体
基板より狭いバンドギャップを有し、上記化合物半導体
基板との間に格子不整合が存在し、上記化合物半導体基
板上に非エピタキシャル成長された化合物半導体薄膜を
有することを特徴とする半導体装置用ウェハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10248596A JP2000077431A (ja) | 1998-09-02 | 1998-09-02 | 半導体装置用ウェハ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10248596A JP2000077431A (ja) | 1998-09-02 | 1998-09-02 | 半導体装置用ウェハ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000077431A true JP2000077431A (ja) | 2000-03-14 |
Family
ID=17180479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10248596A Pending JP2000077431A (ja) | 1998-09-02 | 1998-09-02 | 半導体装置用ウェハ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000077431A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008218598A (ja) * | 2007-03-02 | 2008-09-18 | Fujitsu Ltd | 化合物半導体装置 |
| JP2009147098A (ja) * | 2007-12-14 | 2009-07-02 | Shimane Univ | 半導体多結晶薄膜及び半導体装置 |
-
1998
- 1998-09-02 JP JP10248596A patent/JP2000077431A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008218598A (ja) * | 2007-03-02 | 2008-09-18 | Fujitsu Ltd | 化合物半導体装置 |
| JP2009147098A (ja) * | 2007-12-14 | 2009-07-02 | Shimane Univ | 半導体多結晶薄膜及び半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11031399B2 (en) | Semiconductor device and manufacturing method of the same | |
| US8710548B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP2001230407A (ja) | 半導体装置 | |
| JP2002184972A (ja) | ＧａＮ系高移動度トランジスタ | |
| US20070194295A1 (en) | Semiconductor device of Group III nitride semiconductor having oxide protective insulating film formed on part of the active region | |
| Czornomaz et al. | Scalability of ultra-thin-body and BOX InGaAs MOSFETs on silicon | |
| JP5436974B2 (ja) | 半導体装置、半導体装置の製造方法 | |
| US20220367176A1 (en) | Epitaxies of a Chemical Compound Semiconductor | |
| US10644100B2 (en) | Dual-gate PMOS field effect transistor with InGaAs channel | |
| JP2005005646A (ja) | 半導体装置 | |
| JP2000077431A (ja) | 半導体装置用ウェハ及びその製造方法 | |
| JP2004363346A (ja) | 半導体装置の製造方法 | |
| US6953729B2 (en) | Heterojunction field effect transistor and manufacturing method thereof | |
| JPH05335346A (ja) | 半導体装置及びその製造方法 | |
| JPS6214105B2 (ja) | ||
| KR20200076901A (ko) | 상이한 밴드갭을 갖는 이종 이차원 박막을 이용한 반도체 소자 | |
| JPH02111073A (ja) | 絶縁ゲート電界効果トランジスタおよびその集積回路装置 | |
| JP3255973B2 (ja) | 半導体装置 | |
| JP2708492B2 (ja) | 半導体装置の製造方法 | |
| JP2879250B2 (ja) | 電界効果半導体装置 | |
| van der Zanden et al. | Comparison of Metamorphic InGaAs/InAlAs HEMT’s on GaAs with InP based LM HEMT’s | |
| JP3136072B2 (ja) | 半導体装置 | |
| JP5504427B2 (ja) | 電界効果トランジスタ | |
| JP2629631B2 (ja) | 電界効果トランジスタ | |
| JPH01241178A (ja) | 電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Effective date: 20060926 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070130 |
|
| A61 | First payment of annual fees (during grant procedure) |
Effective date: 20070212 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20100302 |
|
| RD05 | Notification of revocation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D05 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20120302 |
|
| LAPS | Cancellation because of no payment of annual fees |