JP2000066837A - 圧力検知デジタイザ - Google Patents
圧力検知デジタイザInfo
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- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/13338—Input devices, e.g. touch panels
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Abstract
(57)【要約】
【課題】 液晶表示素子に対する圧力を検知することに
より、タブレットとしての機能を実現する技術を提供す
る。 【解決手段】 検知パルス発生回路２０４は線順次にゲ
ート線Ｇ1〜ＧLにパルスを与えて活性化させる。ゲート
線Ｇjが活性化している期間において、リセット信号Ｒ
Ｓの正パルスによりトランジスタ４０２はＯＮし、ドレ
イン線Ｄiを介して液晶表示セルＭijのキャパシタＣ１
と液晶Ｃ２とが放電される。リセット信号ＲＳが“Ｌ”
になると、トランジスタ４０１，４０２がそれぞれＯ
Ｎ，ＯＦＦし、キャパシタＣ１、液晶Ｃ２は電源Ｖｄｄ
により充電される。ｊ行目の液晶表示セルＭijが押圧さ
れていた場合、液晶Ｃ２の容量が増大するので、他の液
晶表示セルよりも多くの電荷量で充電される。よって充
電電流Ｉｒに基づく出力Ｖｏも大きくなり、参照電位Ｖ
ｒを適当に設定することにより、判定信号Ｅiを活性化
させることができる。
より、タブレットとしての機能を実現する技術を提供す
る。 【解決手段】 検知パルス発生回路２０４は線順次にゲ
ート線Ｇ1〜ＧLにパルスを与えて活性化させる。ゲート
線Ｇjが活性化している期間において、リセット信号Ｒ
Ｓの正パルスによりトランジスタ４０２はＯＮし、ドレ
イン線Ｄiを介して液晶表示セルＭijのキャパシタＣ１
と液晶Ｃ２とが放電される。リセット信号ＲＳが“Ｌ”
になると、トランジスタ４０１，４０２がそれぞれＯ
Ｎ，ＯＦＦし、キャパシタＣ１、液晶Ｃ２は電源Ｖｄｄ
により充電される。ｊ行目の液晶表示セルＭijが押圧さ
れていた場合、液晶Ｃ２の容量が増大するので、他の液
晶表示セルよりも多くの電荷量で充電される。よって充
電電流Ｉｒに基づく出力Ｖｏも大きくなり、参照電位Ｖ
ｒを適当に設定することにより、判定信号Ｅiを活性化
させることができる。
Description
【０００１】
【発明の属する技術分野】この発明は圧力検知デジタイ
ザに関し、特に液晶表示パネルに対する局所的な圧力を
検知する技術に関する。
ザに関し、特に液晶表示パネルに対する局所的な圧力を
検知する技術に関する。
【０００２】
【従来の技術】近年の情報機器の多様化、手書き認識技
術の進歩に伴い、タブレットと呼ばれるペン入力パネル
が従来から提案されている。特に表示機能を有するパネ
ルが、このペン入力パネルと兼用されるタイプが開発さ
れている。
術の進歩に伴い、タブレットと呼ばれるペン入力パネル
が従来から提案されている。特に表示機能を有するパネ
ルが、このペン入力パネルと兼用されるタイプが開発さ
れている。
【０００３】そしてこのタイプについては、従来から各
種方式のタブレットと、表示パネルとを単に重ね合わせ
た、いわゆる「ハイブリッド方式」が採用されている。
種方式のタブレットと、表示パネルとを単に重ね合わせ
た、いわゆる「ハイブリッド方式」が採用されている。
【０００４】
【発明が解決しようとする課題】しかしハイブリッド方
式では、例えば液晶表示パネルの上にデジタイジングシ
ートを貼り付ける必要があり、コストの上昇を招いてい
た。
式では、例えば液晶表示パネルの上にデジタイジングシ
ートを貼り付ける必要があり、コストの上昇を招いてい
た。
【０００５】そこで本発明は、液晶表示素子に対する圧
力を検知することにより、タブレットとしての機能を実
現する技術を提供する。
力を検知することにより、タブレットとしての機能を実
現する技術を提供する。
【０００６】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、第１の方向に配列された複数のゲート
線と、第２の方向に配列された複数のドレイン線と、前
記ゲート線が活性化されて前記ドレイン線に接続される
液晶を有し、前記ゲート線と前記ドレイン線の交点の各
々に設けられる液晶表示セルと、前記ゲート線に接続さ
れ、前記ゲート線を線順次に活性化させる検知パルス発
生回路と、前記ドレイン線に接続され、前記液晶の静電
容量の変化を前記ドレイン線毎に検出する判定回路とを
備えた圧力検知デジタイザである。
にかかるものは、第１の方向に配列された複数のゲート
線と、第２の方向に配列された複数のドレイン線と、前
記ゲート線が活性化されて前記ドレイン線に接続される
液晶を有し、前記ゲート線と前記ドレイン線の交点の各
々に設けられる液晶表示セルと、前記ゲート線に接続さ
れ、前記ゲート線を線順次に活性化させる検知パルス発
生回路と、前記ドレイン線に接続され、前記液晶の静電
容量の変化を前記ドレイン線毎に検出する判定回路とを
備えた圧力検知デジタイザである。
【０００７】この発明のうち請求項２にかかるものは、
請求項１記載の圧力検知デジタイザであって、前記判定
回路は前記ドレイン線を介して前記液晶を充電させる充
電手段と、前記液晶の充電に供される電流を検出する電
流検出手段とを有する。
請求項１記載の圧力検知デジタイザであって、前記判定
回路は前記ドレイン線を介して前記液晶を充電させる充
電手段と、前記液晶の充電に供される電流を検出する電
流検出手段とを有する。
【０００８】この発明のうち請求項３にかかるものは、
請求項２記載の圧力検知デジタイザであって、前記ゲー
ト線が活性化する期間はそれぞれ第１期間と、前記第１
期間に続く第２期間に区分され、前記判定回路は前記ド
レイン線を介して前記第１期間において前記液晶を放電
させる放電手段を更に備え、前記液晶の充電は、前記第
２期間において行われる。
請求項２記載の圧力検知デジタイザであって、前記ゲー
ト線が活性化する期間はそれぞれ第１期間と、前記第１
期間に続く第２期間に区分され、前記判定回路は前記ド
レイン線を介して前記第１期間において前記液晶を放電
させる放電手段を更に備え、前記液晶の充電は、前記第
２期間において行われる。
【０００９】この発明のうち請求項４にかかるものは、
請求項３記載の圧力検知デジタイザであって、前記判定
回路は前記充電に供される電流を電圧に変換する電流電
圧変換手段と、前記電流電圧変換手段の出力を受けるピ
ークホールド回路と、前記ピークホールド回路の出力を
受けるハイパスフィルタとを更に備える。
請求項３記載の圧力検知デジタイザであって、前記判定
回路は前記充電に供される電流を電圧に変換する電流電
圧変換手段と、前記電流電圧変換手段の出力を受けるピ
ークホールド回路と、前記ピークホールド回路の出力を
受けるハイパスフィルタとを更に備える。
【００１０】この発明のうち請求項５にかかるものは、
請求項２記載の圧力検知デジタイザであって、前記検知
パルス発生回路は、全ての前記ゲート線を所定の期間に
おいて一旦一斉に活性化してから、前記ゲート線を線順
次に活性化させる。
請求項２記載の圧力検知デジタイザであって、前記検知
パルス発生回路は、全ての前記ゲート線を所定の期間に
おいて一旦一斉に活性化してから、前記ゲート線を線順
次に活性化させる。
【００１１】この発明のうち請求項６にかかるものは、
請求項１記載の圧力検知デジタイザであって、前記判定
回路は参照キャパシタと、前記参照キャパシタを前記ド
レイン線に接続するスイッチと、前記スイッチがオフし
ている間に前記参照キャパシタを充電する充電手段と前
記ドレイン線に接続され、前記スイッチがオフしている
間に前記液晶を放電する放電手段と、前記スイッチと前
記参照キャパシタとの接続点の電位を検出する検出手段
と、を備える。
請求項１記載の圧力検知デジタイザであって、前記判定
回路は参照キャパシタと、前記参照キャパシタを前記ド
レイン線に接続するスイッチと、前記スイッチがオフし
ている間に前記参照キャパシタを充電する充電手段と前
記ドレイン線に接続され、前記スイッチがオフしている
間に前記液晶を放電する放電手段と、前記スイッチと前
記参照キャパシタとの接続点の電位を検出する検出手段
と、を備える。
【００１２】この発明のうち請求項７にかかるものは、
請求項１記載の圧力検知デジタイザであって、前記判定
回路は参照キャパシタと、第１及び第２の期間におい
て、前記参照キャパシタを前記ドレイン線に接続するス
イッチと、前記スイッチがオフしている間に前記参照キ
ャパシタを充電する充電手段と、前記第１の期間に前記
液晶を放電する放電手段と、前記第２の期間に前記スイ
ッチと前記参照キャパシタとの接続点の電位を検出する
検出手段と、を備える。
請求項１記載の圧力検知デジタイザであって、前記判定
回路は参照キャパシタと、第１及び第２の期間におい
て、前記参照キャパシタを前記ドレイン線に接続するス
イッチと、前記スイッチがオフしている間に前記参照キ
ャパシタを充電する充電手段と、前記第１の期間に前記
液晶を放電する放電手段と、前記第２の期間に前記スイ
ッチと前記参照キャパシタとの接続点の電位を検出する
検出手段と、を備える。
【００１３】この発明のうち請求項８にかかるものは、
請求項６又は７記載の圧力検知デジタイザであって、前
記判定回路は前記接続点の電位を受けるピークホールド
回路と、前記ピークホールド回路の出力を受けるハイパ
スフィルタとを更に備える。
請求項６又は７記載の圧力検知デジタイザであって、前
記判定回路は前記接続点の電位を受けるピークホールド
回路と、前記ピークホールド回路の出力を受けるハイパ
スフィルタとを更に備える。
【００１４】この発明のうち請求項９にかかるものは、
請求項１乃至４、及び６乃至８のいずれか一つに記載の
圧力検知デジタイザであって、前記検知パルス発生回路
は、前記液晶表示セルについてのブランキング期間にお
いて前記ゲート線を線順次に活性化させる。
請求項１乃至４、及び６乃至８のいずれか一つに記載の
圧力検知デジタイザであって、前記検知パルス発生回路
は、前記液晶表示セルについてのブランキング期間にお
いて前記ゲート線を線順次に活性化させる。
【００１５】
【発明の実施の形態】本発明の原理．図１は本発明にか
かる圧力検知デジタイザの構成を示す概念図である。パ
ネル２０１においてドレイン線Ｄ1，Ｄ2，…，Ｄi，
…，Ｄnとゲート線Ｇ1，Ｇ2，…，Ｇj，…，ＧLがマト
リックス状に交差している。例えば、ドレイン線Ｄiと
ゲート線Ｇjの交点近傍には液晶表示セルＭijが設けら
れており、これはトランジスタＴＲと、液晶Ｃ２と、キ
ャパシタＣ１とを備えている。トランジスタＴＲのゲー
ト電極はゲート線Ｇjに、ドレインはドレイン線Ｄiに、
ソースはキャパシタＣ１及び液晶Ｃ２に共通して、それ
ぞれ接続されている。キャパシタＣ１は、液晶Ｃ２に表
示をさせる表示信号を蓄積する為に設けられている。他
の交点についても同様である。
かる圧力検知デジタイザの構成を示す概念図である。パ
ネル２０１においてドレイン線Ｄ1，Ｄ2，…，Ｄi，
…，Ｄnとゲート線Ｇ1，Ｇ2，…，Ｇj，…，ＧLがマト
リックス状に交差している。例えば、ドレイン線Ｄiと
ゲート線Ｇjの交点近傍には液晶表示セルＭijが設けら
れており、これはトランジスタＴＲと、液晶Ｃ２と、キ
ャパシタＣ１とを備えている。トランジスタＴＲのゲー
ト電極はゲート線Ｇjに、ドレインはドレイン線Ｄiに、
ソースはキャパシタＣ１及び液晶Ｃ２に共通して、それ
ぞれ接続されている。キャパシタＣ１は、液晶Ｃ２に表
示をさせる表示信号を蓄積する為に設けられている。他
の交点についても同様である。
【００１６】ゲート線Ｇ1〜ＧLには走査回路２０２から
線順次にパルスが与えられ、ドレイン線Ｄ1〜Ｄnにはホ
ールド回路２０３から表示信号が与えられる。
線順次にパルスが与えられ、ドレイン線Ｄ1〜Ｄnにはホ
ールド回路２０３から表示信号が与えられる。
【００１７】上記のように構成されたパネル２０１、走
査回路２０２、ホールド回路２０３は従来から通常の液
晶表示パネルにおいて備えられている構造と同様であ
る。しかし、本発明では、更に、ドレイン線Ｄ1〜Ｄnに
接続された圧力検知回路２０５と、ゲート線Ｇ1〜ＧLに
接続された検知パルス発生回路２０４とを備えている。
査回路２０２、ホールド回路２０３は従来から通常の液
晶表示パネルにおいて備えられている構造と同様であ
る。しかし、本発明では、更に、ドレイン線Ｄ1〜Ｄnに
接続された圧力検知回路２０５と、ゲート線Ｇ1〜ＧLに
接続された検知パルス発生回路２０４とを備えている。
【００１８】検知パルス発生回路２０４も走査回路２０
２と同様に、線順次にゲート線Ｇ1〜ＧLにパルスを与え
る。また、検知パルス発生回路２０４はドレイン線Ｄ1
〜Ｄnにおける電流、電圧の変化を検知して、判定信号
Ｅ1〜Ｅnを出力する。検知パルス発生回路２０４はドレ
イン線Ｄ1〜Ｄnにそれぞれ接続された判定回路Ｑ1〜Ｑn
を備えており、判定信号Ｅ1〜Ｅnはそれぞれ判定回路Ｑ
1〜Ｑnから得られる。
２と同様に、線順次にゲート線Ｇ1〜ＧLにパルスを与え
る。また、検知パルス発生回路２０４はドレイン線Ｄ1
〜Ｄnにおける電流、電圧の変化を検知して、判定信号
Ｅ1〜Ｅnを出力する。検知パルス発生回路２０４はドレ
イン線Ｄ1〜Ｄnにそれぞれ接続された判定回路Ｑ1〜Ｑn
を備えており、判定信号Ｅ1〜Ｅnはそれぞれ判定回路Ｑ
1〜Ｑnから得られる。
【００１９】図２は本発明の原理を示す断面模式図であ
る。同図（ａ）は圧力が掛かっていない場合を示し、同
図（ｂ）は圧力が掛かっている場合を示す。液晶体１０
０は上部基板１０１と下部基板１０２に挟まれて封入さ
れており、圧力が掛かっていない場合には厚さｄで保た
れている。しかし、入力用ペン３００で上部基板１０１
を押圧してこれを凹ませると、その直下では液晶体１０
０が厚さｄ*まで減少し、その静電容量がｄ／ｄ*倍にな
る。本発明ではこの静電容量の変化により招来される、
液晶Ｃ２及びキャパシタＣ１への充放電電流、電圧の変
化を検出する。
る。同図（ａ）は圧力が掛かっていない場合を示し、同
図（ｂ）は圧力が掛かっている場合を示す。液晶体１０
０は上部基板１０１と下部基板１０２に挟まれて封入さ
れており、圧力が掛かっていない場合には厚さｄで保た
れている。しかし、入力用ペン３００で上部基板１０１
を押圧してこれを凹ませると、その直下では液晶体１０
０が厚さｄ*まで減少し、その静電容量がｄ／ｄ*倍にな
る。本発明ではこの静電容量の変化により招来される、
液晶Ｃ２及びキャパシタＣ１への充放電電流、電圧の変
化を検出する。
【００２０】なお、本明細書では液晶Ｃ２も接地され、
キャパシタＣ１と並列に接続される場合を例に採って説
明する。しかし液晶Ｃ２に他の固定電位が与えられても
良い。また、通常の液晶表示パネルにおいてキャパシタ
Ｃ１が必須でないのと同様、本発明においてもキャパシ
タＣ１は必須ではない。
キャパシタＣ１と並列に接続される場合を例に採って説
明する。しかし液晶Ｃ２に他の固定電位が与えられても
良い。また、通常の液晶表示パネルにおいてキャパシタ
Ｃ１が必須でないのと同様、本発明においてもキャパシ
タＣ１は必須ではない。
【００２１】実施の形態１．図３は本発明の実施の形態
１にかかる判定回路Ｑiの一例を示す回路図である。判
定回路Ｑiは、リセット信号ＲＳを入力し、ドレイン線
Ｄiに接続され、判定信号Ｅiを出力する。
１にかかる判定回路Ｑiの一例を示す回路図である。判
定回路Ｑiは、リセット信号ＲＳを入力し、ドレイン線
Ｄiに接続され、判定信号Ｅiを出力する。
【００２２】判定回路Ｑiは、リセット信号ＲＳの論理
反転を与えるインバータ４００と、インバータ４００の
出力が与えられるＮＭＯＳトランジスタ４０１と、リセ
ット信号ＲＳが与えられるＮＭＯＳトランジスタ４０２
と、抵抗Ｒと、積分器Ａ１と、コンパレータＣＯＭＰと
を備えている。トランジスタ４０１、抵抗Ｒ、トランジ
スタ４０２はこの順に電源Ｖｄｄから接地へと直列に接
続されており、トランジスタ４０１と抵抗Ｒとの接続点
には積分器Ａ１の一方の入力端Ｋａが、トランジスタ４
０２と抵抗Ｒとの接続点には積分器Ａ１の他方の入力端
Ｋｂが、それぞれ接続されている。
反転を与えるインバータ４００と、インバータ４００の
出力が与えられるＮＭＯＳトランジスタ４０１と、リセ
ット信号ＲＳが与えられるＮＭＯＳトランジスタ４０２
と、抵抗Ｒと、積分器Ａ１と、コンパレータＣＯＭＰと
を備えている。トランジスタ４０１、抵抗Ｒ、トランジ
スタ４０２はこの順に電源Ｖｄｄから接地へと直列に接
続されており、トランジスタ４０１と抵抗Ｒとの接続点
には積分器Ａ１の一方の入力端Ｋａが、トランジスタ４
０２と抵抗Ｒとの接続点には積分器Ａ１の他方の入力端
Ｋｂが、それぞれ接続されている。
【００２３】積分器Ａ１の入力端Ｋｂはドレイン線Ｄi
に接続されており、積分器Ａ１の出力端はその出力Ｖｏ
をコンパレータＣＯＭＰの正入力端に与えている。コン
パレータＣＯＭＰの負入力端には参照電位Ｖｒが与えら
れており、コンパレータＣＯＭＰの出力端から判定信号
Ｅiが得られる。
に接続されており、積分器Ａ１の出力端はその出力Ｖｏ
をコンパレータＣＯＭＰの正入力端に与えている。コン
パレータＣＯＭＰの負入力端には参照電位Ｖｒが与えら
れており、コンパレータＣＯＭＰの出力端から判定信号
Ｅiが得られる。
【００２４】図４は図３に示された判定回路Ｑiの動作
を示すタイミングチャートである。期間Ｔ２は液晶パネ
ルがデジタイザとして機能する期間であり、実施の形態
７において後述するように、表示期間と別途に設けられ
る。
を示すタイミングチャートである。期間Ｔ２は液晶パネ
ルがデジタイザとして機能する期間であり、実施の形態
７において後述するように、表示期間と別途に設けられ
る。
【００２５】検知パルス発生回路２０４は走査回路２０
２と同様、線順次にゲート線Ｇ1〜ＧLにパルスを与える
（以下「ゲート線を活性化させる」という表現をも併用
する）。そしてこのパルス内の初期において、リセット
信号ＲＳが正パルスを与える。かかるリセット信号ＲＳ
は検知パルス発生回路２０４に生成させることができ
る。
２と同様、線順次にゲート線Ｇ1〜ＧLにパルスを与える
（以下「ゲート線を活性化させる」という表現をも併用
する）。そしてこのパルス内の初期において、リセット
信号ＲＳが正パルスを与える。かかるリセット信号ＲＳ
は検知パルス発生回路２０４に生成させることができ
る。
【００２６】ゲート線Ｇjが活性化している期間におい
て、リセット信号ＲＳの正パルスによりトランジスタ４
０２はＯＮし、ドレイン線Ｄiを介して液晶表示セルＭ
ijのキャパシタＣ１と液晶Ｃ２とが放電される。この
時、トランジスタ４０１はＯＦＦしているので、電源Ｖ
ｄｄからキャパシタＣ１、液晶Ｃ２に電荷が供給される
ことはない。また、積分器Ａ１の入力端Ｋｂが接地され
る。
て、リセット信号ＲＳの正パルスによりトランジスタ４
０２はＯＮし、ドレイン線Ｄiを介して液晶表示セルＭ
ijのキャパシタＣ１と液晶Ｃ２とが放電される。この
時、トランジスタ４０１はＯＦＦしているので、電源Ｖ
ｄｄからキャパシタＣ１、液晶Ｃ２に電荷が供給される
ことはない。また、積分器Ａ１の入力端Ｋｂが接地され
る。
【００２７】リセット信号ＲＳが“Ｌ”になると、トラ
ンジスタ４０１，４０２がそれぞれＯＮ，ＯＦＦし、キ
ャパシタＣ１、液晶Ｃ２は放電状態から電源Ｖｄｄによ
る充電状態に移行する。トランジスタ４０１とドレイン
線Ｄiとの間には抵抗Ｒが介在しているので、充電電流
Ｉｒはこの抵抗Ｒにおいて電圧降下を生じ、この電圧を
積分器が積分することにより、出力Ｖｏが得られる。
ンジスタ４０１，４０２がそれぞれＯＮ，ＯＦＦし、キ
ャパシタＣ１、液晶Ｃ２は放電状態から電源Ｖｄｄによ
る充電状態に移行する。トランジスタ４０１とドレイン
線Ｄiとの間には抵抗Ｒが介在しているので、充電電流
Ｉｒはこの抵抗Ｒにおいて電圧降下を生じ、この電圧を
積分器が積分することにより、出力Ｖｏが得られる。
【００２８】今、ｊ行目の液晶表示セルＭijが押圧され
ていた場合を考えると、液晶Ｃ２の容量が他の液晶表示
セルの液晶Ｃ２よりも増大するので、他の液晶表示セル
よりも多くの電荷量で充電される。積分器Ａ１の入力端
Ｋｂは他の行の液晶表示セルにも接続されているので、
図４に示されるように電位上昇はゲート線が線順次に活
性化するのに従って周期的に生じるが、ゲート線Ｇjが
活性化している期間においては他のゲート線が活性化し
ている期間よりも顕著となる。よって出力Ｖｏも大きく
なり、参照電位Ｖｒを適当に設定することにより、判定
信号Ｅiを活性化させることができる。
ていた場合を考えると、液晶Ｃ２の容量が他の液晶表示
セルの液晶Ｃ２よりも増大するので、他の液晶表示セル
よりも多くの電荷量で充電される。積分器Ａ１の入力端
Ｋｂは他の行の液晶表示セルにも接続されているので、
図４に示されるように電位上昇はゲート線が線順次に活
性化するのに従って周期的に生じるが、ゲート線Ｇjが
活性化している期間においては他のゲート線が活性化し
ている期間よりも顕著となる。よって出力Ｖｏも大きく
なり、参照電位Ｖｒを適当に設定することにより、判定
信号Ｅiを活性化させることができる。
【００２９】以上のようにして、判定信号Ｅ1〜Ｅnのい
ずれが活性化したかによって押圧箇所の位置がどの列で
あるかを認知でき、判定信号が活性化した時刻とゲート
線の活性化した時刻とを対比することにより、押圧箇所
の位置がどの行であるかを認知できる。しかも、圧力検
知の素子として液晶表示セルを採用するので、液晶表示
パネルの上にデジタイジングシートを貼り付ける必要も
なく、コストの上昇を抑制することができる。さらに、
本実施の形態のように、圧力検知の為にパルスを与える
線及び信号を受ける線を、表示の為のゲート線Ｇ1〜ＧL
及びドレイン線Ｄ1〜Ｄnとで兼用すれば、配線の省略が
可能である。勿論、圧力検知の為にパルスを与える線及
び信号を受ける線を、表示の為のゲート線Ｇ1〜ＧL及び
ドレイン線Ｄ1〜Ｄnと別途に設けても良い。
ずれが活性化したかによって押圧箇所の位置がどの列で
あるかを認知でき、判定信号が活性化した時刻とゲート
線の活性化した時刻とを対比することにより、押圧箇所
の位置がどの行であるかを認知できる。しかも、圧力検
知の素子として液晶表示セルを採用するので、液晶表示
パネルの上にデジタイジングシートを貼り付ける必要も
なく、コストの上昇を抑制することができる。さらに、
本実施の形態のように、圧力検知の為にパルスを与える
線及び信号を受ける線を、表示の為のゲート線Ｇ1〜ＧL
及びドレイン線Ｄ1〜Ｄnとで兼用すれば、配線の省略が
可能である。勿論、圧力検知の為にパルスを与える線及
び信号を受ける線を、表示の為のゲート線Ｇ1〜ＧL及び
ドレイン線Ｄ1〜Ｄnと別途に設けても良い。
【００３０】実施の形態２．図５は本発明の実施の形態
２にかかる判定回路Ｑiの一部を示す回路図である。図
３に示された構成によって得られた出力Ｖｏを処理して
判定信号Ｅiを得るための回路が図示されており、図３
におけるコンパレータＣＯＭＰに置換されるものであ
る。
２にかかる判定回路Ｑiの一部を示す回路図である。図
３に示された構成によって得られた出力Ｖｏを処理して
判定信号Ｅiを得るための回路が図示されており、図３
におけるコンパレータＣＯＭＰに置換されるものであ
る。
【００３１】液晶パネルに対する外部からの圧力が弱い
場合には液晶Ｃ２の静電容量の変化が小さくなり、参照
電位Ｖｒによる判定では押圧を検出できない、あるいは
誤検知する場合も考えられる。
場合には液晶Ｃ２の静電容量の変化が小さくなり、参照
電位Ｖｒによる判定では押圧を検出できない、あるいは
誤検知する場合も考えられる。
【００３２】本実施の形態では、出力Ｖｏをピークホー
ルド回路３０１に与えて出力Ｖ１を得、更にこれをハイ
パスフィルタ３０２に与えて出力Ｖ２を得た上で、バッ
ファ３０３に与えて整形し、判定信号Ｅiを得る。
ルド回路３０１に与えて出力Ｖ１を得、更にこれをハイ
パスフィルタ３０２に与えて出力Ｖ２を得た上で、バッ
ファ３０３に与えて整形し、判定信号Ｅiを得る。
【００３３】図６は本実施の形態の動作を示すタイミン
グチャートである。出力Ｖｏの変化が微小であっても、
そのピーク値が変化したことがピークホールド回路３０
１によって検出され、出力Ｖ１は立ち上がる。この出力
Ｖ１の立ち上がりがハイパスフィルタ３０２によって急
峻にされて出力Ｖ２が得られる。
グチャートである。出力Ｖｏの変化が微小であっても、
そのピーク値が変化したことがピークホールド回路３０
１によって検出され、出力Ｖ１は立ち上がる。この出力
Ｖ１の立ち上がりがハイパスフィルタ３０２によって急
峻にされて出力Ｖ２が得られる。
【００３４】以上のようにして本実施の形態では、実施
の形態１においてノイズ等に対して信号レベルを大きく
することができ、誤検知を回避することができる。
の形態１においてノイズ等に対して信号レベルを大きく
することができ、誤検知を回避することができる。
【００３５】実施の形態３．図７は。判定回路Ｑiは、
リセット信号ＲＳを入力し、ドレイン線Ｄiに接続さ
れ、判定信号Ｅiを出力する。
リセット信号ＲＳを入力し、ドレイン線Ｄiに接続さ
れ、判定信号Ｅiを出力する。
【００３６】実施の形態１において図３に示された構成
と比較して、トランジスタ４０１，４０２及びリセット
信号ＲＳを反転するためのインバータ４００を削除し、
代わりにコンパレータＣＯＭＰの正入力端と接地との間
に、リセット信号ＲＳによって制御されるトランジスタ
４０３を追加した構成となっている。
と比較して、トランジスタ４０１，４０２及びリセット
信号ＲＳを反転するためのインバータ４００を削除し、
代わりにコンパレータＣＯＭＰの正入力端と接地との間
に、リセット信号ＲＳによって制御されるトランジスタ
４０３を追加した構成となっている。
【００３７】図８は本実施の形態の動作を示すタイミン
グチャートである。本実施の形態では、液晶パネルがデ
ジタイザとして機能する期間Ｔ２の当初に一旦ゲート線
Ｇ1〜ＧLを全て一斉に活性化させ、ｉ列にある液晶表示
セルＭi1〜ＭiLの全てのキャパシタＣ１及び液晶Ｃ２を
抵抗Ｒを介して電源Ｖｄｄによって充電しておく。この
時、積分器Ａ１の入力端Ｋｂの電位がどのようなカーブ
で電位Ｖｄｄに到達するかは、それまでに各液晶表示セ
ルＭi1〜ＭiLに与えられていた表示信号の大きさに依存
するので、図では斜線でカバーしている。
グチャートである。本実施の形態では、液晶パネルがデ
ジタイザとして機能する期間Ｔ２の当初に一旦ゲート線
Ｇ1〜ＧLを全て一斉に活性化させ、ｉ列にある液晶表示
セルＭi1〜ＭiLの全てのキャパシタＣ１及び液晶Ｃ２を
抵抗Ｒを介して電源Ｖｄｄによって充電しておく。この
時、積分器Ａ１の入力端Ｋｂの電位がどのようなカーブ
で電位Ｖｄｄに到達するかは、それまでに各液晶表示セ
ルＭi1〜ＭiLに与えられていた表示信号の大きさに依存
するので、図では斜線でカバーしている。
【００３８】一旦ゲート線Ｇ1〜ＧLを全て一斉に活性化
させた後は、実施の形態１と同様にして線順次にゲート
線Ｇ1〜ＧLを活性化させる。一旦電位Ｖｄｄに充電され
た後、液晶表示セルＭi1〜ＭiLのキャパシタＣ１及び液
晶Ｃ２のうちのｊ行の液晶表示セルＭijが押圧されれ
ば、その有するキャパシタＣ１及び液晶Ｃ２に蓄積され
る電荷量が増大するので、ゲート線Ｇjが活性化するこ
とにより、電源Ｖｄｄから再度、充電電流Ｉｒが抵抗Ｒ
を流れる。押圧されない液晶表示セルＭijは、対応する
ゲート線が活性化しても、既に電圧Ｖｄｄで充電されて
いるので、改めて充電電流は流れない。
させた後は、実施の形態１と同様にして線順次にゲート
線Ｇ1〜ＧLを活性化させる。一旦電位Ｖｄｄに充電され
た後、液晶表示セルＭi1〜ＭiLのキャパシタＣ１及び液
晶Ｃ２のうちのｊ行の液晶表示セルＭijが押圧されれ
ば、その有するキャパシタＣ１及び液晶Ｃ２に蓄積され
る電荷量が増大するので、ゲート線Ｇjが活性化するこ
とにより、電源Ｖｄｄから再度、充電電流Ｉｒが抵抗Ｒ
を流れる。押圧されない液晶表示セルＭijは、対応する
ゲート線が活性化しても、既に電圧Ｖｄｄで充電されて
いるので、改めて充電電流は流れない。
【００３９】再度の充電電流Ｉｒは抵抗Ｒにおける電圧
降下のため、積分器Ａ１の入力端Ｋｂの電位を低下させ
るので、押圧された液晶表示セルＭijに対応するゲート
線Ｇjが活性化した場合のみ出力Ｖｏが参照電位Ｖｒを
越えるように、参照電位Ｖｒを設定することができる。
降下のため、積分器Ａ１の入力端Ｋｂの電位を低下させ
るので、押圧された液晶表示セルＭijに対応するゲート
線Ｇjが活性化した場合のみ出力Ｖｏが参照電位Ｖｒを
越えるように、参照電位Ｖｒを設定することができる。
【００４０】但し、線順次にゲート線Ｇ1〜ＧLを活性化
した直後に、リセット信号ＲＳが正パルスを発生させて
トランジスタ４０３がＯＮし、コンパレータＣＯＭＰの
正入力端はゲート線Ｇ1〜ＧLが線順次に活性化する度に
接地される。よって押圧された液晶表示セルＭijに対応
する積分器Ａ１の出力Ｖｏは、次のゲート線が活性化す
る際に強制的に電位がゼロとなり、誤検知を防いでい
る。
した直後に、リセット信号ＲＳが正パルスを発生させて
トランジスタ４０３がＯＮし、コンパレータＣＯＭＰの
正入力端はゲート線Ｇ1〜ＧLが線順次に活性化する度に
接地される。よって押圧された液晶表示セルＭijに対応
する積分器Ａ１の出力Ｖｏは、次のゲート線が活性化す
る際に強制的に電位がゼロとなり、誤検知を防いでい
る。
【００４１】以上のようにして、本実施の形態において
も実施の形態１と同様にして、押圧された箇所を認知す
ることができる。勿論、実施の形態２に示されたように
して出力Ｖｏの処理を行っても良い。
も実施の形態１と同様にして、押圧された箇所を認知す
ることができる。勿論、実施の形態２に示されたように
して出力Ｖｏの処理を行っても良い。
【００４２】実施の形態４．図９は本発明の実施の形態
４にかかる判定回路Ｑiの一例を示す回路図である。判
定回路Ｑiは、リセット信号ＲＳを入力し、ドレイン線
Ｄiに接続され、判定信号Ｅiを出力する。
４にかかる判定回路Ｑiの一例を示す回路図である。判
定回路Ｑiは、リセット信号ＲＳを入力し、ドレイン線
Ｄiに接続され、判定信号Ｅiを出力する。
【００４３】判定回路Ｑiは、リセット信号ＲＳの論理
反転を与えるインバータ４０７と、インバータ４０７の
出力が与えられるＮＭＯＳトランジスタ４０６と、リセ
ット信号ＲＳが与えられるＮＭＯＳトランジスタ４０
４，４０５と、参照キャパシタ５０１と、コンパレータ
ＣＯＭＰとを備えている。
反転を与えるインバータ４０７と、インバータ４０７の
出力が与えられるＮＭＯＳトランジスタ４０６と、リセ
ット信号ＲＳが与えられるＮＭＯＳトランジスタ４０
４，４０５と、参照キャパシタ５０１と、コンパレータ
ＣＯＭＰとを備えている。
【００４４】トランジスタ４０４，４０６のドレインは
共通してドレイン線Ｄiに接続され、トランジスタ４０
４のソースは接地されている。トランジスタ４０５のド
レインには電源Ｖｄｄが接続され、参照キャパシタ５０
１はトランジスタ４０５に並列に接続されている。トラ
ンジスタ４０５，４０６のソースは共通してコンパレー
タＣＯＭＰの負入力端に接続されており、コンパレータ
ＣＯＭＰの正入力端には参照電位Ｖｒが与えられ、出力
端からは判定信号Ｅiが得られる。
共通してドレイン線Ｄiに接続され、トランジスタ４０
４のソースは接地されている。トランジスタ４０５のド
レインには電源Ｖｄｄが接続され、参照キャパシタ５０
１はトランジスタ４０５に並列に接続されている。トラ
ンジスタ４０５，４０６のソースは共通してコンパレー
タＣＯＭＰの負入力端に接続されており、コンパレータ
ＣＯＭＰの正入力端には参照電位Ｖｒが与えられ、出力
端からは判定信号Ｅiが得られる。
【００４５】図１０は本実施の形態の動作を示すタイミ
ングチャートである。実施の形態１と同様にして、期間
Ｔ２において線順次にゲート線Ｇ1〜ＧLが活性化し、各
ゲート線が活性化した後にリセット信号ＲＳが正パルス
を呈する。
ングチャートである。実施の形態１と同様にして、期間
Ｔ２において線順次にゲート線Ｇ1〜ＧLが活性化し、各
ゲート線が活性化した後にリセット信号ＲＳが正パルス
を呈する。
【００４６】リセット信号ＲＳの正パルスにより、トラ
ンジスタ４０４，４０５がＯＮし、それぞれ液晶表示セ
ルＭijのキャパシタＣ１と液晶Ｃ２の放電、参照キャパ
シタ５０１の放電を行う。この際、トランジスタ４０６
はＯＦＦしているので、ドレイン線Ｄiとコンパレータ
ＣＯＭＰの負入力端とは絶縁されており、コンパレータ
ＣＯＭＰの負入力端の電位Ｖｃは電源電位Ｖｄｄとな
る。
ンジスタ４０４，４０５がＯＮし、それぞれ液晶表示セ
ルＭijのキャパシタＣ１と液晶Ｃ２の放電、参照キャパ
シタ５０１の放電を行う。この際、トランジスタ４０６
はＯＦＦしているので、ドレイン線Ｄiとコンパレータ
ＣＯＭＰの負入力端とは絶縁されており、コンパレータ
ＣＯＭＰの負入力端の電位Ｖｃは電源電位Ｖｄｄとな
る。
【００４７】その後、リセット信号ＲＳが“Ｌ”となっ
てトランジスタ４０６がＯＮし、コンパレータＣＯＭＰ
の負入力端はドレイン線Ｄiに接続され、参照キャパシ
タ５０１は、液晶表示セルＭijにおけるキャパシタＣ１
と液晶Ｃ２との並列接続体に対して直列に接続される。
てトランジスタ４０６がＯＮし、コンパレータＣＯＭＰ
の負入力端はドレイン線Ｄiに接続され、参照キャパシ
タ５０１は、液晶表示セルＭijにおけるキャパシタＣ１
と液晶Ｃ２との並列接続体に対して直列に接続される。
【００４８】よって電位Ｖｃは、リセット信号ＲＳが正
パルスを呈する間トランジスタ４０５が短絡することに
よって電源電位Ｖｄｄまで急激に上昇した後、参照キャ
パシタ５０１と、上記並列接続体との容量比で決定され
る分圧に落ちつく。
パルスを呈する間トランジスタ４０５が短絡することに
よって電源電位Ｖｄｄまで急激に上昇した後、参照キャ
パシタ５０１と、上記並列接続体との容量比で決定され
る分圧に落ちつく。
【００４９】しかし、押圧された液晶表示セルＭijにお
ける上記の並列接続体の容量は、他の液晶表示セルと比
較して増大しているので、電位Ｖｃはゲート線Ｇjが活
性化する期間において、他のゲート線が活性化する期間
におけるよりも大きく低下する。よって電位Ｖｃをコン
パレータＣＯＭＰにて参照電位Ｖｒと比較することによ
り判定信号Ｅiを得ることができる。
ける上記の並列接続体の容量は、他の液晶表示セルと比
較して増大しているので、電位Ｖｃはゲート線Ｇjが活
性化する期間において、他のゲート線が活性化する期間
におけるよりも大きく低下する。よって電位Ｖｃをコン
パレータＣＯＭＰにて参照電位Ｖｒと比較することによ
り判定信号Ｅiを得ることができる。
【００５０】実施の形態５．図１１は本発明の実施の形
態５にかかる判定回路Ｑiの一部を示す回路図である。
図９に示された構成によって得られた出力Ｖｃを処理し
て判定信号Ｅiを得るための回路が図示されており、図
９におけるコンパレータＣＯＭＰに置換されるものであ
る。
態５にかかる判定回路Ｑiの一部を示す回路図である。
図９に示された構成によって得られた出力Ｖｃを処理し
て判定信号Ｅiを得るための回路が図示されており、図
９におけるコンパレータＣＯＭＰに置換されるものであ
る。
【００５１】負側のピークに対するホールド回路である
バレーホールド回路３０４は、電位Ｖｃを入力し、その
最小値をホールドして出力Ｖ３を得る。更にこれをハイ
パスフィルタ３０５に与えて出力Ｖ４を得て、出力Ｖ４
がＤフリップフロップ３０６のクロック端（立ち下がり
検知）に入力する。Ｄフリップフロップ３０６のＤ入力
端には論理“Ｈ”に相当する電位を供給する電源、例え
ば電源Ｖｄｄが接続されている。Ｄフリップフロップ３
０６のＱ出力端から得られる出力Ｖ５は、ゲート線Ｇ1
〜ＧLが接続された入力端を有するＡＮＤゲート３０７
の他の入力端に入力し、ＡＮＤゲート３０７から判定信
号Ｅiを得る。
バレーホールド回路３０４は、電位Ｖｃを入力し、その
最小値をホールドして出力Ｖ３を得る。更にこれをハイ
パスフィルタ３０５に与えて出力Ｖ４を得て、出力Ｖ４
がＤフリップフロップ３０６のクロック端（立ち下がり
検知）に入力する。Ｄフリップフロップ３０６のＤ入力
端には論理“Ｈ”に相当する電位を供給する電源、例え
ば電源Ｖｄｄが接続されている。Ｄフリップフロップ３
０６のＱ出力端から得られる出力Ｖ５は、ゲート線Ｇ1
〜ＧLが接続された入力端を有するＡＮＤゲート３０７
の他の入力端に入力し、ＡＮＤゲート３０７から判定信
号Ｅiを得る。
【００５２】図１２は本実施の形態の動作を示すタイミ
ングチャートである。電位Ｖｃの減少が微小であって
も、その最小値（バレー値）が変化したことがバレーホ
ールド回路３０４によって検出され、出力Ｖ３は立ち下
がる。この出力Ｖ３の立ち下がりがハイパスフィルタ３
０５によって急峻にされて出力Ｖ４が得られる。出力Ｖ
４の立ち下がりでＤフリップフロップ３０６は出力Ｖ５
を“Ｈ”にし、ＡＮＤゲート３０７を開く。これによ
り、活性化したゲート線Ｇjの電位がパルスとして判定
信号Ｅiに現れる。
ングチャートである。電位Ｖｃの減少が微小であって
も、その最小値（バレー値）が変化したことがバレーホ
ールド回路３０４によって検出され、出力Ｖ３は立ち下
がる。この出力Ｖ３の立ち下がりがハイパスフィルタ３
０５によって急峻にされて出力Ｖ４が得られる。出力Ｖ
４の立ち下がりでＤフリップフロップ３０６は出力Ｖ５
を“Ｈ”にし、ＡＮＤゲート３０７を開く。これによ
り、活性化したゲート線Ｇjの電位がパルスとして判定
信号Ｅiに現れる。
【００５３】以上のようにして本実施の形態では実施の
形態４において、ノイズ等に対して信号レベルを大きく
することができ、誤検知を回避することができる。
形態４において、ノイズ等に対して信号レベルを大きく
することができ、誤検知を回避することができる。
【００５４】実施の形態６．図１３は本発明の実施の形
態６にかかる判定回路Ｑiの一例を示す回路図である。
判定回路Ｑiは、リセット信号ＲＳ及びゲート信号Ｚ
ａ，Ｚｂ，Ｚｃを入力し、ドレイン線Ｄiに接続され、
判定信号Ｅiを出力する。
態６にかかる判定回路Ｑiの一例を示す回路図である。
判定回路Ｑiは、リセット信号ＲＳ及びゲート信号Ｚ
ａ，Ｚｂ，Ｚｃを入力し、ドレイン線Ｄiに接続され、
判定信号Ｅiを出力する。
【００５５】判定回路Ｑiは、ＮＭＯＳトランジスタ４
０５，４０８，４０９，４１０と、参照キャパシタ５０
１と、コンパレータＣＯＭＰと、を備えている。トラン
ジスタ４０５のゲートにはリセット信号ＲＳが与えら
れ、ソースは参照キャパシタ５０１の一端と共に接地さ
れ、ドレインは参照キャパシタ５０１の他端に接続され
ている。そしてトランジスタ４０８はドレイン線Ｄiと
参照キャパシタ５０１の他端との間に接続され、ゲート
信号Ｚｂが与えられる。トランジスタ４０９は電源Ｖｄ
ｄと参照キャパシタ５０１の他端との間に接続され、ゲ
ート信号Ｚａが与えられる。トランジスタ４１０はコン
パレータＣＯＭＰの負入力端と参照キャパシタ５０１の
他端との間に接続され、ゲート信号Ｚｃが与えられる。
コンパレータＣＯＭＰの正入力端には参照電位Ｖｒが与
えられ、出力端からは判定信号Ｅiが得られる。
０５，４０８，４０９，４１０と、参照キャパシタ５０
１と、コンパレータＣＯＭＰと、を備えている。トラン
ジスタ４０５のゲートにはリセット信号ＲＳが与えら
れ、ソースは参照キャパシタ５０１の一端と共に接地さ
れ、ドレインは参照キャパシタ５０１の他端に接続され
ている。そしてトランジスタ４０８はドレイン線Ｄiと
参照キャパシタ５０１の他端との間に接続され、ゲート
信号Ｚｂが与えられる。トランジスタ４０９は電源Ｖｄ
ｄと参照キャパシタ５０１の他端との間に接続され、ゲ
ート信号Ｚａが与えられる。トランジスタ４１０はコン
パレータＣＯＭＰの負入力端と参照キャパシタ５０１の
他端との間に接続され、ゲート信号Ｚｃが与えられる。
コンパレータＣＯＭＰの正入力端には参照電位Ｖｒが与
えられ、出力端からは判定信号Ｅiが得られる。
【００５６】図１４は本実施の形態の動作を示すタイミ
ングチャートである。実施の形態１と同様にして、期間
Ｔ２において線順次にゲート線Ｇ1〜ＧLが活性化し、各
ゲート線が活性化した後にリセット信号ＲＳが正パルス
を呈する。参照キャパシタ５０１の他端の電位をＶｃと
し、コンパレータＣＯＭＰの負入力端の電位をＶａとし
て表している。
ングチャートである。実施の形態１と同様にして、期間
Ｔ２において線順次にゲート線Ｇ1〜ＧLが活性化し、各
ゲート線が活性化した後にリセット信号ＲＳが正パルス
を呈する。参照キャパシタ５０１の他端の電位をＶｃと
し、コンパレータＣＯＭＰの負入力端の電位をＶａとし
て表している。
【００５７】ゲート信号Ｚａ，Ｚｂ，Ｚｃは各々のゲー
ト線が活性化する範囲内で排他的に活性化する。ゲート
信号Ｚａはリセット信号ＲＳが正パルスを呈した後、一
定期間活性化する。ゲート信号Ｚｂはリセット信号ＲＳ
が正パルスを呈する第１の期間と、ゲート信号Ｚａが活
性化を停止した後の一定期間である第２の期間の前半で
ある一部とにおいて活性化する。第２のゲート信号Ｚｃ
は、第２の期間の後半の一部に活性化する。
ト線が活性化する範囲内で排他的に活性化する。ゲート
信号Ｚａはリセット信号ＲＳが正パルスを呈した後、一
定期間活性化する。ゲート信号Ｚｂはリセット信号ＲＳ
が正パルスを呈する第１の期間と、ゲート信号Ｚａが活
性化を停止した後の一定期間である第２の期間の前半で
ある一部とにおいて活性化する。第２のゲート信号Ｚｃ
は、第２の期間の後半の一部に活性化する。
【００５８】あるゲート線が活性化している間、第１の
期間では対応する液晶Ｃ１，キャパシタＣ２がトランジ
スタ４０５，４０８によって放電され、参照キャパシタ
５０１は放電され、電位Ｖｃは接地電位にまで低下す
る。その後ゲート信号Ｚａが正パルスを呈して活性化し
ている間はゲート信号Ｚｂ，Ｚｃは活性化していないの
で、トランジスタ４０５，４０８，４１０は全てＯＦＦ
しており、トランジスタ４０９がＯＮしている。これに
より、参照キャパシタ５０１はトランジスタ４０９を介
して電源Ｖｄｄによって充電され、電位Ｖｃは電源Ｖｄ
ｄへと上昇する。
期間では対応する液晶Ｃ１，キャパシタＣ２がトランジ
スタ４０５，４０８によって放電され、参照キャパシタ
５０１は放電され、電位Ｖｃは接地電位にまで低下す
る。その後ゲート信号Ｚａが正パルスを呈して活性化し
ている間はゲート信号Ｚｂ，Ｚｃは活性化していないの
で、トランジスタ４０５，４０８，４１０は全てＯＦＦ
しており、トランジスタ４０９がＯＮしている。これに
より、参照キャパシタ５０１はトランジスタ４０９を介
して電源Ｖｄｄによって充電され、電位Ｖｃは電源Ｖｄ
ｄへと上昇する。
【００５９】その後、ゲート信号Ｚｂが活性化すると、
ゲート信号Ｚａ，Ｚｃは活性化していないので、トラン
ジスタ４０５，４０９，４１０は全てＯＦＦし、トラン
ジスタ４０８がＯＮする。これにより、参照キャパシタ
５０１が蓄積していた電荷はドレイン線を介してキャパ
シタＣ１と、液晶Ｃ２との並列接続体へと移動する。
ゲート信号Ｚａ，Ｚｃは活性化していないので、トラン
ジスタ４０５，４０９，４１０は全てＯＦＦし、トラン
ジスタ４０８がＯＮする。これにより、参照キャパシタ
５０１が蓄積していた電荷はドレイン線を介してキャパ
シタＣ１と、液晶Ｃ２との並列接続体へと移動する。
【００６０】この電荷の移動は電位Ｖｃの低下をもたら
すが、実施の形態４において説明されたように、参照キ
ャパシタ５０１と、上記並列接続体との容量比で決定さ
れる分圧に落ちつく。
すが、実施の形態４において説明されたように、参照キ
ャパシタ５０１と、上記並列接続体との容量比で決定さ
れる分圧に落ちつく。
【００６１】しかし、押圧された液晶表示セルＭijにお
ける上記の並列接続体の容量は、他の液晶表示セルと比
較して増大しているので、電位Ｖｃはゲート線Ｇjが活
性化する期間において、他のゲート線が活性化する期間
におけるよりも大きく低下する。
ける上記の並列接続体の容量は、他の液晶表示セルと比
較して増大しているので、電位Ｖｃはゲート線Ｇjが活
性化する期間において、他のゲート線が活性化する期間
におけるよりも大きく低下する。
【００６２】その後、ゲート信号Ｚｃが活性化すること
によりトランジスタ４１０のみがＯＮし、電位Ｖｃは電
位ＶａとなってコンパレータＣＯＭＰに伝達され、参照
電位Ｖｒと比較することにより判定信号Ｅiを得ること
ができる。図１４に示されたタイミングチャートでは、
トランジスタ４１０がＯＮすることでコンパレータＣＯ
ＭＰの負入力端の寄生容量を充電するため、電位Ｖｃは
わずかに減少することが示されている。またこの寄生容
量の充電のため、電位Ｖａはトランジスタ４１０がＯＮ
し始める際（即ちゲート信号Ｚｃが立ち上がる際）にい
くらか上昇し、時間経過と共に寄生容量が放電されて電
位Ｖａが減少していく様子も示されている。しかし、押
圧された液晶表示セルＭijにおける容量の増大により、
電位Ｖａは更に減少するので、参照電位Ｖｒを適当に設
定して、押圧の存否を判定信号Ｅiに反映させることが
可能である。
によりトランジスタ４１０のみがＯＮし、電位Ｖｃは電
位ＶａとなってコンパレータＣＯＭＰに伝達され、参照
電位Ｖｒと比較することにより判定信号Ｅiを得ること
ができる。図１４に示されたタイミングチャートでは、
トランジスタ４１０がＯＮすることでコンパレータＣＯ
ＭＰの負入力端の寄生容量を充電するため、電位Ｖｃは
わずかに減少することが示されている。またこの寄生容
量の充電のため、電位Ｖａはトランジスタ４１０がＯＮ
し始める際（即ちゲート信号Ｚｃが立ち上がる際）にい
くらか上昇し、時間経過と共に寄生容量が放電されて電
位Ｖａが減少していく様子も示されている。しかし、押
圧された液晶表示セルＭijにおける容量の増大により、
電位Ｖａは更に減少するので、参照電位Ｖｒを適当に設
定して、押圧の存否を判定信号Ｅiに反映させることが
可能である。
【００６３】また、コンパレータＣＯＭＰの負入力端の
寄生容量を無視できるならば、トランジスタ４１０を省
略し、ゲート信号Ｚｃをも用いず、ゲート信号Ｚａをゲ
ート信号Ｚｂと排他的に活性化しても良い。この場合に
は第１の期間と第２の期間とは連続することになる。
寄生容量を無視できるならば、トランジスタ４１０を省
略し、ゲート信号Ｚｃをも用いず、ゲート信号Ｚａをゲ
ート信号Ｚｂと排他的に活性化しても良い。この場合に
は第１の期間と第２の期間とは連続することになる。
【００６４】勿論、本実施の形態においてコンパレータ
ＣＯＭＰの代わりに、実施の形態５で示された処理を電
位Ｖａに対して施してもよい。
ＣＯＭＰの代わりに、実施の形態５で示された処理を電
位Ｖａに対して施してもよい。
【００６５】実施の形態７．上記では液晶パネルがデジ
タイザとして機能する期間Ｔ２について特に制限してい
なかったが、実施の形態３に示された態様以外では、液
晶パネルが表示を行う期間Ｔ１と交互に期間Ｔ２を設け
ることができる。
タイザとして機能する期間Ｔ２について特に制限してい
なかったが、実施の形態３に示された態様以外では、液
晶パネルが表示を行う期間Ｔ１と交互に期間Ｔ２を設け
ることができる。
【００６６】図１５は本実施の形態の動作を示すタイミ
ングチャートである。期間Ｔ２は液晶パネルの表示期間
Ｔ１の複数の間に設けられるブランキング期間を利用す
ることができる。表示期間Ｔ１においても、ブランキン
グ期間を利用してデジタイザとして機能する期間Ｔ２に
おいても、ゲート線Ｇ1〜ＧLには線順次にパルスが与え
られる。但し、このような線順次のゲート線の活性化は
期間Ｔ１，Ｔ２のそれぞれにおいて走査回路２０２及び
検知パルス発生回路２０４が担当する。
ングチャートである。期間Ｔ２は液晶パネルの表示期間
Ｔ１の複数の間に設けられるブランキング期間を利用す
ることができる。表示期間Ｔ１においても、ブランキン
グ期間を利用してデジタイザとして機能する期間Ｔ２に
おいても、ゲート線Ｇ1〜ＧLには線順次にパルスが与え
られる。但し、このような線順次のゲート線の活性化は
期間Ｔ１，Ｔ２のそれぞれにおいて走査回路２０２及び
検知パルス発生回路２０４が担当する。
【００６７】このようにブランキング期間を利用して圧
力検知を行えば、液晶を圧力検知素子として採用して
も、その表示を妨げることがない。
力検知を行えば、液晶を圧力検知素子として採用して
も、その表示を妨げることがない。
【００６８】なお、実施の形態３に示された態様では液
晶パネルがデジタイザとして機能する期間Ｔ２を表示期
間Ｔ１とは全く別途に設けることが望ましい。実施の形
態３において説明されるように、全ての液晶表示セルに
対して一旦一斉に充電を行う必要があるからであり、そ
の後に液晶表示セルに表示機能を発揮させては、一斉に
充電させた効果が阻害されるからである。
晶パネルがデジタイザとして機能する期間Ｔ２を表示期
間Ｔ１とは全く別途に設けることが望ましい。実施の形
態３において説明されるように、全ての液晶表示セルに
対して一旦一斉に充電を行う必要があるからであり、そ
の後に液晶表示セルに表示機能を発揮させては、一斉に
充電させた効果が阻害されるからである。
【００６９】
【発明の効果】この発明のうち請求項１にかかる圧力検
知デジタイザによれば、表示の為にマトリックス状に設
けられた液晶の静電容量の変化を検出するので、押圧さ
れて静電容量が増大した液晶の位置を検知し、以てタブ
レットとしても機能する。よって液晶表示パネルと別途
にデジタイジングシートを設ける必要がなく、コストの
上昇を抑制できる。
知デジタイザによれば、表示の為にマトリックス状に設
けられた液晶の静電容量の変化を検出するので、押圧さ
れて静電容量が増大した液晶の位置を検知し、以てタブ
レットとしても機能する。よって液晶表示パネルと別途
にデジタイジングシートを設ける必要がなく、コストの
上昇を抑制できる。
【００７０】この発明のうち請求項２及び請求項３にか
かる圧力検知デジタイザによれば、押圧されて静電容量
が増大した液晶に充電される電流が、押圧されていない
液晶に充電される電流と比較して大きいことを検出する
ので、押圧された液晶の位置を検知することができる。
かる圧力検知デジタイザによれば、押圧されて静電容量
が増大した液晶に充電される電流が、押圧されていない
液晶に充電される電流と比較して大きいことを検出する
ので、押圧された液晶の位置を検知することができる。
【００７１】この発明のうち請求項４にかかる圧力検知
デジタイザによれば、線順次に活性化するゲート線に対
応して第１方向の液晶表示セルが順次に充電されて行く
際に生じる、充電電流のピークに変動が生じた際に、こ
の変動したピークに応じてハイパスフィルタがパルスを
生成する。従って、押圧の存否の判定がノイズに強く、
誤動作しにくくなる。
デジタイザによれば、線順次に活性化するゲート線に対
応して第１方向の液晶表示セルが順次に充電されて行く
際に生じる、充電電流のピークに変動が生じた際に、こ
の変動したピークに応じてハイパスフィルタがパルスを
生成する。従って、押圧の存否の判定がノイズに強く、
誤動作しにくくなる。
【００７２】この発明のうち請求項５にかかる圧力検知
デジタイザによれば、全ての液晶が一旦充電されている
ので、その後に押圧されて静電容量が増加した液晶に対
する再度の充電電流を検出することができる。
デジタイザによれば、全ての液晶が一旦充電されている
ので、その後に押圧されて静電容量が増加した液晶に対
する再度の充電電流を検出することができる。
【００７３】この発明のうち請求項６及び請求項７にか
かる圧力検知デジタイザによれば、一旦参照キャパシタ
を充電手段で充電し、液晶を放電し、その後スイッチを
オンして両者の間を導通させる。接続点の電位は参照キ
ャパシタと液晶との静電容量で決定されるので、この電
位を検出することにより、液晶の静電容量の変化を検知
することができる。
かる圧力検知デジタイザによれば、一旦参照キャパシタ
を充電手段で充電し、液晶を放電し、その後スイッチを
オンして両者の間を導通させる。接続点の電位は参照キ
ャパシタと液晶との静電容量で決定されるので、この電
位を検出することにより、液晶の静電容量の変化を検知
することができる。
【００７４】この発明のうち請求項８にかかる圧力検知
デジタイザによれば、線順次に活性化するゲート線に対
応して第１方向の液晶表示セルが順次に充電されて行く
際に生じる、接続点の電位のピークに変動が生じた際
に、この変動したピークに応じてハイパスフィルタがパ
ルスを生成する。従って、押圧の存否の判定がノイズに
強く、誤動作しにくくなる。
デジタイザによれば、線順次に活性化するゲート線に対
応して第１方向の液晶表示セルが順次に充電されて行く
際に生じる、接続点の電位のピークに変動が生じた際
に、この変動したピークに応じてハイパスフィルタがパ
ルスを生成する。従って、押圧の存否の判定がノイズに
強く、誤動作しにくくなる。
【００７５】この発明のうち請求項９にかかる圧力検知
デジタイザによれば、ブランキング期間を利用して圧力
検知を行うので、液晶を圧力検知素子として採用して
も、その表示を妨げることがない。
デジタイザによれば、ブランキング期間を利用して圧力
検知を行うので、液晶を圧力検知素子として採用して
も、その表示を妨げることがない。
【図１】 本発明にかかる圧力検知デジタイザの構成を
示す概念図である。
示す概念図である。
【図２】 本発明の原理を示す断面模式図である。
【図３】 本発明の実施の形態１にかかる判定回路を示
す回路図である。
す回路図である。
【図４】 本発明の実施の形態１の動作を示すタイミン
グチャートである。
グチャートである。
【図５】 本発明の実施の形態２にかかる回路を示す回
路図である。
路図である。
【図６】 本発明の実施の形態２の動作を示すタイミン
グチャートである。
グチャートである。
【図７】 本発明の実施の形態３にかかる判定回路を示
す回路図である。
す回路図である。
【図８】 本発明の実施の形態３の動作を示すタイミン
グチャートである。
グチャートである。
【図９】 本発明の実施の形態４にかかる判定回路を示
す回路図である。
す回路図である。
【図１０】 本発明の実施の形態４の動作を示すタイミ
ングチャートである。
ングチャートである。
【図１１】 本発明の実施の形態５にかかる回路を示す
回路図である。
回路図である。
【図１２】 本発明の実施の形態５の動作を示すタイミ
ングチャートである。
ングチャートである。
【図１３】 本発明の実施の形態６にかかる判定回路を
示す回路図である。
示す回路図である。
【図１４】 本発明の実施の形態６の動作を示すタイミ
ングチャートである。
ングチャートである。
【図１５】 本発明の実施の形態７の動作を示すタイミ
ングチャートである。
ングチャートである。
【符号の説明】 ２０４ 検知パルス発生回路、２０５ 圧力検知回路、
３０１ ピークホールド回路、３０２，３０５ ハイパ
スフィルタ、５０１ 参照キャパシタ、Ａ１積分器、Ｃ
１ キャパシタ、Ｃ２ 液晶、ＣＯＭＰ コンパレー
タ、Ｄ1〜Ｄnドレイン線、Ｇ1〜ＧL ゲート線、Ｍij
液晶表示セル、Ｑ1〜Ｑn 出力判定回路、Ｖｒ 参照電
位。
３０１ ピークホールド回路、３０２，３０５ ハイパ
スフィルタ、５０１ 参照キャパシタ、Ａ１積分器、Ｃ
１ キャパシタ、Ｃ２ 液晶、ＣＯＭＰ コンパレー
タ、Ｄ1〜Ｄnドレイン線、Ｇ1〜ＧL ゲート線、Ｍij
液晶表示セル、Ｑ1〜Ｑn 出力判定回路、Ｖｒ 参照電
位。
フロントページの続き (72)発明者 橋戸 隆一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 岩田 明彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 永田 一志 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B068 AA01 AA22 BB08 BC02 BE03 BE06 5B087 AA00 AC12 CC02 CC25 CC32 DJ05
Claims (9)
- 【請求項１】 第１の方向に配列された複数のゲート線
と、 第２の方向に配列された複数のドレイン線と、 前記ゲート線が活性化されて前記ドレイン線に接続され
る液晶を有し、前記ゲート線と前記ドレイン線の交点の
各々に設けられる液晶表示セルと、 前記ゲート線に接続され、前記ゲート線を線順次に活性
化させる検知パルス発生回路と、 前記ドレイン線に接続され、前記液晶の静電容量の変化
を前記ドレイン線毎に検出する判定回路とを備えた圧力
検知デジタイザ。 - 【請求項２】 前記判定回路は前記ドレイン線を介して
前記液晶を充電させる充電手段と、 前記液晶の充電に供される電流を検出する電流検出手段
とを有する、請求項１記載の圧力検知デジタイザ。 - 【請求項３】 前記ゲート線が活性化する期間はそれぞ
れ第１期間と、前記第１期間に続く第２期間に区分さ
れ、 前記判定回路は 前記ドレイン線を介して前記第１期間において前記液晶
を放電させる放電手段を更に備え、 前記液晶の充電は、前記第２期間において行われる、請
求項２記載の圧力検知デジタイザ。 - 【請求項４】 前記判定回路は前記充電に供される電流
を電圧に変換する電流電圧変換手段と、 前記電流電圧変換手段の出力を受けるピークホールド回
路と、 前記ピークホールド回路の出力を受けるハイパスフィル
タとを更に備える、請求項３記載の圧力検知デジタイ
ザ。 - 【請求項５】 前記検知パルス発生回路は、全ての前記
ゲート線を所定の期間において一旦一斉に活性化してか
ら、前記ゲート線を線順次に活性化させる、請求項２記
載の圧力検知デジタイザ。 - 【請求項６】 前記判定回路は参照キャパシタと、 前記参照キャパシタを前記ドレイン線に接続するスイッ
チと、 前記スイッチがオフしている間に前記参照キャパシタを
充電する充電手段と前記ドレイン線に接続され、前記ス
イッチがオフしている間に前記液晶を放電する放電手段
と、 前記スイッチと前記参照キャパシタとの接続点の電位を
検出する検出手段と、を備える、請求項１記載の圧力検
知デジタイザ。 - 【請求項７】 前記判定回路は参照キャパシタと、 第１及び第２の期間において、前記参照キャパシタを前
記ドレイン線に接続するスイッチと、 前記スイッチがオフしている間に前記参照キャパシタを
充電する充電手段と、 前記第１の期間に前記液晶を放電する放電手段と、 前記第２の期間に前記スイッチと前記参照キャパシタと
の接続点の電位を検出する検出手段と、を備える、請求
項１記載の圧力検知デジタイザ。 - 【請求項８】 前記判定回路は前記接続点の電位を受け
るピークホールド回路と、 前記ピークホールド回路の出力を受けるハイパスフィル
タとを更に備える、請求項６又は７記載の圧力検知デジ
タイザ。 - 【請求項９】 前記検知パルス発生回路は、前記液晶表
示セルについてのブランキング期間において前記ゲート
線を線順次に活性化させる、請求項１乃至４、及び６乃
至８のいずれか一つに記載の圧力検知デジタイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23905698A JP3964552B2 (ja) | 1998-08-25 | 1998-08-25 | 圧力検知デジタイザ |
Applications Claiming Priority (1)
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| JP23905698A JP3964552B2 (ja) | 1998-08-25 | 1998-08-25 | 圧力検知デジタイザ |
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| JP2007113903A Division JP4510049B2 (ja) | 2007-04-24 | 2007-04-24 | 圧力検知デジタイザ |
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| Publication Number | Publication Date |
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| JP2000066837A true JP2000066837A (ja) | 2000-03-03 |
| JP3964552B2 JP3964552B2 (ja) | 2007-08-22 |
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-
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- 1998-08-25 JP JP23905698A patent/JP3964552B2/ja not_active Expired - Fee Related
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| JP3964552B2 (ja) | 2007-08-22 |
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