JP2000050284A - 運動ベクトルの格納および回収を用いることによりビデオ信号を符号化および解読するための方法および装置 - Google Patents
運動ベクトルの格納および回収を用いることによりビデオ信号を符号化および解読するための方法および装置Info
- Publication number
- JP2000050284A JP2000050284A JP11197286A JP19728699A JP2000050284A JP 2000050284 A JP2000050284 A JP 2000050284A JP 11197286 A JP11197286 A JP 11197286A JP 19728699 A JP19728699 A JP 19728699A JP 2000050284 A JP2000050284 A JP 2000050284A
- Authority
- JP
- Japan
- Prior art keywords
- motion vector
- macroblock
- motion
- block
- motion vectors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
- H04N19/503—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding involving temporal prediction
- H04N19/51—Motion estimation or motion compensation
- H04N19/583—Motion compensation with overlapping blocks
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F27—FURNACES; KILNS; OVENS; RETORTS
- F27D—DETAILS OR ACCESSORIES OF FURNACES, KILNS, OVENS, OR RETORTS, IN SO FAR AS THEY ARE OF KINDS OCCURRING IN MORE THAN ONE KIND OF FURNACE
- F27D9/00—Cooling of furnaces or of charges therein
-
- C—CHEMISTRY; METALLURGY
- C21—METALLURGY OF IRON
- C21C—PROCESSING OF PIG-IRON, e.g. REFINING, MANUFACTURE OF WROUGHT-IRON OR STEEL; TREATMENT IN MOLTEN STATE OF FERROUS ALLOYS
- C21C1/00—Refining of pig-iron; Cast iron
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
- H04N19/43—Hardware specially adapted for motion estimation or compensation
- H04N19/433—Hardware specially adapted for motion estimation or compensation characterised by techniques for memory access
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/50—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding
- H04N19/503—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using predictive coding involving temporal prediction
- H04N19/51—Motion estimation or motion compensation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
- H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Mechanical Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 H.263などの圧縮規格に準拠してビデオ信号
を符号化および解読し、それに関連する運動ベクトルを
効率的に格納および回収するシステムを提供する。 【解決手段】 エンコーダ１６とデコーダ２２とはそれ
ぞれ、個別のSRAMアレイ５２，５２’をアドレス指定す
る運動ベクトル格納回収回路３８，７２を用いる。現行
のリアルタイム計算には必要とされない運動ベクトルの
格納を排除して、最小数の運動ベクトルのみを格納する
ことにより、ビデオ信号の高度予測モードが実現され
る。ビデオ情報の所定のマクロブロックに関連する選択
された上運動ベクトルを格納することが回避され、メモ
リの節約を行う。
を符号化および解読し、それに関連する運動ベクトルを
効率的に格納および回収するシステムを提供する。 【解決手段】 エンコーダ１６とデコーダ２２とはそれ
ぞれ、個別のSRAMアレイ５２，５２’をアドレス指定す
る運動ベクトル格納回収回路３８，７２を用いる。現行
のリアルタイム計算には必要とされない運動ベクトルの
格納を排除して、最小数の運動ベクトルのみを格納する
ことにより、ビデオ信号の高度予測モードが実現され
る。ビデオ情報の所定のマクロブロックに関連する選択
された上運動ベクトルを格納することが回避され、メモ
リの節約を行う。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般にビデオ通信に関
し、さらに詳しくは、ビデオ画像の圧縮および圧縮解除
に関する。
し、さらに詳しくは、ビデオ画像の圧縮および圧縮解除
に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】事業
用および家庭用に用いられる多くのビデオ電話およびビ
デオ会議装置は、現在の電話網に固有の帯域幅上の制約
により高い圧縮比を必要とする。この要望に応えて、低
ビット速度ビデオ通信に関するH.263国際規格（H.263 I
nternational Standarad for Low Bit Rate Video Comm
unications）が開発された。この規格は、直ちにビデオ
産業に採用された。H.263国際規格には、高度予測モー
ド（APM： Advanced Predition Mode）と呼ばれる任意
の技術の実行が含まれる。APMは、運動の推定中に導入
されるアーチファクトを排除することによりビデオ画像
が大幅に改善する。APMの欠点は、ハードウェア内に組
み込むのが極めて困難で非効率的なことである。その結
果、高度予測モードが最初に実現されたのはソフトウェ
ア内のみであった。
用および家庭用に用いられる多くのビデオ電話およびビ
デオ会議装置は、現在の電話網に固有の帯域幅上の制約
により高い圧縮比を必要とする。この要望に応えて、低
ビット速度ビデオ通信に関するH.263国際規格（H.263 I
nternational Standarad for Low Bit Rate Video Comm
unications）が開発された。この規格は、直ちにビデオ
産業に採用された。H.263国際規格には、高度予測モー
ド（APM： Advanced Predition Mode）と呼ばれる任意
の技術の実行が含まれる。APMは、運動の推定中に導入
されるアーチファクトを排除することによりビデオ画像
が大幅に改善する。APMの欠点は、ハードウェア内に組
み込むのが極めて困難で非効率的なことである。その結
果、高度予測モードが最初に実現されたのはソフトウェ
ア内のみであった。
【０００３】ビデオを圧縮するH.263技術の１つは、運
動推定（motion estimation）を用いることである。運
動推定は、実際の画素の代わりに運動ベクトルをデコー
ダに送ることによりビデオを処理する。デコーダは、こ
の運動ベクトルを取り込み、それを用いて前に解読され
たフレームから運動ベクトルが指示するデータのブロッ
クにアクセスすることで現行のフレームを再生する。H.
263 APMモードにおいては、それぞれ８ｘ８ブロックの
画素の代わりに１つの運動ベクトルを送ればよい。APM
オプションは、それぞれ８x８ブロックを表す運動ベク
トルを周辺ブロックの運動ベクトルで平均化することを
求める。これにより、運動推定プロセス中に導入される
ブロック化アーチファクトが軽減される。残念ながら、
周辺のマクロブロックから運動ベクトルを平均化するこ
とは、いくつかの理由から、メモリにおいてもハードウ
ェアにおいても集約的になることがわかっている。第１
に、周辺ブロックから運動ベクトルを回収するには、RA
M内に多数の運動ベクトルを格納しなければならないこ
とになる。現行のブロック上に運動ベクトルを回収しな
ければならないということは、運動ベクトルの行全体を
格納することが必要となり、これは極めてメモリ集約的
になる。第２に、H.263規格は、２つの別々の関数に関
して運動ベクトルを格納および回収することを必要とす
るものとAPMモードを定義する：すなわち、重畳ブロッ
ク運動補償（OBMC: Overlapped Block Motion Compensa
tion）および予測子計算（predictor calculation）で
ある。これらの関数は、容易に合成されない。なぜな
ら、OBMC関数は解読時間の１マクロブロック分だけ予測
子関数より遅延するためである。これにより、２つの関
数は異なる時間フレーム内で動作することを強いられ
る。第３に、OBMCも予測子計算も、それぞれ４つの異な
るアドレス・パターンを必要とする。従って、必要なア
ドレス化スキームは８個になる。しかし、アドレス化ス
キームのうち線形順序のものは１つもなく、容易にアド
レス化可能な他のパターンのものもない。
動推定（motion estimation）を用いることである。運
動推定は、実際の画素の代わりに運動ベクトルをデコー
ダに送ることによりビデオを処理する。デコーダは、こ
の運動ベクトルを取り込み、それを用いて前に解読され
たフレームから運動ベクトルが指示するデータのブロッ
クにアクセスすることで現行のフレームを再生する。H.
263 APMモードにおいては、それぞれ８ｘ８ブロックの
画素の代わりに１つの運動ベクトルを送ればよい。APM
オプションは、それぞれ８x８ブロックを表す運動ベク
トルを周辺ブロックの運動ベクトルで平均化することを
求める。これにより、運動推定プロセス中に導入される
ブロック化アーチファクトが軽減される。残念ながら、
周辺のマクロブロックから運動ベクトルを平均化するこ
とは、いくつかの理由から、メモリにおいてもハードウ
ェアにおいても集約的になることがわかっている。第１
に、周辺ブロックから運動ベクトルを回収するには、RA
M内に多数の運動ベクトルを格納しなければならないこ
とになる。現行のブロック上に運動ベクトルを回収しな
ければならないということは、運動ベクトルの行全体を
格納することが必要となり、これは極めてメモリ集約的
になる。第２に、H.263規格は、２つの別々の関数に関
して運動ベクトルを格納および回収することを必要とす
るものとAPMモードを定義する：すなわち、重畳ブロッ
ク運動補償（OBMC: Overlapped Block Motion Compensa
tion）および予測子計算（predictor calculation）で
ある。これらの関数は、容易に合成されない。なぜな
ら、OBMC関数は解読時間の１マクロブロック分だけ予測
子関数より遅延するためである。これにより、２つの関
数は異なる時間フレーム内で動作することを強いられ
る。第３に、OBMCも予測子計算も、それぞれ４つの異な
るアドレス・パターンを必要とする。従って、必要なア
ドレス化スキームは８個になる。しかし、アドレス化ス
キームのうち線形順序のものは１つもなく、容易にアド
レス化可能な他のパターンのものもない。
【０００４】上記の問題のために、H.263規格で定義さ
れるAPMモードのハードウェアを効率的に実行すること
は極めて困難である。APMモードをソフトウェアで実行
することは、この機能を実現するために必要とされる大
量のメモリおよびシステム資源の使用可能性のために有
利である。しかし、ソフトウェアの実行には、実行速度
がはるかに遅く、ハードウェア実行により得られるフレ
ーム速度と画像の品質が犠牲になるという欠点がある。
れるAPMモードのハードウェアを効率的に実行すること
は極めて困難である。APMモードをソフトウェアで実行
することは、この機能を実現するために必要とされる大
量のメモリおよびシステム資源の使用可能性のために有
利である。しかし、ソフトウェアの実行には、実行速度
がはるかに遅く、ハードウェア実行により得られるフレ
ーム速度と画像の品質が犠牲になるという欠点がある。
【０００５】
【実施例】図１には、本発明の好適な実施例によるビデ
オ・コデック（エンコーダ／デコーダ１０）装置のブロ
ック図を示す。本発明は、上記の問題点を克服し、APM
を効率的にシリコン内に実現することを可能にする。ビ
デオA-D変換器およびデコーダ１２は、アナログ・ビデ
オ信号を受信する入力と、４：２：２のビデオ・フォー
マットの信号を提供する出力とを有する。４：２：２信
号は、ビデオ・プレプロセッサ１４の入力に接続され、
プレプロセッサ１４は４：２：０のビデオ・フォーマッ
トの信号を提供する。ビデオ・プレプロセッサ１４の出
力はビデオ・エンコーダ１６の入力に接続される。エン
コーダ１６については図２で詳細に説明する。ビデオ・
エンコーダ１６は、圧縮されたビデオ・ビットストリー
ムを入力／出力（I/O）インタフェース回路１８に提供
する。I/Oインタフェース１８は、制御，アドレスおよ
びデータ・バスを介して信号プロセッサ２０に結合され
る。I/Oインタフェース１８は、被圧縮ビデオ・ビット
ストリームを信号プロセッサ２０で利用される特定種類
の信号プロセッサとインタフェースする。I/Oインタフ
ェース１８は、被圧縮ビデオ・ビットストリームをビデ
オ・デコーダ２２に与えるビデオ・デコーダ２２の入力
にも結合される。ビデオ・デコーダ２２の出力は、ポス
ト・プロセッサ２４の入力に接続される。ビデオ・デコ
ーダ２２の出力は４：２：０のビデオ・フォーマットで
ある。ポスト・プロセッサ２４の出力は、４：２：２の
ビデオ・フォーマットで、ビデオD-A変換器およびエン
コーダ２６の入力に接続される。ビデオD-A変換器およ
びエンコーダ２６の出力は、アナログ・ビデオ出力を提
供する。またさらに、直接メモリ・アクセス（DMA：dir
ect memory access）／ダイナミック・ランダム・アク
セス・メモリ（DRAM: dynamic random access memory）
インタフェース回路２８が図示される。DMA/DRAMインタ
フェース回路２８は、内部バス３２を介して、ビデオ・
プレプロセッサ１４，ビデオ・エンコーダ１６，ビデオ
・デコーダ２２およびポスト・プロセッサ２４の各々に
結合される。DMA/DRAMインタフェース回路２８は、制
御，アドレスおよびデータ・バスを介してDRAM３０に結
合される。ビデオ・コデック１０は、アナログ・ビデオ
信号を受信し、それをビデオA-D変換器およびデコーダ
１２とビデオ・プレプロセッサ１４とを介して２つの異
なるビデオ・フォーマットに変換し、４：２：０信号を
ビデオ・エンコーダに与えるよう機能し、ビデオ・エン
コーダが信号を被圧縮ビデオ・ビットストリームに圧縮
する働きをする。被圧縮ビデオ・ビットストリームは、
信号プロセッサ２０により利用され、信号プロセッサ２
０はホストとして機能して被圧縮ビデオ・ビットストリ
ームをチャネルに与えて送信する。どのタイプのチャネ
ルが用いられるかにより、信号プロセッサ２０は被圧縮
ビデオ・ビットストリームをアナログ・フォーマットに
変換するか、あるいはデジタル・フォーマットのままに
する。I/Oインタフェース１８も被圧縮ビデオ・ビット
ストリームを提供する機能を果たすが、この被圧縮ビデ
オ・ビットストリームは信号プロセッサ２０を介してチ
ャネル上で、ビデオ・デコーダ２２により受信される。
ビデオ・デコーダ２２は、ビデオ・ビットストリーム
を、ポスト・プロセッサ２４が用いる４：２：０のビデ
オ・フォーマットに圧縮解除する。ポスト・プロセッサ
２４は、４：２：０のフォーマットを、ビデオD/A変換
器２６により用いられる４：２：２のフォーマットに変
換する。ビデオD/A変換器２６は、従来のテレビジョン
またはビデオ・モニタが受け入れることのできるアナロ
グ出力を提供する。ビデオ・コデック１０の形式は、図
示される如く実質的には従来通りである。言い換える
と、既存の集積回路製品を用いて、ビデオA-D変換器お
よびデコーダ１２，ビデオ・プレプロセッサ１４，ポス
ト・プロセッサ２４およびビデオD-A変換器およびエン
コーダ２６を実現することができる。しかし、ビデオ・
エンコーダ１６およびビデオ・デコーダ２２の実行例と
効率性は、用途により変わる。本発明が扱うのは、ビデ
オ・エンコーダ１６およびビデオ・デコーダ２２の特定
の実行例である。
オ・コデック（エンコーダ／デコーダ１０）装置のブロ
ック図を示す。本発明は、上記の問題点を克服し、APM
を効率的にシリコン内に実現することを可能にする。ビ
デオA-D変換器およびデコーダ１２は、アナログ・ビデ
オ信号を受信する入力と、４：２：２のビデオ・フォー
マットの信号を提供する出力とを有する。４：２：２信
号は、ビデオ・プレプロセッサ１４の入力に接続され、
プレプロセッサ１４は４：２：０のビデオ・フォーマッ
トの信号を提供する。ビデオ・プレプロセッサ１４の出
力はビデオ・エンコーダ１６の入力に接続される。エン
コーダ１６については図２で詳細に説明する。ビデオ・
エンコーダ１６は、圧縮されたビデオ・ビットストリー
ムを入力／出力（I/O）インタフェース回路１８に提供
する。I/Oインタフェース１８は、制御，アドレスおよ
びデータ・バスを介して信号プロセッサ２０に結合され
る。I/Oインタフェース１８は、被圧縮ビデオ・ビット
ストリームを信号プロセッサ２０で利用される特定種類
の信号プロセッサとインタフェースする。I/Oインタフ
ェース１８は、被圧縮ビデオ・ビットストリームをビデ
オ・デコーダ２２に与えるビデオ・デコーダ２２の入力
にも結合される。ビデオ・デコーダ２２の出力は、ポス
ト・プロセッサ２４の入力に接続される。ビデオ・デコ
ーダ２２の出力は４：２：０のビデオ・フォーマットで
ある。ポスト・プロセッサ２４の出力は、４：２：２の
ビデオ・フォーマットで、ビデオD-A変換器およびエン
コーダ２６の入力に接続される。ビデオD-A変換器およ
びエンコーダ２６の出力は、アナログ・ビデオ出力を提
供する。またさらに、直接メモリ・アクセス（DMA：dir
ect memory access）／ダイナミック・ランダム・アク
セス・メモリ（DRAM: dynamic random access memory）
インタフェース回路２８が図示される。DMA/DRAMインタ
フェース回路２８は、内部バス３２を介して、ビデオ・
プレプロセッサ１４，ビデオ・エンコーダ１６，ビデオ
・デコーダ２２およびポスト・プロセッサ２４の各々に
結合される。DMA/DRAMインタフェース回路２８は、制
御，アドレスおよびデータ・バスを介してDRAM３０に結
合される。ビデオ・コデック１０は、アナログ・ビデオ
信号を受信し、それをビデオA-D変換器およびデコーダ
１２とビデオ・プレプロセッサ１４とを介して２つの異
なるビデオ・フォーマットに変換し、４：２：０信号を
ビデオ・エンコーダに与えるよう機能し、ビデオ・エン
コーダが信号を被圧縮ビデオ・ビットストリームに圧縮
する働きをする。被圧縮ビデオ・ビットストリームは、
信号プロセッサ２０により利用され、信号プロセッサ２
０はホストとして機能して被圧縮ビデオ・ビットストリ
ームをチャネルに与えて送信する。どのタイプのチャネ
ルが用いられるかにより、信号プロセッサ２０は被圧縮
ビデオ・ビットストリームをアナログ・フォーマットに
変換するか、あるいはデジタル・フォーマットのままに
する。I/Oインタフェース１８も被圧縮ビデオ・ビット
ストリームを提供する機能を果たすが、この被圧縮ビデ
オ・ビットストリームは信号プロセッサ２０を介してチ
ャネル上で、ビデオ・デコーダ２２により受信される。
ビデオ・デコーダ２２は、ビデオ・ビットストリーム
を、ポスト・プロセッサ２４が用いる４：２：０のビデ
オ・フォーマットに圧縮解除する。ポスト・プロセッサ
２４は、４：２：０のフォーマットを、ビデオD/A変換
器２６により用いられる４：２：２のフォーマットに変
換する。ビデオD/A変換器２６は、従来のテレビジョン
またはビデオ・モニタが受け入れることのできるアナロ
グ出力を提供する。ビデオ・コデック１０の形式は、図
示される如く実質的には従来通りである。言い換える
と、既存の集積回路製品を用いて、ビデオA-D変換器お
よびデコーダ１２，ビデオ・プレプロセッサ１４，ポス
ト・プロセッサ２４およびビデオD-A変換器およびエン
コーダ２６を実現することができる。しかし、ビデオ・
エンコーダ１６およびビデオ・デコーダ２２の実行例と
効率性は、用途により変わる。本発明が扱うのは、ビデ
オ・エンコーダ１６およびビデオ・デコーダ２２の特定
の実行例である。
【０００６】図２には、図１のビデオ・エンコーダ１６
の詳細なブロック図を示す。ビデオ・エンコーダ１６
は、一般に、４：２：０のビデオ・フォーマットでビデ
オ信号を受信する入力を有する運動推定器回路３６によ
って構成される。運動推定器３６の出力は、ベクトル格
納回収モジュール３８に複数の運動ベクトルを提供す
る。モジュール３８は、運動補償および変位フレーム差
回路４２の入力に接続される出力を有する。運動補償お
よび変位フレーム差回路４２の出力は、離散コサイン変
換および逆離散コサイン変換（DCT: Discrete Cosine T
ransform/IDT: Inverse Discrete Cosine Transform）
回路４４またはモジュールの入力に接続される。一般
に、IDT/DCT回路４４は、ウェーブレットまたは離散コ
サイン変換などの圧縮／圧縮解除アルゴリズムに基づき
変換を実行する。離散コサイン変換および逆DCT回路４
４の出力は、被圧縮ビデオ出力ビデオストリームを提供
するビットストリーム・エンコーダ４６の入力に接続さ
れる。速度制御回路４８は、これも図１に図示される内
部バス３２を介して、運動推定器３６，運動補償および
変位フレーム差回路４２および離散コサイン変換および
逆DCT回路４４の各々に接続される。
の詳細なブロック図を示す。ビデオ・エンコーダ１６
は、一般に、４：２：０のビデオ・フォーマットでビデ
オ信号を受信する入力を有する運動推定器回路３６によ
って構成される。運動推定器３６の出力は、ベクトル格
納回収モジュール３８に複数の運動ベクトルを提供す
る。モジュール３８は、運動補償および変位フレーム差
回路４２の入力に接続される出力を有する。運動補償お
よび変位フレーム差回路４２の出力は、離散コサイン変
換および逆離散コサイン変換（DCT: Discrete Cosine T
ransform/IDT: Inverse Discrete Cosine Transform）
回路４４またはモジュールの入力に接続される。一般
に、IDT/DCT回路４４は、ウェーブレットまたは離散コ
サイン変換などの圧縮／圧縮解除アルゴリズムに基づき
変換を実行する。離散コサイン変換および逆DCT回路４
４の出力は、被圧縮ビデオ出力ビデオストリームを提供
するビットストリーム・エンコーダ４６の入力に接続さ
れる。速度制御回路４８は、これも図１に図示される内
部バス３２を介して、運動推定器３６，運動補償および
変位フレーム差回路４２および離散コサイン変換および
逆DCT回路４４の各々に接続される。
【０００７】動作中は、ビデオ・エンコーダ１６は、前
回のフレームの画素情報から現行フレームの運動推定を
実行することにより機能する。運動推定器３６が、複数
の運動ベクトルを提供する。この運動ベクトルは、前回
のフレームと現行のフレームとの間の８ｘ８画素ブロッ
クの変位を表す。運動ベクトル格納回収モジュール３８
が運動ベクトルを受信する。図３に関連してさらに説明
されるが、モジュール３８はH.263国際規格などのビデ
オ規格において高度予測モードを実現するために必要と
される運動ベクトルを回収および格納する働きをする。
モジュール３８がこのような運動ベクトルを回収し格納
すると、モジュール３８はその出力において２種類の運
動ベクトルを運動補償および変位フレーム差回路４２に
提供する。提供される第１種類の運動ベクトルが重畳ブ
ロック運動補償に用いられる。提供される第２種類の運
動ベクトルは、前回のフレーム再構築および運動補償に
用いられる運動ベクトルである。運動補償および変位差
フレーム回路４２は、これら２種類の運動ベクトルを取
り入れ、２つの関数を実行する：すなわち、変位フレー
ム差および運動補償である。運動補償関数は、上記の２
種類の運動ベクトルを用いて、遠隔のデコーダの解読を
複製する。運動補償関数は、バス３２を介して運動推定
器３６に関して再構築される基準フレームを提供する。
このフレームは、前フレームまたは再構築フレームとも
呼ばれ、遠隔デコーダにより解読されるものの正確な複
製である。これがビデオ・エンコーダ１６が次のフレー
ムを符号化する際に運動推定の基準フレームとして運動
推定器３６により用いられる。変位フレーム差関数は、
当初の（基準）フレームから運動推定されるフレームを
差し引き、その差を離散コサイン変換および逆DCT回路
４４に与える。離散コサイン変換および逆DCT回路４４
は、圧縮関数に基づき損失の多い変換を行う。DCT/IDCT
４４の出力と運動推定器３６からの運動ベクトルとがビ
ットストリーム・エンコーダ４６に与えられる。ビット
ストリーム・エンコーダ４６は、H.263に準じてデータ
を配列し、圧縮されたビデオ・ビットストリーム出力を
チャネルに提供する。チャネル上に送付されるだけでな
く、DCT/IDCT回路４４の圧縮出力は、同じDCT/IDCT回路
４４の逆変換関数を用いて圧縮解除される。この圧縮解
除された出力は、次にバス３２を介して、同じ運動補償
および変位フレーム差回路４２に送られる。この情報
は、変位差フレーム関数により用いられ、その前の減算
を取り消し、運動推定器３６の基準フレームを再度作成
する。これはチャネルの他端で遠隔デコーダにより解読
されるものの正確な複製である。
回のフレームの画素情報から現行フレームの運動推定を
実行することにより機能する。運動推定器３６が、複数
の運動ベクトルを提供する。この運動ベクトルは、前回
のフレームと現行のフレームとの間の８ｘ８画素ブロッ
クの変位を表す。運動ベクトル格納回収モジュール３８
が運動ベクトルを受信する。図３に関連してさらに説明
されるが、モジュール３８はH.263国際規格などのビデ
オ規格において高度予測モードを実現するために必要と
される運動ベクトルを回収および格納する働きをする。
モジュール３８がこのような運動ベクトルを回収し格納
すると、モジュール３８はその出力において２種類の運
動ベクトルを運動補償および変位フレーム差回路４２に
提供する。提供される第１種類の運動ベクトルが重畳ブ
ロック運動補償に用いられる。提供される第２種類の運
動ベクトルは、前回のフレーム再構築および運動補償に
用いられる運動ベクトルである。運動補償および変位差
フレーム回路４２は、これら２種類の運動ベクトルを取
り入れ、２つの関数を実行する：すなわち、変位フレー
ム差および運動補償である。運動補償関数は、上記の２
種類の運動ベクトルを用いて、遠隔のデコーダの解読を
複製する。運動補償関数は、バス３２を介して運動推定
器３６に関して再構築される基準フレームを提供する。
このフレームは、前フレームまたは再構築フレームとも
呼ばれ、遠隔デコーダにより解読されるものの正確な複
製である。これがビデオ・エンコーダ１６が次のフレー
ムを符号化する際に運動推定の基準フレームとして運動
推定器３６により用いられる。変位フレーム差関数は、
当初の（基準）フレームから運動推定されるフレームを
差し引き、その差を離散コサイン変換および逆DCT回路
４４に与える。離散コサイン変換および逆DCT回路４４
は、圧縮関数に基づき損失の多い変換を行う。DCT/IDCT
４４の出力と運動推定器３６からの運動ベクトルとがビ
ットストリーム・エンコーダ４６に与えられる。ビット
ストリーム・エンコーダ４６は、H.263に準じてデータ
を配列し、圧縮されたビデオ・ビットストリーム出力を
チャネルに提供する。チャネル上に送付されるだけでな
く、DCT/IDCT回路４４の圧縮出力は、同じDCT/IDCT回路
４４の逆変換関数を用いて圧縮解除される。この圧縮解
除された出力は、次にバス３２を介して、同じ運動補償
および変位フレーム差回路４２に送られる。この情報
は、変位差フレーム関数により用いられ、その前の減算
を取り消し、運動推定器３６の基準フレームを再度作成
する。これはチャネルの他端で遠隔デコーダにより解読
されるものの正確な複製である。
【０００８】図３には、本発明による図２の運動ベクト
ル格納回収モジュール３８を示す。運動ベクトル・レジ
スタ５０は、現在の運動ベクトルを運動ベクトルSRAMア
レイ５２に提供する出力を有する。この運動ベクトルSR
AMアレイ５２は、より一般的には運動ベクトルを格納す
る複数の格納要素と呼ばれる。ベース・アドレスを生成
するベース・アドレス・カウンタ５４がアドレス発生器
５６に接続される。アドレス発生器５６は、ルックアッ
プ・テーブル５８からオフセット値を受信する第２入力
を有する。ルックアップ・テーブル５８は、ブロック番
号を受信する第１入力を有する。ブロック番号は、多く
のビデオ規格で定義されるマクロブロック内の４つの可
能なブロックのうちの１つを表す。ルックアップ・テー
ブル５８は、H.263国際規格に必要なOBMCまたは予測子
計算モードのいずれか一方を実現するためのOBMC／予測
子モード信号を受信する第２入力を有する。ルックアッ
プ・テーブル５８は、所望の運動ベクトル（左，上，右
上，右，下）を選択する第３入力を有する。これについ
ては図５および図６において詳細に説明する。状態装置
は４つの可能な選択肢（左，上，右上，右下）を循環
し、新しいマクロブロックが符号化されると最初に戻っ
てリセットされる。モジューロ加算器５７は、ルックア
ップ・テーブル５８からオフセット値を受信する第１入
力と、ベース・アドレス・カウンタ５４からベース・ア
ドレスを受信する第２入力と、運動ベクトルのSRAMアレ
イ５２に接続されるアドレスを提供する出力とを有す
る。SRAMアレイ５２は、選択される運動ベクトルを乗算
器回路６０に与える出力を有する。乗算器６０は、予測
子計算機回路６２の入力に接続される第１出力を有す
る。乗算器６０は、OBMC／予測モード制御信号に応答し
て機能する。この信号は、ルックアップ・テーブル５８
において適切なオフセット値を選択する際にも用いられ
る。乗算器６０は、運動補償ユニット４２の入力に接続
される第２出力を有する。運動補償ユニット４２は、図
２に図示されるDCT/IDCT回路４４に信号を提供する出力
を有する。運動ベクトル格納回収モジュール３８の動作
を説明する前に、図４ないし図６に関して説明する。
ル格納回収モジュール３８を示す。運動ベクトル・レジ
スタ５０は、現在の運動ベクトルを運動ベクトルSRAMア
レイ５２に提供する出力を有する。この運動ベクトルSR
AMアレイ５２は、より一般的には運動ベクトルを格納す
る複数の格納要素と呼ばれる。ベース・アドレスを生成
するベース・アドレス・カウンタ５４がアドレス発生器
５６に接続される。アドレス発生器５６は、ルックアッ
プ・テーブル５８からオフセット値を受信する第２入力
を有する。ルックアップ・テーブル５８は、ブロック番
号を受信する第１入力を有する。ブロック番号は、多く
のビデオ規格で定義されるマクロブロック内の４つの可
能なブロックのうちの１つを表す。ルックアップ・テー
ブル５８は、H.263国際規格に必要なOBMCまたは予測子
計算モードのいずれか一方を実現するためのOBMC／予測
子モード信号を受信する第２入力を有する。ルックアッ
プ・テーブル５８は、所望の運動ベクトル（左，上，右
上，右，下）を選択する第３入力を有する。これについ
ては図５および図６において詳細に説明する。状態装置
は４つの可能な選択肢（左，上，右上，右下）を循環
し、新しいマクロブロックが符号化されると最初に戻っ
てリセットされる。モジューロ加算器５７は、ルックア
ップ・テーブル５８からオフセット値を受信する第１入
力と、ベース・アドレス・カウンタ５４からベース・ア
ドレスを受信する第２入力と、運動ベクトルのSRAMアレ
イ５２に接続されるアドレスを提供する出力とを有す
る。SRAMアレイ５２は、選択される運動ベクトルを乗算
器回路６０に与える出力を有する。乗算器６０は、予測
子計算機回路６２の入力に接続される第１出力を有す
る。乗算器６０は、OBMC／予測モード制御信号に応答し
て機能する。この信号は、ルックアップ・テーブル５８
において適切なオフセット値を選択する際にも用いられ
る。乗算器６０は、運動補償ユニット４２の入力に接続
される第２出力を有する。運動補償ユニット４２は、図
２に図示されるDCT/IDCT回路４４に信号を提供する出力
を有する。運動ベクトル格納回収モジュール３８の動作
を説明する前に、図４ないし図６に関して説明する。
【０００９】図４に、タイプ共通中間フォーマット（CI
F）のビデオ・フレーム内の１行のマクロブロック・レ
イアウトを示す。マクロブロック・レイアウトは複数の
行のマクロブロックを有する。図面の便宜上、１行のマ
クロブロックのみを詳細に示す。各行は２２個のマクロ
ブロックを有し、それぞれにCO〜C-21とラベルが付けら
れる。図示される形式では、マクロブロックC0は現行の
マクロブロックを時間的に示す。マクロブロックC0のす
ぐ上にはマクロブロックC-22があり、これは時間領域に
おいて、過去の２２個のマクロブロックからのマクロブ
ロックである。ハードウェアおよびメモリを最大に節約
するためには、OBMCおよび予測子関数のために用いられ
るメモリを共有および合成することが必要である。OBMC
関数は、予測子関数に関して、時間にして１マクロブロ
ック分だけ遅延しなければならない。この事実により、
OBMC関数はマクロブロックC-1で動作（運動ベクトルの
格納および回収）を行うことになり、一方予測子関数は
マクロブロックC0で動作する。OBMC関数をマクロブロッ
クC-1まで遅延させることが、OBMC関数が動作するマク
ロブロックのすぐ右側（図６に関して詳細に説明する）
の運動ベクトルを回収する必要があるOBMC要件のために
必要である。OBMC関数がマクロブロックC0で動作する
と、「右側」の運動ベクトルをマクロブロックC+1から
回収しなければならない。これは１ブロックだけ将来の
マクロブロックであり、まだ使用可能いなっていない。
図５および図６に関してさらに説明するように、OBMCお
よび予測子関数の「上の」マクロブロックから運動ベク
トルを回収することも必要である。「上」の運動ベクト
ルは、OBMC関数に関しては２３マクロブロック分だけ過
去において処理されたものであり、予測子関数に関して
は２２マクロブロック分だけ過去に処理されたものであ
ることに注目することが重要である。このため、２４個
(C0〜C-23）のマクロブロックの運動ベクトルを格納す
ることが必要になる。
F）のビデオ・フレーム内の１行のマクロブロック・レ
イアウトを示す。マクロブロック・レイアウトは複数の
行のマクロブロックを有する。図面の便宜上、１行のマ
クロブロックのみを詳細に示す。各行は２２個のマクロ
ブロックを有し、それぞれにCO〜C-21とラベルが付けら
れる。図示される形式では、マクロブロックC0は現行の
マクロブロックを時間的に示す。マクロブロックC0のす
ぐ上にはマクロブロックC-22があり、これは時間領域に
おいて、過去の２２個のマクロブロックからのマクロブ
ロックである。ハードウェアおよびメモリを最大に節約
するためには、OBMCおよび予測子関数のために用いられ
るメモリを共有および合成することが必要である。OBMC
関数は、予測子関数に関して、時間にして１マクロブロ
ック分だけ遅延しなければならない。この事実により、
OBMC関数はマクロブロックC-1で動作（運動ベクトルの
格納および回収）を行うことになり、一方予測子関数は
マクロブロックC0で動作する。OBMC関数をマクロブロッ
クC-1まで遅延させることが、OBMC関数が動作するマク
ロブロックのすぐ右側（図６に関して詳細に説明する）
の運動ベクトルを回収する必要があるOBMC要件のために
必要である。OBMC関数がマクロブロックC0で動作する
と、「右側」の運動ベクトルをマクロブロックC+1から
回収しなければならない。これは１ブロックだけ将来の
マクロブロックであり、まだ使用可能いなっていない。
図５および図６に関してさらに説明するように、OBMCお
よび予測子関数の「上の」マクロブロックから運動ベク
トルを回収することも必要である。「上」の運動ベクト
ルは、OBMC関数に関しては２３マクロブロック分だけ過
去において処理されたものであり、予測子関数に関して
は２２マクロブロック分だけ過去に処理されたものであ
ることに注目することが重要である。このため、２４個
(C0〜C-23）のマクロブロックの運動ベクトルを格納す
ることが必要になる。
【００１０】図５および図６においては次のような命名
法を採用する：１６ｘ１６画素マクロブロックを表す大
きな正方形が４個のより小さな８ｘ８画素ブロックに分
割される。８ｘ８画素ブロックの各々は、それに関連す
る自身の運動ベクトルを有する。４個の８ｘ８画素ブロ
ックは、当技術では通常「ブロック」と呼ばれるが、ブ
ロック１，２，３，４と番号が振られる。ブロック１は
マクロブロックの左上隅であり、ブロック２が右上隅、
ブロック３が左下隅、ブロック４が右下隅である。マク
ロブロックの処理とは、そのマクロブロックの符号化ま
たは解読を指す。図５および図６における「C-1」の名
前は、１マクロブロック分だけ過去に処理されたマクロ
ブロックを指す。同様に、マクロブロック「C-21」は、
２１マクロブロック分だけ過去に処理されたマクロブロ
ックを指す。「C0」は現在処理中のマクロブロックを指
す。図５においては、マクロブロックC0内でブロック１
について回収すべき運動ベクトルは左，上および右上で
あることに注目することが重要である。左運動ベクトル
はマクロブロックC-1内のブロック２のものである。上
運動ベクトルはマクロブロックC-22内のブロック３のも
のである。右上運動ベクトルはマクロブロックC-21内の
ブロック３のものである。現在処理中のマクロブロック
内のブロック２に関する回収パターンは次のようにな
る：左運動ベクトルが現在処理中のブロック（C0）のブ
ロック１である。上運動ベクトルはマクロブロックC-22
のブロック４である。右上運動ベクトルはマクロブロッ
クC-21のブロック４である。現在処理中のマクロブロッ
ク内のブロック３に関する回収パターンもブロック１，
２，３，４とは異なる。現行ブロック内のブロック３の
回収パターンは次のようになる：左運動ベクトルがマク
ロブロックC-1のブロック４である。上運動ベクトルは
現在処理中のマクロブロック（C0）のブロック１であ
り、右上運動ベクトルは現在処理中のマクロブロック
（C0）のブロック２である。現在処理中のマクロブロッ
ク内のブロック４については、左運動ベクトルが現行マ
クロブロックC0内のブロック３である。上運動ベクトル
は現行マクロブロックC0のブロック１であり、右上運動
ベクトルは現行マクロブロックC0内のブロック２であ
る。この場合も、ブロック１，２，３，４に関する回収
パターンが互いに異なることに注目することが重要であ
る。これらのパターンは、H.263規格において定義され
る。
法を採用する：１６ｘ１６画素マクロブロックを表す大
きな正方形が４個のより小さな８ｘ８画素ブロックに分
割される。８ｘ８画素ブロックの各々は、それに関連す
る自身の運動ベクトルを有する。４個の８ｘ８画素ブロ
ックは、当技術では通常「ブロック」と呼ばれるが、ブ
ロック１，２，３，４と番号が振られる。ブロック１は
マクロブロックの左上隅であり、ブロック２が右上隅、
ブロック３が左下隅、ブロック４が右下隅である。マク
ロブロックの処理とは、そのマクロブロックの符号化ま
たは解読を指す。図５および図６における「C-1」の名
前は、１マクロブロック分だけ過去に処理されたマクロ
ブロックを指す。同様に、マクロブロック「C-21」は、
２１マクロブロック分だけ過去に処理されたマクロブロ
ックを指す。「C0」は現在処理中のマクロブロックを指
す。図５においては、マクロブロックC0内でブロック１
について回収すべき運動ベクトルは左，上および右上で
あることに注目することが重要である。左運動ベクトル
はマクロブロックC-1内のブロック２のものである。上
運動ベクトルはマクロブロックC-22内のブロック３のも
のである。右上運動ベクトルはマクロブロックC-21内の
ブロック３のものである。現在処理中のマクロブロック
内のブロック２に関する回収パターンは次のようにな
る：左運動ベクトルが現在処理中のブロック（C0）のブ
ロック１である。上運動ベクトルはマクロブロックC-22
のブロック４である。右上運動ベクトルはマクロブロッ
クC-21のブロック４である。現在処理中のマクロブロッ
ク内のブロック３に関する回収パターンもブロック１，
２，３，４とは異なる。現行ブロック内のブロック３の
回収パターンは次のようになる：左運動ベクトルがマク
ロブロックC-1のブロック４である。上運動ベクトルは
現在処理中のマクロブロック（C0）のブロック１であ
り、右上運動ベクトルは現在処理中のマクロブロック
（C0）のブロック２である。現在処理中のマクロブロッ
ク内のブロック４については、左運動ベクトルが現行マ
クロブロックC0内のブロック３である。上運動ベクトル
は現行マクロブロックC0のブロック１であり、右上運動
ベクトルは現行マクロブロックC0内のブロック２であ
る。この場合も、ブロック１，２，３，４に関する回収
パターンが互いに異なることに注目することが重要であ
る。これらのパターンは、H.263規格において定義され
る。
【００１１】本発明は、OBMC関数の運動ベクトルの回収
にも対応する。この関数も同様にマクロブロック内の各
ブロックについて別々の回収パターンを有する。OBMC関
数は、マクロブロック内の各ブロックについて左，上，
右および下運動ベクトルを回収する必要がある。この場
合も、右に運動ベクトルを回収する要件は現行のマクロ
ブロックの右の運動ベクトルがまだ処理されていないた
めに困難であることに注目することが重要である。右運
動ベクトルを回収するためには、OBMC関数を１マクロブ
ロック分だけ時間的に遅延させることが必要である。従
って、OBMC関数は、予測子関数より１マクロブロック分
だけ後にくるマクロブロックC-1で動作する。OBMC関数
の回収パターンは次のようになる：ブロック１について
は、左運動ベクトルがマクロブロックC-2のブロック２
である。上運動ベクトルがマクロブロックC-23のブロッ
ク３である。右運動ベクトルはマクロブロックC-1のブ
ロック２であり、下運動ベクトルはマクロブロックC-1
のブロック３である。処理中の同じOBMC運動ベクトル内
のブロック２については、左運動ベクトルがマクロブロ
ックC-1内のブロック１である。上運動ベクトルはマク
ロブロックC-23のブロック４である。右運動ベクトルは
マクロブロックC0のブロック１であり、下運動ベクトル
はマクロブロックC-1のブロック４である。OBMC関数の
ブロック３については、左運動ベクトルがマクロブロッ
クC-2のブロック４である。上運動ベクトルはマクロブ
ロックC-1のブロック１である。右運動ベクトルはマク
ロブロックC-1のブロック４であり、下運動ベクトルは
マクロブロックC-1のブロック３である。OBMCマクロブ
ロックC-1のブロック４については、左運動ベクトルが
マクロブロックC-1のブロック３である。上運動ベクト
ルはマクロブロックC-1のブロック２である。右運動ベ
クトルはマクロブロックC0のブロック３であり、下運動
ベクトルはマクロブロックC-1のブロック４である。
にも対応する。この関数も同様にマクロブロック内の各
ブロックについて別々の回収パターンを有する。OBMC関
数は、マクロブロック内の各ブロックについて左，上，
右および下運動ベクトルを回収する必要がある。この場
合も、右に運動ベクトルを回収する要件は現行のマクロ
ブロックの右の運動ベクトルがまだ処理されていないた
めに困難であることに注目することが重要である。右運
動ベクトルを回収するためには、OBMC関数を１マクロブ
ロック分だけ時間的に遅延させることが必要である。従
って、OBMC関数は、予測子関数より１マクロブロック分
だけ後にくるマクロブロックC-1で動作する。OBMC関数
の回収パターンは次のようになる：ブロック１について
は、左運動ベクトルがマクロブロックC-2のブロック２
である。上運動ベクトルがマクロブロックC-23のブロッ
ク３である。右運動ベクトルはマクロブロックC-1のブ
ロック２であり、下運動ベクトルはマクロブロックC-1
のブロック３である。処理中の同じOBMC運動ベクトル内
のブロック２については、左運動ベクトルがマクロブロ
ックC-1内のブロック１である。上運動ベクトルはマク
ロブロックC-23のブロック４である。右運動ベクトルは
マクロブロックC0のブロック１であり、下運動ベクトル
はマクロブロックC-1のブロック４である。OBMC関数の
ブロック３については、左運動ベクトルがマクロブロッ
クC-2のブロック４である。上運動ベクトルはマクロブ
ロックC-1のブロック１である。右運動ベクトルはマク
ロブロックC-1のブロック４であり、下運動ベクトルは
マクロブロックC-1のブロック３である。OBMCマクロブ
ロックC-1のブロック４については、左運動ベクトルが
マクロブロックC-1のブロック３である。上運動ベクト
ルはマクロブロックC-1のブロック２である。右運動ベ
クトルはマクロブロックC0のブロック３であり、下運動
ベクトルはマクロブロックC-1のブロック４である。
【００１２】図３に戻り、運動ベクトル格納回収モジュ
ール３８は次のように機能する。図５および図６に関し
て上述されるOBMCおよび予測子モードの両方の８個のア
ドレス化スキームのオフセットがルックアップ・テーブ
ル５８を介して提供される。ルックアップ・テーブル５
８は、その入力としてマクロブロック内のブロック番号
（１，２，３，４）と、必要な運動ベクトル（右，左な
ど）と、運動ベクトル回収の適切なオフセットを選択す
るための関数モード（OBMC／予測子）とを取り入れる。
ール３８は次のように機能する。図５および図６に関し
て上述されるOBMCおよび予測子モードの両方の８個のア
ドレス化スキームのオフセットがルックアップ・テーブ
ル５８を介して提供される。ルックアップ・テーブル５
８は、その入力としてマクロブロック内のブロック番号
（１，２，３，４）と、必要な運動ベクトル（右，左な
ど）と、運動ベクトル回収の適切なオフセットを選択す
るための関数モード（OBMC／予測子）とを取り入れる。
【００１３】実行される最初のモードは予測モードであ
る。予測モードを実行するには、図５を参照する。図５
は、H.263国際規格により定義される４つのマクロブロ
ック構造を示す。各マクロブロックはマクロブロック内
に８ｘ８ブロックを表す４つの運動ベクトルを有する。
予測モードについては、H.263国際規格はマクロブロッ
クに含まれる４つのブロックの各々に関して左，上およ
び右上運動ベクトルの回収を必要とする。各ブロックの
左，上および右上運動ベクトルの回収パターンは、マク
ロブロック内の個々のブロック１，２，３，４に関して
異なる。パターンを実現するために、カウンタ５４がゼ
ロから５３までの間の数値をアドレス発生器５６に提供
する。アドレス発生器５６は、カウンタの出力に２を掛
けてベース・アドレスを得る。この実行例で２を掛ける
乗算が必要とされるのは、２つの運動ベクトルが各計数
において格納されるためである。ルックアップ・テーブ
ル５８はブロック番号，モードおよび運動ベクトル選択
に基づきオフセット値を出力する。モジューロ加算器５
７は、ルックアップ・テーブル５８が与えるオフセット
値をカウンタ５４が与えるベース・アドレスに加算す
る。その和がSRAMアレイ５２との通信においてポインタ
として用いられるアドレスとなる。このアドレスは、H.
263規格の回収パターンにより適切な左，上および右上
運動ベクトルを回収するために用いられる。SRAMアレイ
５２内でアドレス指定される左，上および右上運動ベク
トルが、SRAMアレイ５２により乗算器６０（Mux）を介
して選択的に出力される。選択される運動ベクトルは予
測子計算機６２に与えられる。予測子計算機６２は、選
択される上，右上および左運動ベクトルのメジアン（中
央値）を計算するよう機能する。それに由来するメジア
ンは、通常「予測子」と呼ばれ、ビットストリーム・エ
ンコーダ４６に提供される。ここで予測子を運動推定器
３６により提供される運動ベクトルから減じる。その結
果、当技術では「差」と呼ばれるが、差がチャネル上に
送付される。予測子計算機６２の実行例は当技術では周
知である。
る。予測モードを実行するには、図５を参照する。図５
は、H.263国際規格により定義される４つのマクロブロ
ック構造を示す。各マクロブロックはマクロブロック内
に８ｘ８ブロックを表す４つの運動ベクトルを有する。
予測モードについては、H.263国際規格はマクロブロッ
クに含まれる４つのブロックの各々に関して左，上およ
び右上運動ベクトルの回収を必要とする。各ブロックの
左，上および右上運動ベクトルの回収パターンは、マク
ロブロック内の個々のブロック１，２，３，４に関して
異なる。パターンを実現するために、カウンタ５４がゼ
ロから５３までの間の数値をアドレス発生器５６に提供
する。アドレス発生器５６は、カウンタの出力に２を掛
けてベース・アドレスを得る。この実行例で２を掛ける
乗算が必要とされるのは、２つの運動ベクトルが各計数
において格納されるためである。ルックアップ・テーブ
ル５８はブロック番号，モードおよび運動ベクトル選択
に基づきオフセット値を出力する。モジューロ加算器５
７は、ルックアップ・テーブル５８が与えるオフセット
値をカウンタ５４が与えるベース・アドレスに加算す
る。その和がSRAMアレイ５２との通信においてポインタ
として用いられるアドレスとなる。このアドレスは、H.
263規格の回収パターンにより適切な左，上および右上
運動ベクトルを回収するために用いられる。SRAMアレイ
５２内でアドレス指定される左，上および右上運動ベク
トルが、SRAMアレイ５２により乗算器６０（Mux）を介
して選択的に出力される。選択される運動ベクトルは予
測子計算機６２に与えられる。予測子計算機６２は、選
択される上，右上および左運動ベクトルのメジアン（中
央値）を計算するよう機能する。それに由来するメジア
ンは、通常「予測子」と呼ばれ、ビットストリーム・エ
ンコーダ４６に提供される。ここで予測子を運動推定器
３６により提供される運動ベクトルから減じる。その結
果、当技術では「差」と呼ばれるが、差がチャネル上に
送付される。予測子計算機６２の実行例は当技術では周
知である。
【００１４】OBMCモードにおいては、ルックアップ・テ
ーブル５８がH.263規格に準拠するOBMC用運動ベクトル
回収パターン（図６）に従うオフセット値を提供する。
アドレス発生器５６は、予測子計算に関する上記の説明
と同様に機能して、アドレスがSRAMアレイ５２にアドレ
スが送られ、アレイ５２は、選択した運動ベクトルを乗
算器６０に送る。乗算器６０から、OBMC運動ベクトルが
運動補償ユニット４２に乗算器６０を介して与えられ
る。運動補償ユニットはOBMC運動ベクトルを利用して運
動推定器のために再構築フレームを構築する。
ーブル５８がH.263規格に準拠するOBMC用運動ベクトル
回収パターン（図６）に従うオフセット値を提供する。
アドレス発生器５６は、予測子計算に関する上記の説明
と同様に機能して、アドレスがSRAMアレイ５２にアドレ
スが送られ、アレイ５２は、選択した運動ベクトルを乗
算器６０に送る。乗算器６０から、OBMC運動ベクトルが
運動補償ユニット４２に乗算器６０を介して与えられ
る。運動補償ユニットはOBMC運動ベクトルを利用して運
動推定器のために再構築フレームを構築する。
【００１５】マクロブロックの上部の運動ベクトル、す
なわちブロック１，２はマクロブロックC-2を超えてセ
ーブする必要がないことに注目すると、RAMにおいて大
幅な節約を実現することができることを理解頂きたい。
これを理解するには、図６のブロック１（OBMC関数）を
参照されたい。図６は、上半分または部分（T-x）の運
動ベクトルの集合が必要とされる最後のときがマクロブ
ロックC-1内のブロック１の左運動ベクトルの回収のた
めであることを示す。従って、下半分または部分運動ベ
クトル（B-x）の集合のみがマクロブロックC-2の後は必
要になる。これは、「上」運動ベクトルを得るために
は、処理中のマクロブロック上のマクロブロックからの
下半分または部分運動ベクトルのみが必要となるからで
ある。
なわちブロック１，２はマクロブロックC-2を超えてセ
ーブする必要がないことに注目すると、RAMにおいて大
幅な節約を実現することができることを理解頂きたい。
これを理解するには、図６のブロック１（OBMC関数）を
参照されたい。図６は、上半分または部分（T-x）の運
動ベクトルの集合が必要とされる最後のときがマクロブ
ロックC-1内のブロック１の左運動ベクトルの回収のた
めであることを示す。従って、下半分または部分運動ベ
クトル（B-x）の集合のみがマクロブロックC-2の後は必
要になる。これは、「上」運動ベクトルを得るために
は、処理中のマクロブロック上のマクロブロックからの
下半分または部分運動ベクトルのみが必要となるからで
ある。
【００１６】図７には、SRAMアレイ５２の１つの形態に
関するメモリ割当の例が示される。図示される形態にお
いては、２７個の半マクロブロックのうち複数のものが
提供され、各半マクロブロックまたは部分にはマクロブ
ロックの下または上運動ベクトルが含まれる。メモリ・
レイアウトにおいては、２４個の下半分のマクロブロッ
クと、３個の上半分のマクロブロックとがある。マクロ
ブロックの上半分はマクロブロックのブロック１，２の
運動ベクトルを格納する。マクロブロックの下半分は、
マクロブロックのブロック３，４の運動ベクトルを格納
する。さらに詳しくは、４８個のアドレス位置が下運動
ベクトルに割り付けられ、６個のアドレス位置が上運動
ベクトルに割り付けられる。この割付は、下運動ベクト
ルは２３マクロブロック分の時間格納する必要があり、
上運動ベクトルは３マクロブロック分の時間しか格納す
る必要がないという事実に対応する。図７で用いられる
命名法は次の通りである：B0は現在処理中のマクロブロ
ックを表し、現在解読中の下運動ベクトル（ブロック
３，４）が格納される場所である。B-1は、１マクロブ
ロック分だけ過去に処理されたマクロブロックの下運動
ベクトルが格納される場所である。同様に、T0は現行の
マクロブロックの上運動ベクトル（ブロック１，２）が
格納される場所であり、T-1は１マクロブロック分だけ
過去に処理されたマクロブロックの上運動ベクトルが格
納される場所である。これはスライディング／相対アド
レス指定スキームであり、絶対的なアドレス指定ではな
いことに留意することが重要である。B0，B-1マクロブ
ロックは絶対アドレス・スキームの場合のように絶対ア
ドレス０および絶対アドレス２にコード化されることは
ない。ベース・アドレスは常にB0の左運動ベクトル（現
在処理中のマクロブロックの下運動ベクトル）を指示す
ることに留意されたい。これは、２に図３のベース・ア
ドレス・カウンタ５４内の値を掛けることにより計算さ
れるのと同じベース・アドレスである。カウンタが進
み、新しいマクロブロックの処理を開始すると、上運動
ベクトルT0が古くなり上運動ベクトルT-1になることに
留意することが重要である。新しい上運動ベクトルT0が
下運動ベクトルB-23を書き換える。同様に、新しい下運
動ベクトルB0は古い上運動ベクトルT-2を書き換える。
このように、下運動ベクトルは常に上運動ベクトルを書
き換え、上運動ベクトルは常に下運動ベクトルを書き換
える。上および下の運動ベクトルに割り付けられる格納
場所が２つの異なるタイムラインを形成することにも注
目されたい。
関するメモリ割当の例が示される。図示される形態にお
いては、２７個の半マクロブロックのうち複数のものが
提供され、各半マクロブロックまたは部分にはマクロブ
ロックの下または上運動ベクトルが含まれる。メモリ・
レイアウトにおいては、２４個の下半分のマクロブロッ
クと、３個の上半分のマクロブロックとがある。マクロ
ブロックの上半分はマクロブロックのブロック１，２の
運動ベクトルを格納する。マクロブロックの下半分は、
マクロブロックのブロック３，４の運動ベクトルを格納
する。さらに詳しくは、４８個のアドレス位置が下運動
ベクトルに割り付けられ、６個のアドレス位置が上運動
ベクトルに割り付けられる。この割付は、下運動ベクト
ルは２３マクロブロック分の時間格納する必要があり、
上運動ベクトルは３マクロブロック分の時間しか格納す
る必要がないという事実に対応する。図７で用いられる
命名法は次の通りである：B0は現在処理中のマクロブロ
ックを表し、現在解読中の下運動ベクトル（ブロック
３，４）が格納される場所である。B-1は、１マクロブ
ロック分だけ過去に処理されたマクロブロックの下運動
ベクトルが格納される場所である。同様に、T0は現行の
マクロブロックの上運動ベクトル（ブロック１，２）が
格納される場所であり、T-1は１マクロブロック分だけ
過去に処理されたマクロブロックの上運動ベクトルが格
納される場所である。これはスライディング／相対アド
レス指定スキームであり、絶対的なアドレス指定ではな
いことに留意することが重要である。B0，B-1マクロブ
ロックは絶対アドレス・スキームの場合のように絶対ア
ドレス０および絶対アドレス２にコード化されることは
ない。ベース・アドレスは常にB0の左運動ベクトル（現
在処理中のマクロブロックの下運動ベクトル）を指示す
ることに留意されたい。これは、２に図３のベース・ア
ドレス・カウンタ５４内の値を掛けることにより計算さ
れるのと同じベース・アドレスである。カウンタが進
み、新しいマクロブロックの処理を開始すると、上運動
ベクトルT0が古くなり上運動ベクトルT-1になることに
留意することが重要である。新しい上運動ベクトルT0が
下運動ベクトルB-23を書き換える。同様に、新しい下運
動ベクトルB0は古い上運動ベクトルT-2を書き換える。
このように、下運動ベクトルは常に上運動ベクトルを書
き換え、上運動ベクトルは常に下運動ベクトルを書き換
える。上および下の運動ベクトルに割り付けられる格納
場所が２つの異なるタイムラインを形成することにも注
目されたい。
【００１７】上記の概念の例を以下に示す。この例で
は、カウンタの現在値が５のときSRAMアレイ５２のベー
ス・アドレス１０は現行マクロブロックの下運動ベクト
ルが格納される場所であることを示す。現行マクロブロ
ックの上運動ベクトルは常にカウンタより６アドレス分
だけ先に、この例ではアドレス１６に格納されることに
なる。その理由は、図７のメモリ割付を注意深く見ると
わかる。現行の計数は常にB0を指示し、T0のスライディ
ング・アドレス空間は６をモジューロ加算してT0に統合
すると得られる。次のマクロブロックを処理して、計数
が６に進むと、全部が１マクロブロックだけ「古くな
る」。ベース・アドレス１０は過去１マクロブロックか
らの下運動ベクトルを含み、ベース・アドレス１２は新
しい現行のマクロブロックの下運動ベクトルを含む。ベ
ース・アドレス１２がマクロブロックC-2（C-2は上運動
ベクトルT-2および下運動ベクトルB-2を含むマクロブロ
ックである）の上運動ベクトルを以前は含んだことに留
意することが重要である。カウンタが６に進んだとき
に、３マクロブロック時間の間しか格納する必要のない
T-2運動ベクトルが終了し、下運動ベクトルB0が代わり
に書き込まれた。 例： カウンタ値５＝ベース・アドレス１０ ベース・アドレス 0….4 6 8 10 12 14 16 18…….. 52 B-2 B-1 B0 T-2 T-1 T0 B-23 カウンタ値６＝ベース・アドレス１ ベース・アドレス 0….4 6 8 10 12 14 16 18…….. 52 B-3 B-2 B-1 B0 T-2 T-1 T0 要するに、運動ベクトル格納回収モジュール３８全体の
動作が次の例に基づき説明される：ベース・アドレス・
カウンタ５４が６の値を有するとすると、それが指す実
際のアドレスは１２になる。これは、各ベース・アドレ
ス位置に２つの運動ベクトルが含まれるためである。従
って、実際のアドレス１２が、B0の左運動ベクトルが格
納される場所となる。ルックアップ・テーブル５８の入
力が：ブロック番号＝１，OBMC／予測モード＝OBMCであ
るとする。するとブロックC-1の左，上，右および下OBM
C運動ベクトルは次のように回収される：MV選択位置 LUTアウト ベース・アドレス 最終アドレス 左 T-2 +3 12 15 上 B-23 +8 12 20 右 T-1 +5 12 17 下 B-1 -2 12 10 上記の例においては、図６を用いて、ブロック１のOBMC
左運動ベクトルがマクロブロックC-2の右上ブロック、
メモリ位置T-2にあることがわかる。図７または上記の
例を用いて、オフセットを決定することができる。この
場合、T-2の右運動ベクトルは、３をモジューロ加算す
ることにより得られる。同様に、図６では、右運動ベク
トルがメモリ・セグメントT-1の右側にあり、上運動ベ
クトルはメモリ・セグメントB-23の左側にあり、下運動
ベクトルはメモリ・セグメントB-1の左側にあることが
わかる。
は、カウンタの現在値が５のときSRAMアレイ５２のベー
ス・アドレス１０は現行マクロブロックの下運動ベクト
ルが格納される場所であることを示す。現行マクロブロ
ックの上運動ベクトルは常にカウンタより６アドレス分
だけ先に、この例ではアドレス１６に格納されることに
なる。その理由は、図７のメモリ割付を注意深く見ると
わかる。現行の計数は常にB0を指示し、T0のスライディ
ング・アドレス空間は６をモジューロ加算してT0に統合
すると得られる。次のマクロブロックを処理して、計数
が６に進むと、全部が１マクロブロックだけ「古くな
る」。ベース・アドレス１０は過去１マクロブロックか
らの下運動ベクトルを含み、ベース・アドレス１２は新
しい現行のマクロブロックの下運動ベクトルを含む。ベ
ース・アドレス１２がマクロブロックC-2（C-2は上運動
ベクトルT-2および下運動ベクトルB-2を含むマクロブロ
ックである）の上運動ベクトルを以前は含んだことに留
意することが重要である。カウンタが６に進んだとき
に、３マクロブロック時間の間しか格納する必要のない
T-2運動ベクトルが終了し、下運動ベクトルB0が代わり
に書き込まれた。 例： カウンタ値５＝ベース・アドレス１０ ベース・アドレス 0….4 6 8 10 12 14 16 18…….. 52 B-2 B-1 B0 T-2 T-1 T0 B-23 カウンタ値６＝ベース・アドレス１ ベース・アドレス 0….4 6 8 10 12 14 16 18…….. 52 B-3 B-2 B-1 B0 T-2 T-1 T0 要するに、運動ベクトル格納回収モジュール３８全体の
動作が次の例に基づき説明される：ベース・アドレス・
カウンタ５４が６の値を有するとすると、それが指す実
際のアドレスは１２になる。これは、各ベース・アドレ
ス位置に２つの運動ベクトルが含まれるためである。従
って、実際のアドレス１２が、B0の左運動ベクトルが格
納される場所となる。ルックアップ・テーブル５８の入
力が：ブロック番号＝１，OBMC／予測モード＝OBMCであ
るとする。するとブロックC-1の左，上，右および下OBM
C運動ベクトルは次のように回収される：MV選択位置 LUTアウト ベース・アドレス 最終アドレス 左 T-2 +3 12 15 上 B-23 +8 12 20 右 T-1 +5 12 17 下 B-1 -2 12 10 上記の例においては、図６を用いて、ブロック１のOBMC
左運動ベクトルがマクロブロックC-2の右上ブロック、
メモリ位置T-2にあることがわかる。図７または上記の
例を用いて、オフセットを決定することができる。この
場合、T-2の右運動ベクトルは、３をモジューロ加算す
ることにより得られる。同様に、図６では、右運動ベク
トルがメモリ・セグメントT-1の右側にあり、上運動ベ
クトルはメモリ・セグメントB-23の左側にあり、下運動
ベクトルはメモリ・セグメントB-1の左側にあることが
わかる。
【００１８】本発明の装置および方法が符号化動作に関
して説明されたので、解読動作における本発明の使用を
説明する。図１のデコーダ部分は、ビデオD-A変換器お
よびエンコーダ２６，ポスト・プロセッサ２４およびビ
デオ・デコーダ２２を含む。
して説明されたので、解読動作における本発明の使用を
説明する。図１のデコーダ部分は、ビデオD-A変換器お
よびエンコーダ２６，ポスト・プロセッサ２４およびビ
デオ・デコーダ２２を含む。
【００１９】図８には、ビデオ・デコーダ２２の詳細が
図示される。ビデオ・ビットストリームがビットストリ
ーム・デコーダ７０に入力として与えられる。ビットス
トリーム・デコーダ７０は、解読用運動ベクトル格納回
収モジュール７２の入力に接続される第１出力を有す
る。ビットストリーム・デコーダ７０の第２出力は、図
２に関連して前述された離散コサイン変換および逆DCT
４４の入力に接続される。解読用運動ベクトル格納回収
モジュール７２の出力が、図２に関して前述された運動
補償回路４２に接続される。運動補償回路４２の出力は
加算器７６と呼ばれる合成器回路の第１入力に接続され
る。離散コサイン変換および逆DCT４４の出力は加算器
７６の第２入力に接続される。加算器７６の出力は、ビ
デオ・フォーマット４：２：０で信号を提供する。ポス
ト・プロセッサ２４の出力は、ビデオD/Aエンコーダ２
６の入力に接続される。ポスト・プロセッサ２４はビデ
オ・フォーマット４：２：２で信号を提供する。ビデオ
D/Aエンコーダ２６の出力は、図１に図示されるのと同
じ信号であるビデオ・アナログ信号を提供する。
図示される。ビデオ・ビットストリームがビットストリ
ーム・デコーダ７０に入力として与えられる。ビットス
トリーム・デコーダ７０は、解読用運動ベクトル格納回
収モジュール７２の入力に接続される第１出力を有す
る。ビットストリーム・デコーダ７０の第２出力は、図
２に関連して前述された離散コサイン変換および逆DCT
４４の入力に接続される。解読用運動ベクトル格納回収
モジュール７２の出力が、図２に関して前述された運動
補償回路４２に接続される。運動補償回路４２の出力は
加算器７６と呼ばれる合成器回路の第１入力に接続され
る。離散コサイン変換および逆DCT４４の出力は加算器
７６の第２入力に接続される。加算器７６の出力は、ビ
デオ・フォーマット４：２：０で信号を提供する。ポス
ト・プロセッサ２４の出力は、ビデオD/Aエンコーダ２
６の入力に接続される。ポスト・プロセッサ２４はビデ
オ・フォーマット４：２：２で信号を提供する。ビデオ
D/Aエンコーダ２６の出力は、図１に図示されるのと同
じ信号であるビデオ・アナログ信号を提供する。
【００２０】動作中、デジタル・ビデオ信号がビットス
トリーム・デコーダ７０に入力され、デコーダ７０は運
動ベクトル差と画素データとをビデオ・ビットストリー
ムから分離する。運動ベクトル差は解読用運動ベクトル
格納回収モジュール回路７２に送られる。これについて
は図９にさらに説明する。解読回路７２の出力運動ベク
トルが運動補償回路４２に送られる。運動補償が実行さ
れると、次に、それに由来する画素が離散コサイン変換
および逆DCT回路４４からの出力と加算器７６により加
算される。ビットストリーム・デコーダ７０により提供
される画素データが離散コサイン変換および逆DCT４４
により処理され、変換ベース圧縮解除を実行する。離散
コサイン変換および逆DCT回路４４の出力は、第２入力
として加算器７６に与えられる。加算器７６は４：２：
０のビデオ・フォーマットで信号をポスト・プロセッサ
２４に送り、ポスト・プロセッサ２４がデジタル−アナ
ログ変換に先立って後処理を実行する。D/A変換が実行
され、ビデオ・アナログ出力信号を提供する。
トリーム・デコーダ７０に入力され、デコーダ７０は運
動ベクトル差と画素データとをビデオ・ビットストリー
ムから分離する。運動ベクトル差は解読用運動ベクトル
格納回収モジュール回路７２に送られる。これについて
は図９にさらに説明する。解読回路７２の出力運動ベク
トルが運動補償回路４２に送られる。運動補償が実行さ
れると、次に、それに由来する画素が離散コサイン変換
および逆DCT回路４４からの出力と加算器７６により加
算される。ビットストリーム・デコーダ７０により提供
される画素データが離散コサイン変換および逆DCT４４
により処理され、変換ベース圧縮解除を実行する。離散
コサイン変換および逆DCT回路４４の出力は、第２入力
として加算器７６に与えられる。加算器７６は４：２：
０のビデオ・フォーマットで信号をポスト・プロセッサ
２４に送り、ポスト・プロセッサ２４がデジタル−アナ
ログ変換に先立って後処理を実行する。D/A変換が実行
され、ビデオ・アナログ出力信号を提供する。
【００２１】図９には、本発明による図８の解読用運動
ベクトル格納回収モジュール回路７２が図示される。図
３に関連する同じ要素に対する同じ参照番号が図９でも
用いられるが、図示されるハードウェア実行例に関して
容易に複製される類似の回路構成を示すためにダッシュ
（’）が付けられる。言い換えると、運動補償ユニット
４２などのように同一番号を持つ要素にダッシュが用い
られない場合は、同一の要素を図３と図９の機能の間で
容易に時間的に共有することができる。図３と図９との
間の類似性の結果として、注目すべき主要な差は加算器
回路８０が追加されたことである。回路８０は運動ベク
トルレジスタ５０’から出力を受け取る第１入力と、予
測子計算機６２’から出力を受け取る第２入力とを有す
る。加算器８０の出力は、完全な運動ベクトル（予測子
および差の和）を与え、これは運動ベクトルのSRAMアレ
イ５２’により格納されるために用いられる。解読用動
ベクトル格納回収モジュール回路７２の動作は、図２の
運動ベクトル格納回収モジュール３８の動作と類似であ
り、前述された。従って、解読用運動ベクトル格納回収
モジュール回路７２の動作の詳細説明は繰り返さない。
類似の動作に対する顕著な違いは、解読モードにある運
動ベクトル差レジスタ５０’が、図３のレジスタ５０が
格納する完全な運動ベクトルではなく、実際には運動ベ
クトル差を格納することである。さらに、運動ベクトル
は図３と同様に運動ベクトルのSRAMアレイ５２’に格納
しなければならない。SRAMアレイ５２’に格納するため
に運動ベクトルを得るには、予測子計算機６２’からの
予測子に、運動ベクトルレジスタ５０’からの運動ベク
トル差を加えて、運動ベクトルのSRAMアレイ５２’内に
格納する運動ベクトルを得なければならない。これらの
運動ベクトルの格納が、第２マクロブロックに対応する
第２群の運動ベクトルを形成する。
ベクトル格納回収モジュール回路７２が図示される。図
３に関連する同じ要素に対する同じ参照番号が図９でも
用いられるが、図示されるハードウェア実行例に関して
容易に複製される類似の回路構成を示すためにダッシュ
（’）が付けられる。言い換えると、運動補償ユニット
４２などのように同一番号を持つ要素にダッシュが用い
られない場合は、同一の要素を図３と図９の機能の間で
容易に時間的に共有することができる。図３と図９との
間の類似性の結果として、注目すべき主要な差は加算器
回路８０が追加されたことである。回路８０は運動ベク
トルレジスタ５０’から出力を受け取る第１入力と、予
測子計算機６２’から出力を受け取る第２入力とを有す
る。加算器８０の出力は、完全な運動ベクトル（予測子
および差の和）を与え、これは運動ベクトルのSRAMアレ
イ５２’により格納されるために用いられる。解読用動
ベクトル格納回収モジュール回路７２の動作は、図２の
運動ベクトル格納回収モジュール３８の動作と類似であ
り、前述された。従って、解読用運動ベクトル格納回収
モジュール回路７２の動作の詳細説明は繰り返さない。
類似の動作に対する顕著な違いは、解読モードにある運
動ベクトル差レジスタ５０’が、図３のレジスタ５０が
格納する完全な運動ベクトルではなく、実際には運動ベ
クトル差を格納することである。さらに、運動ベクトル
は図３と同様に運動ベクトルのSRAMアレイ５２’に格納
しなければならない。SRAMアレイ５２’に格納するため
に運動ベクトルを得るには、予測子計算機６２’からの
予測子に、運動ベクトルレジスタ５０’からの運動ベク
トル差を加えて、運動ベクトルのSRAMアレイ５２’内に
格納する運動ベクトルを得なければならない。これらの
運動ベクトルの格納が、第２マクロブロックに対応する
第２群の運動ベクトルを形成する。
【００２２】以上、運動ベクトルを効率的に回収および
格納する改善されたビデオ動画システムおよび方法が提
供されたことは明らかである。メモリに運動ベクトルを
格納する方法は、各々がビデオ信号の部分を表す第１マ
クロブロックに対応する４つの運動ベクトルを受信する
段階によって構成される。第１および第２運動ベクトル
は第１マクロブロックの上部分に対応し、第３および第
４運動ベクトルはマクロブロックの下部分に対応する。
第１および第２運動ベクトルはメモリの第１部分に格納
され、第３および第４運動ベクトルがメモリの第２部分
に格納される。本発明は、運動ベクトルのSRAMアレイ５
２，５２’を実現するために必要なメモリ量を大幅に軽
減する。たとえば、１つの運動ベクトルにつき２バイト
があるとすると、ビデオ・コデックのデコーダ部分がOB
MCおよび予測子関数を実行するには１９２バイトのRAM
格納部が必要になる。１９２は次のように計算される： ［（２４マクロブロック）（４運動ベクトル／マクロブ
ロック）（２バイト／運動ベクトル）］＝１９２ １９２バイトのRAMは必要とされる最小RAMサイズのよう
に見えるが、本発明により大幅な節約がなされる。特
に、本発明は図２に示されるマクロブロックC-2を超え
てセーブする必要のないマクロブロックの上の運動ベク
トルをセーブまたは格納することを避ける。言い換える
と、各マクロブロックC-3，C-4，C-5〜C-23の２つの上
ブロックがなくなる（格納されない）。この空間節約方
法により、メモリ・サイズ要件は次のようになる： ［（下運動ベクトル用の２４マクロブロック）（２運動
ベクトル／マクロブロック）］＝４８下運動ベクトル （上運動ベクトル用の３マクロブロック）（２運動ベク
トル／マクロブロック）＝６上運動ベクトル 総バイト＝［（４８＋６）運動ベクトル］［運動ベクト
ル毎２バイト］＝１０８バイト 予測子およびOBMC関数はビデオ・コデックのエンコーダ
およびデコーダ側で実行しなければならないので、総合
的な節約分は２（１０８）対２（１９２）となる。この
例では、本発明を用いることにより、上記の以前の計算
の３８４バイトに対し２１６バイトのサイズの節約（約
４４％の節約）となる。本発明をHDTV用MPEG-4と共に用
いると、水平解像度がさらに増すために節約分ははるか
に大きくなる。マクロブロックC-2後のブロック１，２
がなくなっても本件に開示される本発明のメモリ割付法
を用いても、複雑なアドレス指定法を必要とはしない。
本発明により、H.263規格のOBMCおよび予測子関数が追
加のアドレス指定用ハードウェアを追加せずに同じRAM
を共有することができる。必要なハードウェアが軽減さ
れるので、シリコン領域，コストおよび消費電力がすべ
て削減され、結果としてソフトウェアによる実行に匹敵
し、さらにはそれよりも有利なビデオ・コデックのハー
ドウェアによる実行が可能になる。
格納する改善されたビデオ動画システムおよび方法が提
供されたことは明らかである。メモリに運動ベクトルを
格納する方法は、各々がビデオ信号の部分を表す第１マ
クロブロックに対応する４つの運動ベクトルを受信する
段階によって構成される。第１および第２運動ベクトル
は第１マクロブロックの上部分に対応し、第３および第
４運動ベクトルはマクロブロックの下部分に対応する。
第１および第２運動ベクトルはメモリの第１部分に格納
され、第３および第４運動ベクトルがメモリの第２部分
に格納される。本発明は、運動ベクトルのSRAMアレイ５
２，５２’を実現するために必要なメモリ量を大幅に軽
減する。たとえば、１つの運動ベクトルにつき２バイト
があるとすると、ビデオ・コデックのデコーダ部分がOB
MCおよび予測子関数を実行するには１９２バイトのRAM
格納部が必要になる。１９２は次のように計算される： ［（２４マクロブロック）（４運動ベクトル／マクロブ
ロック）（２バイト／運動ベクトル）］＝１９２ １９２バイトのRAMは必要とされる最小RAMサイズのよう
に見えるが、本発明により大幅な節約がなされる。特
に、本発明は図２に示されるマクロブロックC-2を超え
てセーブする必要のないマクロブロックの上の運動ベク
トルをセーブまたは格納することを避ける。言い換える
と、各マクロブロックC-3，C-4，C-5〜C-23の２つの上
ブロックがなくなる（格納されない）。この空間節約方
法により、メモリ・サイズ要件は次のようになる： ［（下運動ベクトル用の２４マクロブロック）（２運動
ベクトル／マクロブロック）］＝４８下運動ベクトル （上運動ベクトル用の３マクロブロック）（２運動ベク
トル／マクロブロック）＝６上運動ベクトル 総バイト＝［（４８＋６）運動ベクトル］［運動ベクト
ル毎２バイト］＝１０８バイト 予測子およびOBMC関数はビデオ・コデックのエンコーダ
およびデコーダ側で実行しなければならないので、総合
的な節約分は２（１０８）対２（１９２）となる。この
例では、本発明を用いることにより、上記の以前の計算
の３８４バイトに対し２１６バイトのサイズの節約（約
４４％の節約）となる。本発明をHDTV用MPEG-4と共に用
いると、水平解像度がさらに増すために節約分ははるか
に大きくなる。マクロブロックC-2後のブロック１，２
がなくなっても本件に開示される本発明のメモリ割付法
を用いても、複雑なアドレス指定法を必要とはしない。
本発明により、H.263規格のOBMCおよび予測子関数が追
加のアドレス指定用ハードウェアを追加せずに同じRAM
を共有することができる。必要なハードウェアが軽減さ
れるので、シリコン領域，コストおよび消費電力がすべ
て削減され、結果としてソフトウェアによる実行に匹敵
し、さらにはそれよりも有利なビデオ・コデックのハー
ドウェアによる実行が可能になる。
【００２３】当業者には、本発明の範囲から逸脱せずに
修正および変形が可能であることを理解頂けよう。たと
えば、「メモリ」という用語が説明される部分で種々の
電子的メモリを実現することができることが理解頂けよ
う。本発明の方法を実現するために種々の論理ゲート構
造を利用することができる。従って、本発明は添付の請
求項の範囲に入るこれらすべての変形および修正を包含
するものである。
修正および変形が可能であることを理解頂けよう。たと
えば、「メモリ」という用語が説明される部分で種々の
電子的メモリを実現することができることが理解頂けよ
う。本発明の方法を実現するために種々の論理ゲート構
造を利用することができる。従って、本発明は添付の請
求項の範囲に入るこれらすべての変形および修正を包含
するものである。
【図１】本発明で用いられるビデオ通信システムをブロ
ック図に示す。
ック図に示す。
【図２】本発明によるビデオ・エンコーダをブロック図
に示す。
に示す。
【図３】本発明による図２の運動ベクトル格納回収回路
構成をブロック図に示す。
構成をブロック図に示す。
【図４】共通中間フォーマット（CIF: Common Intermed
iate Format）サイズ・フレーム内の１行のマクロブロ
ック・レイアウトを等角図に示す。
iate Format）サイズ・フレーム内の１行のマクロブロ
ック・レイアウトを等角図に示す。
【図５】H.263規格による予測子計算のための運動ベク
トル回収パターンを示す。
トル回収パターンを示す。
【図６】H.263規格によるOBMC関数のための運動ベクト
ル回収パターンを示す。
ル回収パターンを示す。
【図７】図３のSRAMアレイに関するメモリの割付を示
す。
す。
【図８】本発明による図１のシステムで用いるビデオ・
デコーダ・ブロック図である。
デコーダ・ブロック図である。
【図９】図８の解読機能用運動ベクトル格納回収回路構
成をブロック図に示す。
成をブロック図に示す。
１０ ビデオ・コデック １２ ビデオA/D変換器およびデコーダ １４ ビデオ・プレプロセッサ １６ ビデオ・エンコーダ（図２） １８ I/Oインタフェース ２０ 信号プロセッサ ２２ ビデオ・デコーダ（図８） ２４ ビデオ・ポスト・プロセッサ ２６ ビデオD/A変換器およびエンコーダ ２８ DMA/DRAMインタフェース ３０ DRAM（フレーム格納）
Claims (4)
- 【請求項１】 ビデオ信号の解読および符号化に用いら
れる運動ベクトルを格納および回収する装置であって：
複数の格納要素を有するメモリであって、前記複数の格
納要素の第１要素がビデオ・フレームのマクロブロック
に関して第１運動ベクトルを格納し、前記マクロブロッ
クはビデオフレームを表す複数のマクロブロックの１つ
であり、さらに前記複数の格納要素の第２要素が前記マ
クロブロックに関する第２運動ベクトルを格納し、前記
第１運動ベクトルおよび第２運動ベクトルが同一のマク
ロブロックに関して格納されており、前記第１運動ベク
トルおよび前記第２運動ベクトルが、ビデオ・アーチフ
ァクト除去のための運動ベクトル予測子計算および重畳
ブロック運動補償の両方の間で共有されるメモリ；およ
び前記メモリに結合され、前記メモリ内で運動ベクトル
が格納される場所を制御するアドレス発生回路構成；に
よって構成され、前記メモリおよび前記アドレス発生回
路構成が集積回路形式でハードウェア部品として実現さ
れることを特徴とする装置。 - 【請求項２】 前記メモリに応答する予測子計算機によ
ってさらに構成されることを特徴とする請求項１記載の
装置。 - 【請求項３】 前記第１運動ベクトルが前記マクロブロ
ックの上部分を指示し、前記第２運動ベクトルが前記マ
クロブロックの下部分を指示し、前記メモリが複数の運
動ベクトルを格納し、前記複数の運動ベクトルの第１集
合が少なくとも１つのマクロブロックの上部分に対応
し、前記複数の運動ベクトルの第２集合が少なくとも１
つのマクロブロックの下部分に対応し、前記運動ベクト
ルの第１集合が前記運動ベクトルの第２集合よりも少な
い格納要素をメモリ内で占有することを特徴とする請求
項１記載の装置。 - 【請求項４】 ビデオ信号の解読および符号化に用いら
れる運動ベクトルを格納および回収する方法であって：
メモリを設ける段階；第１マクロブロック内の左上ブロ
ックであるブロック１を表す第１運動ベクトルと、前記
第１マクロブロック内の右上ブロックであるブロック２
を表す第２運動ベクトルと、前記第１マクロブロック内
の左下ブロックであるブロック３を表す第３運動ベクト
ルと、前記第１マクロブロック内の右下ブロックである
ブロック４を表す第４運動ベクトルとを受信する段階で
あって、前記第１マクロブロックがビデオ・フレームの
一部分を表し、前記第１および第２運動ベクトルが前記
第１マクロブロックの上部分を表し、前記第３および第
４運動ベクトルが前記第１マクロブロックの下部分を表
す段階；および前記第１および第２運動ベクトルを前記
メモリの第１部分に格納し、前記第３および第４運動ベ
クトルを前記メモリの第２部分に格納する段階；によっ
て構成されることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US114568 | 1998-07-13 | ||
| US09/114,568 US6519287B1 (en) | 1998-07-13 | 1998-07-13 | Method and apparatus for encoding and decoding video signals by using storage and retrieval of motion vectors |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000050284A true JP2000050284A (ja) | 2000-02-18 |
| JP2000050284A5 JP2000050284A5 (ja) | 2006-08-24 |
| JP4545250B2 JP4545250B2 (ja) | 2010-09-15 |
Family
ID=22356060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19728699A Expired - Lifetime JP4545250B2 (ja) | 1998-07-13 | 1999-07-12 | 動きベクトルの格納および読出を用いることによりビデオ信号を符号化および解読するための方法および装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6519287B1 (ja) |
| JP (1) | JP4545250B2 (ja) |
| KR (1) | KR100661256B1 (ja) |
| CN (1) | CN1157063C (ja) |
| TW (1) | TW423258B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007006399A (ja) * | 2005-06-27 | 2007-01-11 | Fujitsu Ltd | 動きベクトルを利用する動画像データの符号化または復号化装置 |
| JP2008048200A (ja) * | 2006-08-17 | 2008-02-28 | Fujitsu Ltd | フレーム間予測処理装置、フレーム間予測方法、画像符号化装置及び画像復号装置 |
| JP2008048289A (ja) * | 2006-08-18 | 2008-02-28 | Fujitsu Ltd | フレーム間予測処理装置、画像符号化装置、及び画像復号化装置 |
| CN100397903C (zh) * | 2004-12-21 | 2008-06-25 | 北京中星微电子有限公司 | 视频编解码过程中宏块数据读取的方法 |
| CN100450182C (zh) * | 2003-06-16 | 2009-01-07 | 三星电子株式会社 | 提供基于块的运动补偿的装置及其方法 |
| CN111131822A (zh) * | 2018-10-31 | 2020-05-08 | 北京字节跳动网络技术有限公司 | 具有从邻域导出的运动信息的重叠块运动补偿 |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100680452B1 (ko) * | 2000-02-22 | 2007-02-08 | 주식회사 팬택앤큐리텔 | 움직임 벡터 메모리의 갱신방법 및 장치 |
| US7003035B2 (en) * | 2002-01-25 | 2006-02-21 | Microsoft Corporation | Video coding methods and apparatuses |
| WO2003098939A1 (en) * | 2002-05-22 | 2003-11-27 | Matsushita Electric Industrial Co., Ltd. | Moving image encoding method, moving image decoding method, and data recording medium |
| US20040001546A1 (en) * | 2002-06-03 | 2004-01-01 | Alexandros Tourapis | Spatiotemporal prediction for bidirectionally predictive (B) pictures and motion vector prediction for multi-picture reference motion compensation |
| JP2004023458A (ja) * | 2002-06-17 | 2004-01-22 | Toshiba Corp | 動画像符号化／復号化方法及び装置 |
| US7154952B2 (en) * | 2002-07-19 | 2006-12-26 | Microsoft Corporation | Timestamp-independent motion vector prediction for predictive (P) and bidirectionally predictive (B) pictures |
| US7403660B2 (en) * | 2003-04-30 | 2008-07-22 | Nokia Corporation | Encoding picture arrangement parameter in picture bitstream |
| US7609763B2 (en) * | 2003-07-18 | 2009-10-27 | Microsoft Corporation | Advanced bi-directional predictive coding of video frames |
| US20050013498A1 (en) * | 2003-07-18 | 2005-01-20 | Microsoft Corporation | Coding of motion vector information |
| US7499495B2 (en) * | 2003-07-18 | 2009-03-03 | Microsoft Corporation | Extended range motion vectors |
| TWI226803B (en) * | 2003-07-30 | 2005-01-11 | Mediatek Inc | Method for using memory to store motion vectors of decoded macroblocks |
| US7616692B2 (en) * | 2003-09-07 | 2009-11-10 | Microsoft Corporation | Hybrid motion vector prediction for interlaced forward-predicted fields |
| US8064520B2 (en) * | 2003-09-07 | 2011-11-22 | Microsoft Corporation | Advanced bi-directional predictive coding of interlaced video |
| US7567617B2 (en) * | 2003-09-07 | 2009-07-28 | Microsoft Corporation | Predicting motion vectors for fields of forward-predicted interlaced video frames |
| US7599438B2 (en) * | 2003-09-07 | 2009-10-06 | Microsoft Corporation | Motion vector block pattern coding and decoding |
| US7724827B2 (en) * | 2003-09-07 | 2010-05-25 | Microsoft Corporation | Multi-layer run level encoding and decoding |
| US7620106B2 (en) * | 2003-09-07 | 2009-11-17 | Microsoft Corporation | Joint coding and decoding of a reference field selection and differential motion vector information |
| US7623574B2 (en) * | 2003-09-07 | 2009-11-24 | Microsoft Corporation | Selecting between dominant and non-dominant motion vector predictor polarities |
| US7346111B2 (en) * | 2003-12-10 | 2008-03-18 | Lsi Logic Corporation | Co-located motion vector storage |
| US20050135481A1 (en) * | 2003-12-17 | 2005-06-23 | Sung Chih-Ta S. | Motion estimation with scalable searching range |
| US20050232355A1 (en) * | 2004-04-15 | 2005-10-20 | Srinivas Cheedela | Video decoder for supporting both single and four motion vector macroblocks |
| TWI268715B (en) * | 2004-08-16 | 2006-12-11 | Nippon Telegraph & Telephone | Picture encoding method, picture decoding method, picture encoding apparatus, and picture decoding apparatus |
| KR101104828B1 (ko) | 2004-12-09 | 2012-01-16 | 삼성전자주식회사 | 움직임 벡터 연산 장치 및 그 방법 |
| US7769274B2 (en) * | 2005-05-06 | 2010-08-03 | Mediatek, Inc. | Video processing and optical recording using a shared memory |
| US20070086524A1 (en) * | 2005-10-13 | 2007-04-19 | Chen Chen | Method for transform-domain rounding in a decoder and video decoder thereof |
| US8787465B2 (en) * | 2006-03-31 | 2014-07-22 | Intel Corporation | Method for neighboring block data management of advanced video decoder |
| CN100463524C (zh) * | 2006-10-20 | 2009-02-18 | 西安交通大学 | 一种用于运动估计的vlsi装置及运动估计的方法 |
| US8254455B2 (en) * | 2007-06-30 | 2012-08-28 | Microsoft Corporation | Computing collocated macroblock information for direct mode macroblocks |
| US8228991B2 (en) * | 2007-09-20 | 2012-07-24 | Harmonic Inc. | System and method for adaptive video compression motion compensation |
| CN101394559B (zh) * | 2007-09-21 | 2010-10-27 | 扬智科技股份有限公司 | 动态图像处理方法、译码方法及其装置 |
| US8284839B2 (en) * | 2008-06-23 | 2012-10-09 | Mediatek Inc. | Joint system for frame rate conversion and video compression |
| US8494058B2 (en) | 2008-06-23 | 2013-07-23 | Mediatek Inc. | Video/image processing apparatus with motion estimation sharing, and related method and machine readable medium |
| CN103067717B (zh) * | 2008-06-26 | 2016-01-20 | 晨星软件研发(深圳)有限公司 | 影像处理电路及方法 |
| US8634457B2 (en) * | 2008-09-26 | 2014-01-21 | Qualcomm Incorporated | Determining availability of video data units |
| US8724697B2 (en) * | 2008-09-26 | 2014-05-13 | Qualcomm Incorporated | Locating motion vectors for video data units |
| US8660176B2 (en) * | 2008-09-26 | 2014-02-25 | Qualcomm Incorporated | Resolving geometric relationships among video data units |
| US8335256B2 (en) * | 2008-11-14 | 2012-12-18 | General Instrument Corporation | Motion compensation in video coding |
| US8189666B2 (en) | 2009-02-02 | 2012-05-29 | Microsoft Corporation | Local picture identifier and computation of co-located information |
| US20110299605A1 (en) * | 2010-06-04 | 2011-12-08 | Apple Inc. | Method and apparatus for video resolution adaptation |
| KR101824241B1 (ko) * | 2011-01-11 | 2018-03-14 | 에스케이 텔레콤주식회사 | 인트라 부가정보 부호화/복호화 장치 및 방법 |
| US9282338B2 (en) | 2011-06-20 | 2016-03-08 | Qualcomm Incorporated | Unified merge mode and adaptive motion vector prediction mode candidates selection |
| US8644620B1 (en) | 2011-06-21 | 2014-02-04 | Google Inc. | Processing of matching regions in a stream of screen images |
| USRE48920E1 (en) * | 2014-02-21 | 2022-02-01 | Lattice Semiconductor Corporation | Adaptive processing of video streams with reduced color resolution |
| WO2015134198A1 (en) * | 2014-02-21 | 2015-09-11 | Silicon Image, Inc. | Adaptive processing of video streams with reduced color resolution |
| EP3099072A1 (en) | 2015-05-28 | 2016-11-30 | Parabola Research Limited | Method, system and device for image and video coding |
| US20180011709A1 (en) * | 2016-07-08 | 2018-01-11 | Texas Instruments Incorporated | Stream reference register with double vector and dual single vector operating modes |
| CN110546956B (zh) * | 2017-06-30 | 2021-12-28 | 华为技术有限公司 | 一种帧间预测的方法及装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0838956A2 (en) * | 1996-10-23 | 1998-04-29 | Texas Instruments Inc. | A method and apparatus for decoding video data |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3002019B2 (ja) * | 1991-07-04 | 2000-01-24 | 富士通株式会社 | セル廃棄補償機能を有する画像符号化伝送方式 |
| JPH0620050A (ja) * | 1992-07-03 | 1994-01-28 | Matsushita Electric Ind Co Ltd | 動画像信号の復号化装置と推定動きベクトル算出方法 |
| KR0122741B1 (ko) * | 1992-09-23 | 1997-11-17 | 배순훈 | 병렬 구조를 갖는 기억 장치 |
| US5805223A (en) * | 1994-05-25 | 1998-09-08 | Canon Kk | Image encoding apparatus having an intrapicture encoding mode and interpicture encoding mode |
| EP0710028A3 (en) * | 1994-10-28 | 2000-01-19 | Kabushiki Kaisha Toshiba | Image decoding apparatus |
| KR0151199B1 (ko) * | 1994-11-19 | 1998-10-15 | 구자홍 | 디지탈 영상의 암호화 방법 |
| JPH09121358A (ja) * | 1995-10-25 | 1997-05-06 | Matsushita Electric Ind Co Ltd | 画像符号化及び復号化装置と方法 |
| JP3235453B2 (ja) * | 1996-01-22 | 2001-12-04 | 松下電器産業株式会社 | 画像符号化装置 |
| KR100420471B1 (ko) * | 1996-07-08 | 2004-07-05 | 주식회사 팬택앤큐리텔 | 대상물영상의부호화방법및부호화장치 |
| US5974184A (en) * | 1997-03-07 | 1999-10-26 | General Instrument Corporation | Intra-macroblock DC and AC coefficient prediction for interlaced digital video |
| US5973755A (en) * | 1997-04-04 | 1999-10-26 | Microsoft Corporation | Video encoder and decoder using bilinear motion compensation and lapped orthogonal transforms |
-
1998
- 1998-07-13 US US09/114,568 patent/US6519287B1/en not_active Expired - Lifetime
-
1999
- 1999-07-12 KR KR1019990028011A patent/KR100661256B1/ko not_active IP Right Cessation
- 1999-07-12 CN CNB991104374A patent/CN1157063C/zh not_active Expired - Lifetime
- 1999-07-12 JP JP19728699A patent/JP4545250B2/ja not_active Expired - Lifetime
- 1999-07-13 TW TW088111755A patent/TW423258B/zh not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0838956A2 (en) * | 1996-10-23 | 1998-04-29 | Texas Instruments Inc. | A method and apparatus for decoding video data |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100450182C (zh) * | 2003-06-16 | 2009-01-07 | 三星电子株式会社 | 提供基于块的运动补偿的装置及其方法 |
| CN100397903C (zh) * | 2004-12-21 | 2008-06-25 | 北京中星微电子有限公司 | 视频编解码过程中宏块数据读取的方法 |
| JP2007006399A (ja) * | 2005-06-27 | 2007-01-11 | Fujitsu Ltd | 動きベクトルを利用する動画像データの符号化または復号化装置 |
| JP4519723B2 (ja) * | 2005-06-27 | 2010-08-04 | 富士通セミコンダクター株式会社 | 動きベクトルを利用する動画像データの符号化または復号化装置 |
| JP4712643B2 (ja) * | 2006-08-17 | 2011-06-29 | 富士通セミコンダクター株式会社 | フレーム間予測処理装置、フレーム間予測方法、画像符号化装置及び画像復号装置 |
| JP2008048200A (ja) * | 2006-08-17 | 2008-02-28 | Fujitsu Ltd | フレーム間予測処理装置、フレーム間予測方法、画像符号化装置及び画像復号装置 |
| US8565308B2 (en) | 2006-08-17 | 2013-10-22 | Fujitsu Semiconductor Limited | Interframe prediction processor with address management mechanism for motion vector storage |
| JP2008048289A (ja) * | 2006-08-18 | 2008-02-28 | Fujitsu Ltd | フレーム間予測処理装置、画像符号化装置、及び画像復号化装置 |
| US8155197B2 (en) | 2006-08-18 | 2012-04-10 | Fujitsu Semiconductor Limited | Interframe prediction processor with mechanism for providing locations of reference motion vectors used in macroblock adaptive field/frame mode |
| CN111131822A (zh) * | 2018-10-31 | 2020-05-08 | 北京字节跳动网络技术有限公司 | 具有从邻域导出的运动信息的重叠块运动补偿 |
| US20210250587A1 (en) | 2018-10-31 | 2021-08-12 | Beijing Bytedance Network Technology Co., Ltd. | Overlapped block motion compensation with derived motion information from neighbors |
| US11895328B2 (en) | 2018-10-31 | 2024-02-06 | Beijing Bytedance Network Technology Co., Ltd | Overlapped block motion compensation |
| US11936905B2 (en) | 2018-10-31 | 2024-03-19 | Beijing Bytedance Network Technology Co., Ltd | Overlapped block motion compensation with derived motion information from neighbors |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1248861A (zh) | 2000-03-29 |
| KR20000011637A (ko) | 2000-02-25 |
| KR100661256B1 (ko) | 2006-12-27 |
| JP4545250B2 (ja) | 2010-09-15 |
| US6519287B1 (en) | 2003-02-11 |
| TW423258B (en) | 2001-02-21 |
| CN1157063C (zh) | 2004-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4545250B2 (ja) | 動きベクトルの格納および読出を用いることによりビデオ信号を符号化および解読するための方法および装置 | |
| US5638128A (en) | Pixel interpolation filters for video decompression processor | |
| US5781788A (en) | Full duplex single clip video codec | |
| US5581310A (en) | Architecture for a high definition video frame memory and an accompanying data organization for use therewith and efficient access therefrom | |
| US5315388A (en) | Multiple serial access memory for use in feedback systems such as motion compensated television | |
| US6549575B1 (en) | Efficient, flexible motion estimation architecture for real time MPEG2 compliant encoding | |
| KR100552576B1 (ko) | Ｍｐｅｇ 호환 가능한 디지털 신호 처리 시스템 및 ｍｐｅｇ 코딩된 이미지를 나타내는 데이터의 데이터스트림을 처리하기 위한 방법 | |
| US6310918B1 (en) | System and method for motion vector extraction and computation meeting 2-frame store and letterboxing requirements | |
| US6101221A (en) | Video bitstream symbol extractor for use in decoding MPEG compliant video bitstreams meeting 2-frame and letterboxing requirements | |
| JP3436367B2 (ja) | デジタルビデオ信号プロセッサ装置 | |
| JPH09247679A (ja) | スケーラブルｍｐｅｇ２適合ビデオ・エンコーダ | |
| JPH104550A (ja) | Ｍｐｅｇ−２復号方法及びｍｐｅｇ−２ビデオ復号器 | |
| JPH10145791A (ja) | ディジタル・ビデオ・デコーダおよびディジタル・ビデオ信号をデコードする方法 | |
| JPH08130745A (ja) | 復号化システム、復号化装置および復号化回路 | |
| JPH04365286A (ja) | 多重処理装置を使用して圧縮映像信号を伝送するための方法とその装置 | |
| US5430490A (en) | Scanning format converting circuit using motion vectors | |
| JPH1084524A (ja) | Ｍｐｅｇ伸長データを保存する前で、必要に応じてサブサンプリング・アルゴリズム後における、ａｄｐｃｍ再圧縮によって減少したｒａｍ容量によるｍｐｅｇデコード方法及びそのデコーダ | |
| JPH089389A (ja) | デジタルビデオ信号の並列復号化装置 | |
| KR100298397B1 (ko) | 비디오디코딩시스템 | |
| US6020924A (en) | Reduced memory size set top box which stores frames and associated motion vectors which indicate which block or blocks are to be retrieved from memory | |
| US6266091B1 (en) | System and method for low delay mode operation video decoding | |
| JPH08289302A (ja) | 画像復号化装置 | |
| KR100442229B1 (ko) | 간이형hdtv비디오디코더및디코딩방법 | |
| JPH08294115A (ja) | Ｍｐｅｇ復号化器及びその復号化方法 | |
| JPH08280022A (ja) | 符号化ビデオ信号の復号化方法及び装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041217 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060117 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060711 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060711 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080922 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090804 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091016 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100119 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20100419 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20100422 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100517 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100601 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100630 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4545250 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |