JP2000031803A - Switching control circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＩＧＢＴなどのゲ
ート電圧制御形スイッチング素子に、中間レベルを持つ
多段ゲート電圧を印加してスイッチング制御する回路に
関する。The present invention relates to a circuit for controlling switching by applying a multistage gate voltage having an intermediate level to a gate voltage controlled switching element such as an IGBT.
【０００２】[0002]
【従来の技術】ＩＧＢＴなどのゲート電圧制御形スイッ
チング素子（以後、ＩＧＢＴを例とする）をゲートドラ
イブするには、従来のゲートドライバは図４に示すよう
な回路になっており、正電源電圧（Ｖｃｃ）、負電源電
圧（−Ｖｅｅ）の２種類の電圧をゲート抵抗Ｒｇを通し
てゲートに接続し、ゲート電圧を制御する。ターンオン
時にはＶｃｃで、ターンオフ時には−Ｖｅｅでゲートを
駆動し、Ｖｃｃから−Ｖｅｅの間の中間的な電圧で駆動
することはない。2. Description of the Related Art A conventional gate driver has a circuit as shown in FIG. 4 for gate-driving a gate-voltage-controlled switching element (hereinafter referred to as an IGBT) such as an IGBT. (Vcc) and a negative power supply voltage (-Vee) are connected to the gate through the gate resistor Rg to control the gate voltage. The gate is driven at Vcc at turn-on and at -Vee at turn-off, and is not driven at an intermediate voltage between Vcc and -Vee.
【０００３】ＩＧＢＴをスイッチング素子とする電力変
換器では、ＩＧＢＴがターンオフする際に生じるサージ
電圧のピーク値が、利用可能な直流側電圧の低下やスイ
ッチング損失の増加などの問題を引き起こす。このサー
ジ電圧を軽減するためには、以下のような対策が取り入
れられている。In a power converter using an IGBT as a switching element, a peak value of a surge voltage generated when the IGBT is turned off causes problems such as a decrease in usable DC side voltage and an increase in switching loss. In order to reduce the surge voltage, the following measures are taken.
【０００４】（Ａ）スイッチング速度を遅くする方式。(A) A method of reducing the switching speed.
【０００５】図４において、ゲート抵抗ＲｇとＩＧＢＴ
のゲート容量Ｃｇで決まる時定数を抵抗Ｒｇによって大
きくすることでＩＧＢＴのスイッチング速度を遅くし、
サージ電圧を抑制する。In FIG. 4, the gate resistance Rg and the IGBT
The switching speed of the IGBT is reduced by increasing the time constant determined by the gate capacitance Cg of the
Suppress surge voltage.
【０００６】（Ｂ）サージ電圧を吸収するスナバ回路を
設ける方式。(B) A method of providing a snubber circuit for absorbing a surge voltage.
【０００７】サージ電圧は、ＩＧＢＴ主回路の浮遊イン
ダクタンスに蓄えられたエネルギーによって発生する。
よって、このエネルギーをスナバ回路に吸収させること
でサージ電圧を低く抑える。[0007] The surge voltage is generated by the energy stored in the stray inductance of the IGBT main circuit.
Therefore, the surge voltage is suppressed low by absorbing this energy in the snubber circuit.
【０００８】上記の（Ａ）の方式では、ＩＧＢＴのスイ
ッチング速度を遅くすることは、スイッチング時間の増
加が素子のターンオフ損失の増加につながるため、主に
ＩＧＢＴの冷却や電力変換効率に問題が生じる。In the method (A) described above, if the switching speed of the IGBT is reduced, an increase in the switching time leads to an increase in the turn-off loss of the device. .
【０００９】一方、（Ｂ）の方式では、スナバ回路が主
回路構成を複雑にし、部品点数、工数の増加につなが
る。また、スナバ回路自体の持つ配線インダクタンス成
分がスナバ効果を十分に発揮できなくする。On the other hand, in the method (B), the snubber circuit complicates the main circuit configuration, leading to an increase in the number of parts and man-hours. Further, the wiring inductance component of the snubber circuit itself does not sufficiently exert the snubber effect.
【００１０】以上までの問題を解決する方式として、Ｉ
ＧＢＴのゲート電圧を多段に変化させたパターン電圧で
ＩＧＢＴをゲートドライブする方式を本願出願人は既に
提案している。As a method for solving the above problems, I
The present applicant has already proposed a method of gate-driving the IGBT with a pattern voltage in which the gate voltage of the GBT is changed in multiple stages.
【００１１】この方式は、パターン電圧としてＩＧＢＴ
のターンオフ開始から電流遮断が始まる直前までを高速
にすることでスイッチング遅れを無くしたり、電流遮断
が始まってサージ電圧が上昇しようとする期間を低速に
することでサージ電圧を抑制したり、電流遮断がある程
度進んでサージ電圧が低下し始めてからターンオフ終了
までを高速にすることでスイッチング損失を軽減する。This method uses an IGBT as a pattern voltage.
The switching delay is eliminated by increasing the speed from the start of turn-off to just before the current interruption starts, the surge voltage is suppressed by decreasing the period during which the current interruption starts and the surge voltage is about to increase, or the current interruption is performed. , The switching loss is reduced by increasing the speed from the start of the surge voltage drop to the end of turn-off.
【００１２】このための回路構成は、図５に示す基本的
なゲートドライバ構成になり、ゲート電圧パターンを発
生させるゲート電圧パターン発生器Ａと、ゲート電圧で
実際にＩＧＢＴをドライブするゲート電圧駆動アンプＢ
によって構成され、ゲート信号が入力されると、パター
ン発生器Ａが適切なゲート電圧波形を作成し、この電圧
波形になるようアンプＢがＩＧＢＴのゲート電圧を制御
する。The circuit configuration for this has a basic gate driver configuration shown in FIG. 5, and includes a gate voltage pattern generator A for generating a gate voltage pattern, and a gate voltage driving amplifier for actually driving the IGBT with the gate voltage. B
When a gate signal is input, the pattern generator A creates an appropriate gate voltage waveform, and the amplifier B controls the gate voltage of the IGBT so as to have this voltage waveform.
【００１３】ゲート電圧パターン発生器Ａは、例えば、
図６に示す構成にされ、高速Ｃ−ＭＯＳ形ＴＴＬを用い
て構成した簡易Ｄ／Ａコンバータ１と、パターン電圧か
ら高周波成分を除去する抵抗とコンデンサ構成のＣＲフ
ィルタ回路２を利用し、このＴＴＬに与えるディジタル
パターンデータをディジタルシーケンス回路３によって
制御する。また、ディジタルシーケンス回路３を駆動す
るクロックとして高精度の水晶発振器４を用いる。The gate voltage pattern generator A includes, for example,
A simple D / A converter 1 configured using a high-speed C-MOS type TTL configured as shown in FIG. 6 and a CR filter circuit 2 configured with a resistor and a capacitor configured to remove a high-frequency component from a pattern voltage are used. Is controlled by the digital sequence circuit 3. A high-precision crystal oscillator 4 is used as a clock for driving the digital sequence circuit 3.
【００１４】ゲート電圧駆動アンプＢは、例えば、図７
に示す構成にされる。同図では、電流駆動能力を高める
ためにコレクタ接地形のトランジスタアンプを使用し、
一般的なＩＧＢＴのゲート電圧である＋１５Ｖから−１
０Ｖを発生する。The gate voltage driving amplifier B is, for example, as shown in FIG.
The configuration shown in FIG. In the figure, a transistor collector with a grounded collector is used to increase the current drive capability.
From +15 V which is a general IGBT gate voltage to -1
Generates 0V.
【００１５】前記のＤ／Ａコンバータ１の出力はＴＴＬ
を利用しているために０Ｖから５Ｖである。ここで、オ
ペアンプを使った電圧ホロワー４Ａで２.５Ｖを仮想的
に生成したグランド（Ｇｎｄ）レベルとし、このグラン
ドレベルによりＤ／Ａコンバータの出力は等価的に±
２.５Ｖとなる。これをオペアンプを使った非反転増幅
器４Ｂで５倍に増幅すると±１２.５Ｖとなり、実際の
グランドレベルからみると＋１５Ｖから−１０Ｖとな
り、これをトランジスタ増幅回路４Ｃで増幅することに
より、ＩＧＢＴの一般的なゲート電圧に対応させる。The output of the D / A converter 1 is TTL
0V to 5V due to the use of Here, 2.5 V is set to a virtually generated ground (Gnd) level by the voltage follower 4A using an operational amplifier, and the output of the D / A converter is equivalently ±± by this ground level.
It becomes 2.5V. When this is amplified 5 times by a non-inverting amplifier 4B using an operational amplifier, the voltage becomes ± 12.5V, and when viewed from an actual ground level, it becomes -10V from + 15V. Corresponding to a typical gate voltage.
【００１６】[0016]
【発明が解決しようとする課題】従来のパターン発生器
とゲート電圧駆動アンプを使った多段ゲートドライバ方
式では、中間電圧レベルを生成するためにＤ／Ａコンバ
ータが必要となる。また、Ｄ／Ａコンバータの出力を電
圧増幅するのに、オペアンプが必要となる。In the conventional multi-stage gate driver system using a pattern generator and a gate voltage driving amplifier, a D / A converter is required to generate an intermediate voltage level. In addition, an operational amplifier is required to amplify the output of the D / A converter.
【００１７】これら回路素子は、ゲートドライバの性能
（ゲート電圧制御分解能、電圧変化速度）を決定するも
のであり、分解能の高いＤ／Ａコンバータや高速動作す
るオペアンプは、高価であり、高価なゲート制御回路に
なる。These circuit elements determine the performance (gate voltage control resolution, voltage change speed) of the gate driver. A D / A converter with a high resolution and an operational amplifier operating at high speed are expensive, and expensive gates are expensive. It becomes a control circuit.
【００１８】本発明の目的は、性能を落とすことなく、
低コストにしたスイッチング制御回路を提供することに
ある。It is an object of the present invention to reduce the performance
An object of the present invention is to provide a low-cost switching control circuit.
【００１９】[0019]
【課題を解決するための手段】本発明は、前記課題を解
決するために、Ｄ／Ａコンバータを高耐圧オープンコレ
クタ出力のＴＴＬ素子と分圧抵抗回路で構成、又は高速
トランジスタを介在させた構成とし、このコンバータ出
力で直接にトランジスタ増幅回路を駆動できるようにし
たもので、以下の構成を特徴とする。According to the present invention, in order to solve the above-mentioned problems, a D / A converter is constituted by a TTL element having a high withstand voltage open collector output and a voltage dividing resistor circuit, or a high-speed transistor is interposed. The converter output can directly drive the transistor amplifier circuit, and is characterized by the following configuration.
【００２０】ゲート電圧制御形スイッチング素子のター
ンオフ開始から終了までの期間内で電圧変化率を変化さ
せたパターン電圧を発生するゲート電圧パターン発生器
と、前記パターン電圧に従って前記電圧制御形スイッチ
ング素子を駆動するゲート電圧駆動アンプとを備えたス
イッチング制御回路において、前記ゲート電圧パターン
発生器は、前記パターン電圧のディジタルデータを発生
するシーケンス回路と、このディジタルデータに従って
オン・オフ出力を得る複数の高速スイッチング素子で抵
抗分圧回路の各抵抗をハイインピーダンスと基準電位に
切り替えるＤ／Ａコンバータとで構成し、前記ゲート電
圧駆動アンプは、前記Ｄ／Ａコンバータの抵抗分圧回路
の分圧出力を直接に電流増幅するトランジスタ増幅回路
で構成したことを特徴とする。A gate voltage pattern generator for generating a pattern voltage having a voltage change rate changed during a period from the start to the end of turn-off of the gate voltage control type switching element, and driving the voltage control type switching element according to the pattern voltage A gate voltage driving amplifier, the gate voltage pattern generator comprising: a sequence circuit for generating digital data of the pattern voltage; and a plurality of high-speed switching elements for obtaining on / off outputs according to the digital data. And a D / A converter for switching each resistance of the resistance voltage dividing circuit between high impedance and a reference potential. The gate voltage driving amplifier directly outputs a divided voltage of the resistance voltage dividing circuit of the D / A converter to a current. The fact that it was configured with a transistor amplifier circuit that amplifies And butterflies.
【００２１】また、前記高速スイッチング素子は、高耐
圧オープンコレクタ出力のＴＴＬ素子としたことを特徴
とする。Further, the high-speed switching element is a TTL element having a high withstand voltage open collector output.
【００２２】また、前記高速スイッチング素子は、ディ
ジタルデータが入力されるＴＴＬ素子と、このＴＴＬ素
子の出力で駆動される高速トランジスタとしたことを特
徴とする。Further, the high-speed switching element is a TTL element to which digital data is input, and a high-speed transistor driven by the output of the TTL element.
【００２３】[0023]
【発明の実施の形態】図１は、本発明の実施形態を示す
多段ゲートドライバ回路図である。ゲート電圧パターン
発生器のシーケンス回路３と水晶発振器４は、従来と同
様に、ゲート電圧パターンを発生する。FIG. 1 is a multi-stage gate driver circuit diagram showing an embodiment of the present invention. The sequence circuit 3 and the crystal oscillator 4 of the gate voltage pattern generator generate a gate voltage pattern as in the conventional case.
【００２４】このパターンに応じた多段ゲート電圧波形
を発生するＤ／Ａコンバータ１Ａは、高耐圧オープンコ
レクタ構成のＴＴＬ（トランジスタ・トランジスタ・ロ
ジック）素子Ｇ１〜Ｇ３と、分圧抵抗Ｒ１〜Ｒ３で構成
する。The D / A converter 1A that generates a multi-stage gate voltage waveform corresponding to this pattern is composed of TTL (transistor, transistor, logic) elements G1 to G3 having a high withstand voltage open collector and voltage dividing resistors R1 to R3. I do.
【００２５】ＴＴＬ素子Ｇ１〜Ｇ３は、６回路など多数
回路を搭載するＩＣ素子として一般に市販されるものを
使用できるものであり、シーケンス回路３からの３ビッ
トデータをそれぞれインピーダンス変換するバッファ機
能を得るもので、各素子のオン・オフ入力を反転させた
出力にはハイインピーダンスのオープン状態と低インピ
ーダンスの基準電位状態を得る。As the TTL elements G1 to G3, those which are generally commercially available as IC elements having a large number of circuits such as six circuits can be used. A high-impedance open state and a low-impedance reference potential state are obtained from the inverted output of each element.
【００２６】分圧抵抗Ｒ１〜Ｒ３は、ＴＴＬ素子Ｇ１〜
Ｇ３の出力パターンに応じた分圧比で多段ゲート電圧を
得るものであり、図示では抵抗Ｒ１の一端が電源電圧
（２５Ｖ）に接続され、他端が抵抗Ｒ２，Ｒ３の一端に
接続され、抵抗Ｒ２，Ｒ３の他端がＴＴＬ素子Ｇ１，Ｇ
２の出力端に接続され、各抵抗の共通の接続端が出力端
にされると共にＴＴＬ素子Ｇ３の出力端に接続される。The voltage dividing resistors R1 to R3 are connected to the TTL elements G1 to G1.
A multi-stage gate voltage is obtained at a voltage division ratio according to the output pattern of G3. In the figure, one end of a resistor R1 is connected to a power supply voltage (25 V), the other end is connected to one end of resistors R2 and R3, and a resistor R2 , R3 have TTL elements G1, G
2 is connected to the output terminal of the TTL element G3.
【００２７】トランジスタ増幅回路４Ｃは、従来と同様
に、Ｄ／Ａコンバータ１Ａからの出力を電流増幅してＩ
ＧＢＴのゲート電圧出力を得る。The transistor amplifying circuit 4C current-amplifies the output from the D / A converter 1A as in the prior art, and
Obtain the gate voltage output of the GBT.
【００２８】以上の構成になるスイッチング制御回路の
動作を説明する。シーケンス回路３の出力パターンがＴ
ＴＬ素子Ｇ１〜Ｇ３の全てをオフにするとき、つまり全
ての出力をハイインピーダンスにするとき、Ｄ／Ａコン
バータ１Ａの出力は電源電圧（２５Ｖ）になる。The operation of the switching control circuit having the above configuration will be described. The output pattern of the sequence circuit 3 is T
When all of the TL elements G1 to G3 are turned off, that is, when all the outputs are set to high impedance, the output of the D / A converter 1A becomes the power supply voltage (25 V).
【００２９】また、ＴＴＬ素子Ｇ１がオンになり、他の
素子Ｇ２，Ｇ３がオフのとき、Ｄ／Ａコンバータ１Ａの
出力は、抵抗Ｒ１とＲ２の分圧比で決まる出力電圧にな
る。さらに、この状態からＴＴＬ素子Ｇ２がオンになる
ときには抵抗Ｒ１と抵抗Ｒ２，Ｒ３の並列抵抗値の分圧
比で決まる出力電圧になる。さらに、ＴＴＬ素子Ｇ３が
オンになるときには基準電位の出力電圧になる。When the TTL element G1 is turned on and the other elements G2 and G3 are turned off, the output of the D / A converter 1A has an output voltage determined by the voltage dividing ratio between the resistors R1 and R2. Further, when the TTL element G2 is turned on from this state, the output voltage is determined by the voltage division ratio of the parallel resistance value of the resistor R1 and the resistors R2 and R3. Further, when the TTL element G3 is turned on, the output voltage becomes the reference potential.
【００３０】また、素子Ｇ１，Ｇ３がオフで、素子Ｇ２
がオンになるときには抵抗Ｒ１と抵抗Ｒ３の分圧比で決
まる出力電圧になる。When the devices G1 and G3 are off, the device G2
Is turned on, the output voltage is determined by the voltage division ratio of the resistors R1 and R3.
【００３１】したがって、Ｄ／Ａコンバータ１Ａは、従
来と同様に、シーケンス回路３からの出力パターンに応
じて出力電圧、つまりゲート制御電圧を切換ることがで
きる。Therefore, the D / A converter 1A can switch the output voltage, that is, the gate control voltage, according to the output pattern from the sequence circuit 3, as in the conventional case.
【００３２】図２は、トランジスタ増幅回路４Ｃが発生
する電圧パターンと、Ｄ／Ａコンバータ１ＡのＴＴＬ素
子の駆動パターン例を示す。時刻ｔ1までは素子Ｇ１〜
Ｇ３の全てをオフ状態にし、Ｄ／Ａコンバータ１Ａの出
力は＋１５Ｖになる。時刻ｔ2では素子Ｇ１をオン状態
にすることで抵抗Ｒ１とＲ２で決まる中間電圧になり、
時刻ｔ3では素子Ｇ３をオン状態にすることで−１０Ｖ
になる。つまり、３通りのゲート制御電圧を得ることが
できる。FIG. 2 shows a voltage pattern generated by the transistor amplifier circuit 4C and an example of a driving pattern of the TTL element of the D / A converter 1A. Until the time t 1 is element G1~
G3 is all turned off, and the output of the D / A converter 1A becomes + 15V. Time t 2 in the resistor R1 by the element G1 in the on state becomes an intermediate voltage determined by R2,
-10V At time t 3 the element G3 by turning on state
become. That is, three types of gate control voltages can be obtained.
【００３３】したがって、本実施形態によれば、ＩＣ素
子として市販される高耐圧オープンコレクタのＴＴＬ素
子と分圧抵抗回路を使用してＤ／Ａコンバータを構成す
ることができ、しかもゲート電圧駆動アンプにはオペア
ンプを不要にしてトランジスタ増幅回路のみで済む低コ
ストの回路構成になる。Therefore, according to the present embodiment, a D / A converter can be constituted by using a TTL element having a high withstand voltage open collector and a voltage dividing resistor circuit which are commercially available as an IC element, and furthermore, a gate voltage driving amplifier can be provided. Thus, a low-cost circuit configuration that does not require an operational amplifier and requires only a transistor amplifier circuit is provided.
【００３４】また、ＴＴＬ素子は低廉でしかも高速動作
し、Ｄ／Ａコンバータの出力を直接にトランジスタ増幅
回路に印加することから高速動作のゲートドライブ電圧
を得ることができる。Further, the TTL element operates at a low cost and at a high speed. Since the output of the D / A converter is directly applied to the transistor amplifier circuit, a gate drive voltage at a high speed can be obtained.
【００３５】なお、実施形態では、高耐圧オープンコレ
クタ出力のＴＴＬ素子を使用する場合を示すが、ハイイ
ンピーダンスへの移行が高速になる素子、例えばＮＰＮ
型の高速トランジスタを使用して同等の作用効果、さら
には高いゲートドライブ電圧を得ることができる。In this embodiment, a case is shown in which a TTL element having a high withstand voltage open collector output is used.
Using a high-speed transistor of the same type, it is possible to obtain the same function and effect, and furthermore, a high gate drive voltage.
【００３６】この例を図３に示し、Ｄ／Ａコンバータ１
Ｂが１Ａと異なる部分は、高耐圧オープンコレクタ出力
になるＴＴＬ素子Ｇ１〜Ｇ３に代えて、低い耐圧で高速
動作になるＴＴＬ素子Ｇ４〜Ｇ６を使用し、この耐圧の
不足分を高速トランジスタＴＲ１〜ＴＲ３をドライブ素
子として設けることで補償する。この構成では、トラン
ジスタＴＲ１〜ＴＲ３により高耐圧を得ることができ、
電源電圧５０Ｖまでの多段ゲートドライブ電圧を得るこ
とができる。This example is shown in FIG.
Where B differs from 1A, TTL elements G4 to G6 which operate at a high speed with a low withstand voltage are used in place of TTL elements G1 to G3 which have a high withstand voltage open collector output. Compensation is provided by providing TR3 as a drive element. In this configuration, a high breakdown voltage can be obtained by the transistors TR1 to TR3.
A multi-stage gate drive voltage up to a power supply voltage of 50 V can be obtained.
【００３７】[0037]
【発明の効果】以上のとおり、本発明によれば、Ｄ／Ａ
コンバータを高耐圧オープンコレクタ出力のＴＴＬ素子
と分圧抵抗回路で構成、又は高速トランジスタを介在さ
せた構成とし、このコンバータ出力で直接にトランジス
タ増幅回路を駆動するようにしたため、以下の効果があ
る。As described above, according to the present invention, D / A
Since the converter is constituted by a TTL element having a high withstand voltage open collector output and a voltage dividing resistor circuit or a structure in which a high-speed transistor is interposed and the transistor amplifier circuit is directly driven by the converter output, the following effects are obtained.
【００３８】（１）電圧増幅のための高速オペアンプが
不要になってコストダウンを図ることができる。(1) A high-speed operational amplifier for voltage amplification is not required, so that cost can be reduced.
【００３９】（２）ＴＴＬ素子や高速トランジスタを使
用することで高速ゲートドライブができる。特に、ＴＴ
Ｌ素子や高速トランジスタは、オン動作が格段に速いた
め、ＩＧＢＴ等のゲート電圧制御形スイッチング素子の
ターンオフ速度を高めることができる。(2) High-speed gate drive can be achieved by using a TTL element or a high-speed transistor. In particular, TT
Since the ON operation of the L element and the high-speed transistor is remarkably fast, the turn-off speed of the gate voltage controlled switching element such as an IGBT can be increased.
【００４０】（３）高速トランジスタを使用する場合に
は高速でかつ高圧のゲートドライブ電圧を得ることがで
きる。(3) When a high-speed transistor is used, a high-speed and high gate drive voltage can be obtained.
【図１】本発明の実施形態を示す多段ゲートドライバ回
路図。FIG. 1 is a multi-stage gate driver circuit diagram showing an embodiment of the present invention.
【図２】実施形態における電圧パターンとＴＴＬ駆動パ
ターン例。FIG. 2 shows an example of a voltage pattern and a TTL drive pattern in the embodiment.
【図３】本発明の他の実施形態を示す多段ゲートドライ
バ回路図。FIG. 3 is a multi-stage gate driver circuit diagram showing another embodiment of the present invention.
【図４】従来のゲートドライバ構成。FIG. 4 shows a conventional gate driver configuration.
【図５】従来の他のゲートドライバ構成。FIG. 5 shows another conventional gate driver configuration.
【図６】図５におけるゲート電圧パターン発生回路例。6 is an example of a gate voltage pattern generation circuit in FIG.
【図７】図５におけるゲート電圧駆動アンプ回路例。FIG. 7 is an example of a gate voltage drive amplifier circuit in FIG. 5;
Ａ…ゲート電圧パターン発生器 Ｂ…ゲート電圧駆動アンプ １、１Ａ、１Ｂ…Ｄ／Ａコンバータ ３…シーケンス回路 ４Ｃ…トランジスタ増幅回路。 Ｇ１〜Ｇ３…高耐圧オープンコレクタ出力のＴＴＬ素子 Ｇ４〜Ｇ６…ＴＴＬ素子 ＴＲ１〜ＴＲ３…高速トランジスタ A: Gate voltage pattern generator B: Gate voltage drive amplifier 1, 1A, 1B: D / A converter 3: Sequence circuit 4C: Transistor amplifier circuit. G1 to G3: TTL element with high withstand voltage open collector output G4 to G6: TTL element TR1 to TR3: High-speed transistor
Claims (3)
ーンオフ開始から終了までの期間内で電圧変化率を変化
させたパターン電圧を発生するゲート電圧パターン発生
器と、前記パターン電圧に従って前記電圧制御形スイッ
チング素子を駆動するゲート電圧駆動アンプとを備えた
スイッチング制御回路において、 前記ゲート電圧パターン発生器は、前記パターン電圧の
ディジタルデータを発生するシーケンス回路と、このデ
ィジタルデータに従ってオン・オフ出力を得る複数の高
速スイッチング素子で抵抗分圧回路の各抵抗をハイイン
ピーダンスと基準電位に切り替えるＤ／Ａコンバータと
で構成し、 前記ゲート電圧駆動アンプは、前記Ｄ／Ａコンバータの
抵抗分圧回路の分圧出力を直接に電流増幅するトランジ
スタ増幅回路で構成したことを特徴とするスイッチング
制御回路。1. A gate voltage pattern generator for generating a pattern voltage having a voltage change rate changed within a period from the start to the end of turn-off of a gate voltage control type switching element, and the voltage control type switching element according to the pattern voltage. A gate voltage pattern generator, comprising: a sequence circuit for generating digital data of the pattern voltage; and a plurality of high-speed circuits for obtaining on / off outputs in accordance with the digital data. A D / A converter for switching each resistor of the resistance voltage dividing circuit between high impedance and a reference potential by a switching element, wherein the gate voltage driving amplifier directly outputs a divided voltage of the resistance voltage dividing circuit of the D / A converter. Configuration with a transistor amplifier circuit that amplifies current Switching control circuit according to claim.
ープンコレクタ出力のＴＴＬ素子としたことを特徴とす
る請求項１記載のスイッチング制御回路。2. The switching control circuit according to claim 1, wherein the high-speed switching element is a TTL element having a high withstand voltage open collector output.
ルデータが入力されるＴＴＬ素子と、このＴＴＬ素子の
出力で駆動される高速トランジスタとしたことを特徴と
する請求項１記載のスイッチング制御回路。3. The switching control circuit according to claim 1, wherein said high-speed switching element is a TTL element to which digital data is input and a high-speed transistor driven by an output of said TTL element.
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| JP5029678B2 (en) | 2009-12-07 | 2012-09-19 | 株式会社デンソー | Driving device for switching element |
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