JPH04104288A - Driving method for dc plasma display - Google Patents
Driving method for dc plasma displayInfo
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Abstract
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、ＤＣプラズマディスプレイ（以下、単にＤＣ
−ＦＤＰと呼ぶ）の駆動方法に関し、特に、ＤＣ−ＰＤ
Ｐのカソード側を駆動する方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Purpose of the Invention (Industrial Application Field) The present invention relates to a DC plasma display (hereinafter simply a DC
- FDP)), especially DC-PD
This invention relates to a method of driving the cathode side of P.
（従来の技術）
従来、ＤＣ−ＦＤＰを駆動するための回路は、例えば、
第４図に示すような構成を有する。すなわち、ＤＣ−Ｆ
ＤＰ２０６のアノード電極には、電流制限抵抗２１０を
介してＰＮＰオーブンコレクタ出力型のドライバＩＣ（
アノード側ドライバＩＣ）が接続され、そのカソード電
極には、ＮＰＮオーブンコレクタ出力型ドライバＩＣ（
カソード側ドライバＩＣ）が接続されている。アット側
ドライバＩＣはロジック部２０４と出力トランジスタ２
０５とを具備し、ロジック部２０４には電源Ｖ ＬＯＧ
ＩＣ２０３が接続されている。また、カソード側ドライ
バＩＣはロジック部２０８と出力トランジスタ２０９と
を具備し、ロジック部２０８には電源Ｖ ＬＯＧＩＣ２
０２が接続されている。(Prior Art) Conventionally, a circuit for driving a DC-FDP is, for example,
It has a configuration as shown in FIG. That is, DC-F
A PNP oven collector output type driver IC (
Anode side driver IC) is connected to the cathode electrode, and the NPN oven collector output type driver IC (
A cathode side driver IC) is connected. The at-side driver IC includes a logic section 204 and an output transistor 2.
05, and the logic section 204 has a power supply V LOG
IC203 is connected. Further, the cathode side driver IC includes a logic section 208 and an output transistor 209, and the logic section 208 has a power supply V LOGIC2.
02 is connected.
また、電源■＾２０１の正極がアノード側ドライバＩＣ
に接続され、負極がカソード側ドライバＩＣに接続され
ている。さらに、カソード側ドライバＩＣの出力トラン
ジスタ２０９のコレクタは抵抗２０７によってプルアッ
プされている。第５図（ａ）及び第５図（ｂ）は、それ
ぞれ、前記アノード側ドライバＩＣと前記カソード側ド
ライバＩＣの一例を示したものである。第４図において
、プラズマディスプレイの点灯あるいは消灯は、２つの
出力トランジスタ２０５及び２０９をスイッチング制御
することに達成され、言い換えると、前記プラズマディ
スプレイは、前記２つのトランジスタが同時にオンのと
き点灯する。Also, the positive terminal of the power supply ■^201 is the anode side driver IC.
The negative electrode is connected to the cathode side driver IC. Furthermore, the collector of the output transistor 209 of the cathode side driver IC is pulled up by a resistor 207. FIGS. 5(a) and 5(b) show examples of the anode side driver IC and the cathode side driver IC, respectively. In FIG. 4, turning on or turning off the plasma display is achieved by controlling the switching of two output transistors 205 and 209; in other words, the plasma display is turned on when the two transistors are on at the same time.
（発明が解決しようとする課題）
前記した従来のＤＣ−ＦＤＰのカソード側ドレイバは、
その出力トランジスタにプルアップ抵抗を外付けする必
要があるので、そのためのコストがかかる。また、ＤＣ
−ＰＤＰ自体が容量性負荷と考えられ、例えば、アノー
ド側ドライバがオンのとき、カソード側ドライバの出力
トランジスタがオンからオフになった場合、この出力ト
ランジスタのコレクタ電位がプルアップ抵抗によってア
ノード電位に引き上げられるので、出力オフ耐圧が必要
となる。さらに、ターンオフ時間（１，１１）は、ドラ
イバ素子そのものによる遅れと、プルアップ抵抗、さら
にＤＣ−ＦＤＰの時定数とを加えたものになるが、この
時定数はＤＣＰＤＰの表示状態によって変化するので、
結果として、ターンオフ時間のばらつきが大きくなる。(Problems to be Solved by the Invention) The cathode side driver of the conventional DC-FDP described above is as follows:
It is necessary to externally attach a pull-up resistor to the output transistor, which increases cost. Also, D.C.
- The PDP itself is considered to be a capacitive load. For example, when the anode side driver is on, if the output transistor of the cathode side driver turns from on to off, the collector potential of this output transistor is changed to the anode potential by the pull-up resistor. Therefore, an output-off withstand voltage is required. Furthermore, the turn-off time (1, 11) is the sum of the delay caused by the driver element itself, the pull-up resistor, and the time constant of the DC-FDP, but this time constant changes depending on the display state of the DC-FDP. ,
As a result, the variation in turn-off time increases.
そこで、本発明は、ＤＣ−ＰＤＰのカソード側ドライバ
の出力にアクティブ素子を付加してプルアップすること
によって、高速のターンオフ時間、低下したＩＣ耐圧、
さらに低コストを実現できるＤＣ−ＦＤＰの駆動方法を
提供することにある。Therefore, the present invention provides a high-speed turn-off time, reduced IC breakdown voltage, and
Another object of the present invention is to provide a method for driving a DC-FDP that can realize lower costs.
［発明の構成］
（課題を解決するための手段）
前記課題を解決するために、本発明にかかるＤＣ−ＦＤ
Ｐの駆動方法は、駆動回路の出力にアクティブ素子を付
加して前記出力をプルアップしたものである。[Structure of the Invention] (Means for Solving the Problems) In order to solve the above problems, the DC-FD according to the present invention
The driving method for P is to add an active element to the output of the driving circuit and pull up the output.
（作 用）
本発明のＤＣ−ＦＤＰの駆動方法によれば、プルアップ
抵抗のかわりにトランジスタなどのアクティブ素子を用
いるので、ＤＣ−ＦＤＰに蓄えられた電荷が、トランジ
スタの効果により高速に放電される。(Function) According to the DC-FDP driving method of the present invention, since an active element such as a transistor is used instead of a pull-up resistor, the charges stored in the DC-FDP are discharged at high speed due to the effect of the transistor. Ru.
（実施例）
以下、図面を参照して本発明のＤＣ−ＦＤＰの駆動方法
を説明する。(Example) Hereinafter, a method for driving a DC-FDP of the present invention will be explained with reference to the drawings.
第１図は、本発明の駆動方法を実現するためのドライバ
ＩＣの出力部１１．を示す回路構成図である。以下、こ
の回路の構成を説明する。まず、ロジック部１には直流
電源ＶＤＤとアース電源とが接続されている。データ入
力端子ＩＮにはＤＣ−ＦＤＰを点灯するためのデータが
入力される。ロジック部１の出力側にはｎチャネル型Ｍ
Ｏ８）ランジスタ２のゲートが接続されるとともに、も
う１つのｎチャネル型ＭＯＳトランジスタ５のゲートが
接続されている。ｎチャネル型ＭＯ５）ランジスタ２の
ソースは接地され、かつドレインには抵抗３の一端が接
続されるとともに、ｎチャネル型ＭＯ５）ランジスタ４
のゲートが接続され、さらにツェナーダイオード６０カ
ソードが接続されている。ｎチャネル型ＭＯＳトランジ
スタ４のソースには、ツェナーダイオード６のアノード
が接続されるとともに、ｎチャネル型ＭＯ８）ランジス
タ５のドレインが接続され、さらに出力端子が接続され
ている。ｎチャネル型ＭＯ３Ｉ−ランジスタ４のドレイ
ンには抵抗３の他端が接続され、さらに電源ＶＣＣが接
続されている。ｎチャネル型ＭＯ５）ランジスタ５のソ
ースは接地されている。さらに、ｎチャネルｕＭＯＳ）
ランジスタ４のソースドレイン間、すなわち、電源ＶＣ
Ｃと出力Ｏｕｔとの間には、寄生タイオード７が接続さ
れるとともに、ｎチャネル型ＭＯ５）ランジスタ５のソ
ースドレイン間、すなわち出力Ｏｕｔと接地との間には
寄生ダイオード８が接続されている。FIG. 1 shows an output section 11 of a driver IC for realizing the driving method of the present invention. FIG. The configuration of this circuit will be explained below. First, the logic section 1 is connected to a DC power supply VDD and a ground power supply. Data for lighting the DC-FDP is input to the data input terminal IN. On the output side of logic section 1, there is an n-channel type M.
O8) The gate of transistor 2 is connected, and the gate of another n-channel type MOS transistor 5 is also connected. The source of the n-channel type MO5) transistor 2 is grounded, and the drain is connected to one end of the resistor 3, and the n-channel type MO5) transistor 4
The gate of the zener diode 60 is connected to the cathode of the zener diode 60. The source of the n-channel MOS transistor 4 is connected to the anode of a Zener diode 6, the drain of an n-channel MOS transistor 5, and further connected to an output terminal. The drain of the n-channel type MO3I-transistor 4 is connected to the other end of the resistor 3, and is further connected to the power supply VCC. The source of the n-channel type MO transistor 5 is grounded. Furthermore, n-channel uMOS)
Between the source and drain of the transistor 4, that is, the power supply VC
A parasitic diode 7 is connected between C and the output Out, and a parasitic diode 8 is connected between the source and drain of the n-channel MO transistor 5, that is, between the output Out and the ground.
以下に、前記の構成ををするドライバＩＣの動作を説明
する。The operation of the driver IC having the above configuration will be explained below.
まず、ロジック部１からの出力信号レベルが“Ｈ′のと
き、ｎチャネル型ＭＯＳトランジスタ２のゲート電圧が
上昇して“ＯＮ″となる。このとき、点Ｖａの電位レベ
ルは約Ｏｖになるので、ｎチャネル型ＭＯ５）ランジス
タ４のゲート電圧が低下して、“ＯＦＦ”となる。一方
、ロジック部１からの“Ｈ”レベルの信号によってｎチ
ャネル型ＭＯＳトランジスタ５のゲート電圧も上昇する
ので“ＯＮ”となる。したがって、前記のことより、出
力Ｏｕｔは“Ｌ″状態なる。First, when the output signal level from the logic section 1 is "H", the gate voltage of the n-channel MOS transistor 2 rises and becomes "ON".At this time, the potential level of the point Va becomes approximately Ov, so , n-channel type MOS transistor 5) The gate voltage of transistor 4 decreases and becomes "OFF".On the other hand, the gate voltage of n-channel type MOS transistor 5 also increases due to the "H" level signal from logic section 1, so " Therefore, from the above, the output Out is in the "L" state.
次に、ロジック部１からの信号レベルが“Ｌ。Next, the signal level from the logic section 1 becomes "L".
のとき、ｎチャネル型ＭＯＳ）ランジスタ２のゲート電
圧が低下して、“ＯＦＦ”となり、点Ｖａの電位レベル
はＶｃｃレベルとなる。これより、ｎチャネル型ＭＯＳ
トランジスタ４のゲート電圧が上昇して“ＯＮ”となる
。一方、ロジック部１からの信号レベルが“Ｌ”なので
、ｎチャネル型ＭＯＳトランジスタ５もＯＦＦ’となる
。したがって、出力Ｏｕｔは、ｎチャネル型ＭＯＳトラ
ンジスタ４によってプルアップされてＶｃｃレベルとな
る。At this time, the gate voltage of the n-channel type MOS transistor 2 decreases and becomes "OFF", and the potential level at point Va becomes the Vcc level. From this, n-channel type MOS
The gate voltage of transistor 4 rises and becomes "ON". On the other hand, since the signal level from the logic section 1 is "L", the n-channel type MOS transistor 5 is also turned OFF'. Therefore, the output Out is pulled up by the n-channel type MOS transistor 4 and becomes the Vcc level.
さらに、アクティブ素子には並列に寄生ダイオード７が
接続されているので、サージ電圧がクランプされる。Furthermore, since the parasitic diode 7 is connected in parallel to the active element, the surge voltage is clamped.
第３図は、前記ロジック部１の詳細な回路構成を示すも
のである。以下、この回路の動作を説明する。図のフリ
ップフロップ回路１２＋乃至１２３４は３４ビツトシフ
トレジスタを構成する。FIG. 3 shows a detailed circuit configuration of the logic section 1. As shown in FIG. The operation of this circuit will be explained below. The flip-flop circuits 12+ to 1234 in the figure constitute a 34-bit shift register.
まず、フリップフロップ回路１２．のＤ端子に入力され
たデータが“Ｈｏのとき、クロック入力端子ＣＫに供給
されたクロックパルスのダウンエツジに同期して、出力
Ｑからは′Ｈ”が出力され、ＮＯＲ回路１０１の一方の
入力端子には“Ｈｏが供給される。制御人力ＣＬには通
常“Ｈ”が供給されているのでインバータ１２１からは
“Ｌｏが出力されて、ＮＯＲ回路１０１の他方の入力端
子に供給される。したがって、この場合、ＮＯＲ回路１
０１の出力からは“Ｈ”が出力されて出力部１１□、す
なわち、第１図のｎチャネル型ＭＯＳトランジスタ２に
供給される。First, flip-flop circuit 12. When the data input to the D terminal of the NOR circuit 101 is "Ho", 'H' is output from the output Q in synchronization with the down edge of the clock pulse supplied to the clock input terminal CK, and one input terminal of the NOR circuit 101 “Ho” is supplied to the control input terminal CL. Since “H” is normally supplied to the control human power CL, “Lo” is outputted from the inverter 121 and supplied to the other input terminal of the NOR circuit 101. Therefore, in this case, NOR circuit 1
"H" is output from the output of 01 and is supplied to the output section 11□, that is, the n-channel type MOS transistor 2 in FIG.
一方、前記フリップフロップ回路１２１のＤ端子に入力
されたデータが“Ｌ”のときは出力Ｑからは“Ｌｏが出
力される。このとき制御人力ＣＬが“Ｈ”であれば、Ｎ
ＯＲ回路１０、の出力は“Ｌ“となり、したがって、第
１図のｎチャネル型ＭＯＳトランジスタ２には′Ｌ”が
供給される。On the other hand, when the data input to the D terminal of the flip-flop circuit 121 is "L", "Lo" is output from the output Q. At this time, if the control human power CL is "H", N
The output of the OR circuit 10 becomes "L", and therefore, the n-channel MOS transistor 2 of FIG. 1 is supplied with the "L" level.
前記のことより、制御人力ＣＬが“Ｈ”の場合は、ＮＯ
Ｒ回路１０１の出力はフリップフロップ回路１２．に入
力されるデータのレベルに左右される。From the above, if the control human power CL is “H”, NO
The output of the R circuit 101 is sent to the flip-flop circuit 12. depends on the level of data input.
なお、フリップフロップ回路１２、からのａＨ”レベル
の信号は、次段のフリップフロップ回路１２２を駆動す
る。さらに次のクロップパルスのダウンエツジに同期し
て、フリップフロップ回路］２２の出力からは“Ｈ“が
出力され、この出力はフリップフロップ回路１２３を駆
動する。このようにして、他のフリップフロップ回路１
２４乃至１２３４も駆動され、これによって、ＮＯＲ回
路１０２乃至１０３４さらに出力部１１２乃至１１３４
も同様に駆動される。The aH" level signal from the flip-flop circuit 12 drives the next-stage flip-flop circuit 122. Further, in synchronization with the down edge of the next crop pulse, the "aH" level signal from the flip-flop circuit 22 is output from the flip-flop circuit 22. " is output, and this output drives the flip-flop circuit 123. In this way, the other flip-flop circuit 1
24 to 1234 are also driven, whereby the NOR circuits 102 to 1034 and the output parts 112 to 1134 are also driven.
is similarly driven.
第２図は、本発明の特徴を明確にするために、第１図を
等価回路によって表わしたものである。FIG. 2 is an equivalent circuit representation of FIG. 1 in order to clarify the features of the present invention.
すなわち、本発明は、アクティブ素子４としてのｎチャ
ネル型ＭＯＳ）ランジスタを、出力トランジスタとして
のバイポーラトランジスタ１０（第１図のｐチャネル型
ＭＯ５！−ランジスタ５に対応する）のコレクタに接続
し、抵抗３とｎチャネル型ＭＯＳトランジスタ２とから
なるレベルシフタ９によってこのアクティブ素子を駆動
するものである。That is, the present invention connects an n-channel type MOS transistor as an active element 4 to the collector of a bipolar transistor 10 (corresponding to the p-channel type MO5!-transistor 5 in FIG. 1) as an output transistor, and This active element is driven by a level shifter 9 consisting of a transistor 3 and an n-channel MOS transistor 2.
［発明の効果］
以上、詳細に説明したように、本発明においては、プル
アップ抵抗を用いずに、トランジスタなどのアクティブ
素子を用いることによって、タンオフ時間の高速化を達
成することができる。[Effects of the Invention] As described in detail above, in the present invention, by using an active element such as a transistor without using a pull-up resistor, it is possible to achieve a faster turn-off time.
さらに、本発明においては、プルアップ用アクティブ素
子に並列にダイオードを接続することによって、サージ
電圧をクランプすることが可能となる。Furthermore, in the present invention, by connecting a diode in parallel to the pull-up active element, it is possible to clamp the surge voltage.
図は本発明の一実施例に係るもので、第１図は本発明の
ＤＣ−ＦＤＰの駆動方法を実現するためのドライバ出力
部を示す回路構成図、第２図は第１図の回路の等価回路
、第３図は第１図の回路のロジック部を詳細に示す図、
第４図は従来のＤＣ−ＦＤＰドライバを示す回路構成図
、第５図（ａ）及び第５図（ｂ）は従来のＤＣ−ＦＤＰ
ドライバを詳細に示す図である。
１・・・ロジック部、２．４．５・・・ｎチャネル型Ｍ
Ｏ８）ランジスタ、３・・・抵抗、６・・パンエナーダ
イオード、７．８・・・寄生ダイオード、１０．乃至１
０．４・・・ＮＯＲ回路、１１１乃至１１，４・・・出
力部、１２１・・・インバータ。The figures relate to an embodiment of the present invention. FIG. 1 is a circuit configuration diagram showing a driver output section for realizing the DC-FDP driving method of the present invention, and FIG. 2 is a circuit diagram of the circuit shown in FIG. 1. Equivalent circuit, Figure 3 is a diagram showing the logic part of the circuit in Figure 1 in detail,
Figure 4 is a circuit diagram showing a conventional DC-FDP driver, and Figures 5(a) and 5(b) are conventional DC-FDP drivers.
It is a figure showing a driver in detail. 1...Logic part, 2.4.5...n channel type M
O8) Transistor, 3... Resistor, 6... Pan Ener diode, 7.8... Parasitic diode, 10. 〜1
0.4... NOR circuit, 111 to 11, 4... Output section, 121... Inverter.
Claims (2)
駆動回路の出力にアクティブ素子を付加することによっ
て前記出力をプルアップしたことを特徴とする駆動方法
。(1) A method for driving a DC plasma display, comprising:
A driving method characterized in that the output of the driving circuit is pulled up by adding an active element to the output.
たことを特徴とする請求項（１）記載の駆動方法。(2) The driving method according to claim (1), characterized in that a diode is connected in parallel to the active element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2221286A JPH04104288A (en) | 1990-08-24 | 1990-08-24 | Driving method for dc plasma display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2221286A JPH04104288A (en) | 1990-08-24 | 1990-08-24 | Driving method for dc plasma display |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04104288A true JPH04104288A (en) | 1992-04-06 |
Family
ID=16764405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2221286A Pending JPH04104288A (en) | 1990-08-24 | 1990-08-24 | Driving method for dc plasma display |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04104288A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008003567A (en) * | 2006-05-25 | 2008-01-10 | Matsushita Electric Ind Co Ltd | Drive voltage supply circuit |
-
1990
- 1990-08-24 JP JP2221286A patent/JPH04104288A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008003567A (en) * | 2006-05-25 | 2008-01-10 | Matsushita Electric Ind Co Ltd | Drive voltage supply circuit |
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