JP2000031458A - 線状半導体装置 - Google Patents
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- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
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- C30B15/08—Downward pulling
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- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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Abstract
(57)【要約】
【課題】 半導体デバイスの製造工程全体のコストを下
げ、かつ製造時間を短縮する。 【解決手段】 ２重るつぼを用いて円形断面を有する線
状半導体素材３０を形成する。線状半導体素材３０の外
周面への薄膜層の形成と、薄膜層への回路パターンの描
画とを繰り返して、線状半導体素材３０の外周面に回路
５４を形成し、線状半導体５０を得る。線状半導体５０
の外周面に突起電極５６を形成した後、線状半導体５０
を一定の長さに切断する。切断された線状半導体素材５
０を用いて半導体デバイスを製造する。
げ、かつ製造時間を短縮する。 【解決手段】 ２重るつぼを用いて円形断面を有する線
状半導体素材３０を形成する。線状半導体素材３０の外
周面への薄膜層の形成と、薄膜層への回路パターンの描
画とを繰り返して、線状半導体素材３０の外周面に回路
５４を形成し、線状半導体５０を得る。線状半導体５０
の外周面に突起電極５６を形成した後、線状半導体５０
を一定の長さに切断する。切断された線状半導体素材５
０を用いて半導体デバイスを製造する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関す
る。
る。
【０００２】
【従来の技術】従来、半導体素材としてウェハと呼ばれ
る平板状のシリコン基板が用いられ、半導体デバイスを
構成する半導体チップはウェハの一方の面に回路を形成
することにより得られる。半導体チップの単価を下げる
ために、半導体素材を製造する工程では、結晶成長法に
より円柱状の大口径シリコン単結晶が製造された後、こ
の大口径シリコン単結晶が所定のサイズに切断される。
これにより多数のウェハが一度に得られる。
る平板状のシリコン基板が用いられ、半導体デバイスを
構成する半導体チップはウェハの一方の面に回路を形成
することにより得られる。半導体チップの単価を下げる
ために、半導体素材を製造する工程では、結晶成長法に
より円柱状の大口径シリコン単結晶が製造された後、こ
の大口径シリコン単結晶が所定のサイズに切断される。
これにより多数のウェハが一度に得られる。
【０００３】
【発明が解決しようとする課題】しかし大口径シリコン
単結晶を使用するために製造装置が大型化し、結果とし
て半導体デバイスの製造工程全体のコストを押し上げる
原因となっている。またウェハを用いて半導体デバイス
を得る手法において、通常ウェハは各工程において静止
状態で処理され、各工程間においてベルトコンベア等の
搬送装置により移動させられており、工程流れは不連続
である。半導体デバイスを得るまでの工程数は多く、処
理と搬送とが工程数分だけ繰り返し行われるため、半導
体デバイスの完成までに数ヶ月の時間を要し、製造時間
の短縮化が課題となっている。
単結晶を使用するために製造装置が大型化し、結果とし
て半導体デバイスの製造工程全体のコストを押し上げる
原因となっている。またウェハを用いて半導体デバイス
を得る手法において、通常ウェハは各工程において静止
状態で処理され、各工程間においてベルトコンベア等の
搬送装置により移動させられており、工程流れは不連続
である。半導体デバイスを得るまでの工程数は多く、処
理と搬送とが工程数分だけ繰り返し行われるため、半導
体デバイスの完成までに数ヶ月の時間を要し、製造時間
の短縮化が課題となっている。
【０００４】本発明は、この様な点に鑑みてなされたも
のであり、半導体素材の形状を線状にすることにより製
造装置の小型化および各工程の連続化を可能にし、これ
により半導体デバイスの製造工程全体のコストを下げ、
かつ製造時間を短縮することを目的としている。
のであり、半導体素材の形状を線状にすることにより製
造装置の小型化および各工程の連続化を可能にし、これ
により半導体デバイスの製造工程全体のコストを下げ、
かつ製造時間を短縮することを目的としている。
【０００５】
【課題を解決するための手段】本発明による線状半導体
装置は、線状に形成されたシリコン本体と、前記シリコ
ン本体の外周面に形成される少なくとも１つの回路素子
とを備えることを特徴としている。
装置は、線状に形成されたシリコン本体と、前記シリコ
ン本体の外周面に形成される少なくとも１つの回路素子
とを備えることを特徴としている。
【０００６】線状半導体装置において、好ましくはシリ
コン本体の軸心に対して垂直な断面が円形であり、その
断面の円の直径が５ｍｍ以下であることが好ましい。ま
たシリコン本体は２重るつぼを用いて形成されてもよ
い。
コン本体の軸心に対して垂直な断面が円形であり、その
断面の円の直径が５ｍｍ以下であることが好ましい。ま
たシリコン本体は２重るつぼを用いて形成されてもよ
い。
【０００７】線状半導体装置において、好ましくは回路
素子が前記シリコン本体の外周面に設けられた複数の薄
膜により形成される。さらに好ましくは、複数の薄膜が
それぞれ所定の回路パターンを形成する。
素子が前記シリコン本体の外周面に設けられた複数の薄
膜により形成される。さらに好ましくは、複数の薄膜が
それぞれ所定の回路パターンを形成する。
【０００８】
【発明の実施の形態】以下、本発明による線状半導体装
置の実施形態について添付図面を参照して説明する。
置の実施形態について添付図面を参照して説明する。
【０００９】図１は本実施形態の線状半導体装置を示す
斜視図である。線状半導体装置である線状半導体５０
は、直径２６０μｍの円形断面を有する線材である。直
径は２６０μｍに限定されることはなく、後述する線状
半導体素材３０の製造工程において加圧時に均一にスト
レスを与えることができ、かつ短時間の熱処理を可能に
する直径、例えば約５ｍｍ以下であればよい。
斜視図である。線状半導体装置である線状半導体５０
は、直径２６０μｍの円形断面を有する線材である。直
径は２６０μｍに限定されることはなく、後述する線状
半導体素材３０の製造工程において加圧時に均一にスト
レスを与えることができ、かつ短時間の熱処理を可能に
する直径、例えば約５ｍｍ以下であればよい。
【００１０】線状半導体５０はシリコン本体である線状
半導体素材３０と、線状半導体素材３０の外周面に形成
された回路５４と、回路５４を外部に電気的に接続する
ための突起電極５６とを備える。この回路５４は種々の
薄膜層からなる多層構造を有し、多数の回路素子を備え
たｐ半導体層またはｎ半導体層と、これらの回路素子間
の絶縁を行う絶縁層と、各回路素子の配線となる導体層
とが複合されて構成される。突起電極５６はハンダ、ニ
ッケル、タングステン、ビスマス、インジウム、錫、
銅、金等により形成され、線状半導体５０の外周面から
数μｍほど突出している。突起電極５６は約２０μｍの
直径を有する円板形状を呈している。
半導体素材３０と、線状半導体素材３０の外周面に形成
された回路５４と、回路５４を外部に電気的に接続する
ための突起電極５６とを備える。この回路５４は種々の
薄膜層からなる多層構造を有し、多数の回路素子を備え
たｐ半導体層またはｎ半導体層と、これらの回路素子間
の絶縁を行う絶縁層と、各回路素子の配線となる導体層
とが複合されて構成される。突起電極５６はハンダ、ニ
ッケル、タングステン、ビスマス、インジウム、錫、
銅、金等により形成され、線状半導体５０の外周面から
数μｍほど突出している。突起電極５６は約２０μｍの
直径を有する円板形状を呈している。
【００１１】図２は線状半導体５０を用いた半導体デバ
イスの一例を示す図である。メモリである半導体デバイ
ス４０は、線状半導体５０を複数本組み合わせることに
より得られる。
イスの一例を示す図である。メモリである半導体デバイ
ス４０は、線状半導体５０を複数本組み合わせることに
より得られる。
【００１２】線状半導体５０は直方体のケーシング４２
内に設けられている。ケーシング４２の一面から延びる
外部端子４４は、所定の線状半導体５０に電気的に接線
されている。各線状半導体５０は直径が２６０μｍ、軸
長さが１０５ｍｍの線状半導体素材から製造される。各
線状半導体５０は軸方向に沿って互いに平行に配列さ
れ、軸に垂直な平面内において縦方向に２５０本、横方
向に２５０本の格子状に配列されている。
内に設けられている。ケーシング４２の一面から延びる
外部端子４４は、所定の線状半導体５０に電気的に接線
されている。各線状半導体５０は直径が２６０μｍ、軸
長さが１０５ｍｍの線状半導体素材から製造される。各
線状半導体５０は軸方向に沿って互いに平行に配列さ
れ、軸に垂直な平面内において縦方向に２５０本、横方
向に２５０本の格子状に配列されている。
【００１３】線状半導体５０の外周面には、回路素子で
ある記憶素子が０．１μｍの解像度で周方向に１０２４
個（ビット）、軸方向に１３１０７２個配列され、これ
により線状半導体５０は１本当たり１６メガバイトの記
憶容量を有する。従って半導体デバイス４０の全メモリ
容量は１テラバイトである。対向する２本の線状半導体
５０には複数の突起電極５６が形成され、これらの突起
電極５６により互いに連結される。線状半導体５０は外
部端子４４に接続される。
ある記憶素子が０．１μｍの解像度で周方向に１０２４
個（ビット）、軸方向に１３１０７２個配列され、これ
により線状半導体５０は１本当たり１６メガバイトの記
憶容量を有する。従って半導体デバイス４０の全メモリ
容量は１テラバイトである。対向する２本の線状半導体
５０には複数の突起電極５６が形成され、これらの突起
電極５６により互いに連結される。線状半導体５０は外
部端子４４に接続される。
【００１４】図３は半導体デバイス４０を得るまでの工
程を簡略化して示す模式図である。まず半導体素材製造
装置１０において線状の半導体素材が製造される。線状
半導体素材は搬送装置３００により半導体回路形成装置
１００へ搬送される。半導体回路形成装置１００におい
て線状半導体素材の外周面に回路が形成され、これによ
り線状半導体５０が得られる。線状半導体５０は搬送装
置３００によって半導体組立装置２００に搬送される。
そして半導体組立装置２００において、複数本の線状半
導体５０を用いて図２に示す半導体デバイス４０が組み
立てられる。
程を簡略化して示す模式図である。まず半導体素材製造
装置１０において線状の半導体素材が製造される。線状
半導体素材は搬送装置３００により半導体回路形成装置
１００へ搬送される。半導体回路形成装置１００におい
て線状半導体素材の外周面に回路が形成され、これによ
り線状半導体５０が得られる。線状半導体５０は搬送装
置３００によって半導体組立装置２００に搬送される。
そして半導体組立装置２００において、複数本の線状半
導体５０を用いて図２に示す半導体デバイス４０が組み
立てられる。
【００１５】図４には半導体素材製造装置１０が示され
る。粉末状の多結晶シリコン１１は供給装置１２から２
重るつぼ１４に供給される。２重るつぼ１４は高純度の
黒鉛または石英により形成される。２重るつぼ１４は同
心状に形成された外周壁１６と内周壁１８とを有し、外
周壁１６と内周壁１８とは底部において連結される。即
ち２重るつぼ１４は内周壁１８の内側の中心炉１５と、
外周壁１６と内周壁１８とに囲まれる環状炉１７とを備
える。内周壁１８には溶融したシリコンが環状炉１７と
中心炉１５とを出入りできる透過穴１８ａが形成されて
いる。
る。粉末状の多結晶シリコン１１は供給装置１２から２
重るつぼ１４に供給される。２重るつぼ１４は高純度の
黒鉛または石英により形成される。２重るつぼ１４は同
心状に形成された外周壁１６と内周壁１８とを有し、外
周壁１６と内周壁１８とは底部において連結される。即
ち２重るつぼ１４は内周壁１８の内側の中心炉１５と、
外周壁１６と内周壁１８とに囲まれる環状炉１７とを備
える。内周壁１８には溶融したシリコンが環状炉１７と
中心炉１５とを出入りできる透過穴１８ａが形成されて
いる。
【００１６】多結晶シリコン１１は環状炉１７において
溶融されて液状化し、透過穴１８ａを通って中心炉１５
へ流入する。中心炉１５の底面は下方に向かって先鋭化
し、下方先端には直径約１ｍｍの取出口２０が形成され
る。中心炉１５へ供給された液状のシリコンは、取出口
２０から鉛直下方へ、自重および図示しないローラ等に
よる引張力により流出する。なお取出口２０の直径は目
的に応じて任意に設定される。
溶融されて液状化し、透過穴１８ａを通って中心炉１５
へ流入する。中心炉１５の底面は下方に向かって先鋭化
し、下方先端には直径約１ｍｍの取出口２０が形成され
る。中心炉１５へ供給された液状のシリコンは、取出口
２０から鉛直下方へ、自重および図示しないローラ等に
よる引張力により流出する。なお取出口２０の直径は目
的に応じて任意に設定される。
【００１７】２重るつぼ１４は耐熱の支持部材２２によ
って支持される。この支持部材２２の外周にはコイル２
４が設けられ、このコイル２４のさらに外側には電磁石
２６が設けられる。このコイル２４により、２重るつぼ
１４内のシリコンは例えば約１５００℃の温度に高周波
加熱される。電磁石２６により、シリコン溶融液の対流
が制御される。
って支持される。この支持部材２２の外周にはコイル２
４が設けられ、このコイル２４のさらに外側には電磁石
２６が設けられる。このコイル２４により、２重るつぼ
１４内のシリコンは例えば約１５００℃の温度に高周波
加熱される。電磁石２６により、シリコン溶融液の対流
が制御される。
【００１８】２重るつぼ１４の下方において、シリコン
の流出経路の周囲にはヒータ２８ａ、２８ｂ、２８ｃが
設けられる。これらヒータ２８ａ、２８ｂ、２８ｃは上
から下に向かって徐々に加熱温度が低くなるような温度
勾配を有する。これによりシリコンは徐々に冷却されて
固体化し、線状半導体素材３０が得られる。
の流出経路の周囲にはヒータ２８ａ、２８ｂ、２８ｃが
設けられる。これらヒータ２８ａ、２８ｂ、２８ｃは上
から下に向かって徐々に加熱温度が低くなるような温度
勾配を有する。これによりシリコンは徐々に冷却されて
固体化し、線状半導体素材３０が得られる。
【００１９】ヒータ２８ａ、２８ｂ、２８ｃの温度勾配
は、取出口２０の直径に応じて任意に調整される。電磁
石２６およびヒータ２８ａ、２８ｂ、２８ｃの加熱温度
は図示しない制御装置により制御される。２重るつぼ１
４の周辺およびヒータ２８ａ、２８ｂ、２８ｃは断熱材
３２により密閉される。線状半導体素材３０は断熱材３
２の下面開口３２ａから鉛直下方に降下し、図示しない
ドラムに巻取られる。このとき線状半導体素材３０の直
径は例えば２６０μｍである。
は、取出口２０の直径に応じて任意に調整される。電磁
石２６およびヒータ２８ａ、２８ｂ、２８ｃの加熱温度
は図示しない制御装置により制御される。２重るつぼ１
４の周辺およびヒータ２８ａ、２８ｂ、２８ｃは断熱材
３２により密閉される。線状半導体素材３０は断熱材３
２の下面開口３２ａから鉛直下方に降下し、図示しない
ドラムに巻取られる。このとき線状半導体素材３０の直
径は例えば２６０μｍである。
【００２０】シリコンは取出口２０から流出する際に、
表面張力によりその断面が真円形となる。また取出口２
０の直径とヒータ２８ａ、２８ｂ、２８ｃによる冷却と
が制御されることにより、シリコンの直径が制御され、
シリコンは単結晶化する。冷却時にシリコンは表面から
冷却されて固体化し、このとき凝固圧力により結晶欠陥
は表面上に析出する。この結晶欠陥は図示しない除去装
置において、例えば酸によって除去される。
表面張力によりその断面が真円形となる。また取出口２
０の直径とヒータ２８ａ、２８ｂ、２８ｃによる冷却と
が制御されることにより、シリコンの直径が制御され、
シリコンは単結晶化する。冷却時にシリコンは表面から
冷却されて固体化し、このとき凝固圧力により結晶欠陥
は表面上に析出する。この結晶欠陥は図示しない除去装
置において、例えば酸によって除去される。
【００２１】なお図示しないが、２重るつぼ１４によっ
て製造された線状半導体素材３０の単結晶化をより完全
にするために、さらに加圧加熱工程を加えてもよい。開
口３２ａから下方に延びた線状半導体素材３０は、２対
のローラにより軸方向に引張られた状態で、ヒータによ
りシリコンを再結晶させる温度で熱処理が施される。こ
の工程により、ヒータ２８ａ、２８ｂ、２８ｃによって
単結晶化しなかったシリコンが単結晶化する。
て製造された線状半導体素材３０の単結晶化をより完全
にするために、さらに加圧加熱工程を加えてもよい。開
口３２ａから下方に延びた線状半導体素材３０は、２対
のローラにより軸方向に引張られた状態で、ヒータによ
りシリコンを再結晶させる温度で熱処理が施される。こ
の工程により、ヒータ２８ａ、２８ｂ、２８ｃによって
単結晶化しなかったシリコンが単結晶化する。
【００２２】半導体素材３０は巻取ドラムに巻かれた状
態で、搬送装置３００により半導体回路形成装置１００
へ供給される（図３参照）。
態で、搬送装置３００により半導体回路形成装置１００
へ供給される（図３参照）。
【００２３】図５は半導体回路形成装置１００を模式的
に示す図である。半導体回路形成装置１００は供給ドラ
ム１０２と巻取ドラム１０４とを備える。直径２６０μ
ｍの線状半導体素材３０には予め外周面に酸化膜層とそ
の外側に窒化膜層とが形成され、供給ドラム１０２に巻
かれている。線状半導体素材３０は供給ドラム１０２か
ら供給され、半導体回路形成装置１００によって外周面
に回路が形成された後、線状半導体５０として巻取ドラ
ム１０４により巻取られる。
に示す図である。半導体回路形成装置１００は供給ドラ
ム１０２と巻取ドラム１０４とを備える。直径２６０μ
ｍの線状半導体素材３０には予め外周面に酸化膜層とそ
の外側に窒化膜層とが形成され、供給ドラム１０２に巻
かれている。線状半導体素材３０は供給ドラム１０２か
ら供給され、半導体回路形成装置１００によって外周面
に回路が形成された後、線状半導体５０として巻取ドラ
ム１０４により巻取られる。
【００２４】供給ドラム１０２は第１の駆動装置１０３
によって駆動され、巻取ドラム１０４は第２の駆動装置
１０５によって駆動される。第１および第２の駆動装置
１０３、１０５は制御装置１０７により制御され、これ
により供給ドラム１０２の供給速度および巻取ドラム１
０４の巻取速度が制御される。
によって駆動され、巻取ドラム１０４は第２の駆動装置
１０５によって駆動される。第１および第２の駆動装置
１０３、１０５は制御装置１０７により制御され、これ
により供給ドラム１０２の供給速度および巻取ドラム１
０４の巻取速度が制御される。
【００２５】半導体回路形成装置１００において、回路
はｋ種類（ｋは自然数）の回路パターンに応じてそれぞ
れ形成された薄膜層を重ねることにより形成される。線
状半導体素材３０の移動経路上にはｋ個の回路パターン
形成装置が設けられる。ｋ個の回路パターン形成装置は
それぞれ制御装置１０７によって制御される。各回路パ
ターン形成装置ではレジスト膜形成処理、描画処理、エ
ッチング処理、および堆積成長処理等の後処理が行われ
ることにより、１種類の回路パターンに対応した１層分
の薄膜層がそれぞれ形成される。
はｋ種類（ｋは自然数）の回路パターンに応じてそれぞ
れ形成された薄膜層を重ねることにより形成される。線
状半導体素材３０の移動経路上にはｋ個の回路パターン
形成装置が設けられる。ｋ個の回路パターン形成装置は
それぞれ制御装置１０７によって制御される。各回路パ
ターン形成装置ではレジスト膜形成処理、描画処理、エ
ッチング処理、および堆積成長処理等の後処理が行われ
ることにより、１種類の回路パターンに対応した１層分
の薄膜層がそれぞれ形成される。
【００２６】なお、図５には第１の回路パターン形成装
置１１０、第２の回路パターン形成装置１２０、および
第３の回路パターン形成装置１３０のみが示される。第
１の回路パターン形成装置１１０においてゲート酸化膜
が形成され、第２の回路パターン形成装置１２０以降に
おいてｐ半導体層またはｎ半導体層のソースドレイン
や、絶縁層あるいは導体層等が形成される。
置１１０、第２の回路パターン形成装置１２０、および
第３の回路パターン形成装置１３０のみが示される。第
１の回路パターン形成装置１１０においてゲート酸化膜
が形成され、第２の回路パターン形成装置１２０以降に
おいてｐ半導体層またはｎ半導体層のソースドレイン
や、絶縁層あるいは導体層等が形成される。
【００２７】第１の回路パターン形成装置１１０につい
て説明する。第１の回路パターン形成装置１１０は、供
給ドラム１０２側から順に、レジスト膜形成部１１２、
描画部１１４、エッチング部１１６、および後処理部１
１８を備える。
て説明する。第１の回路パターン形成装置１１０は、供
給ドラム１０２側から順に、レジスト膜形成部１１２、
描画部１１４、エッチング部１１６、および後処理部１
１８を備える。
【００２８】第２の回路パターン形成装置１２０および
第３の回路パターン形成装置１３０は、第１の回路パタ
ーン形成装置１１０と基本的に同様の構成を有し、対応
する構成要素の符号にはそれぞれ１０、２０が加算され
て示される。
第３の回路パターン形成装置１３０は、第１の回路パタ
ーン形成装置１１０と基本的に同様の構成を有し、対応
する構成要素の符号にはそれぞれ１０、２０が加算され
て示される。
【００２９】線状半導体素材３０は、第１の回路パター
ン形成装置１１０による処理以前には、線状半導体素材
３０の外周面に設けられた酸化膜層と、酸化膜層の外周
面に設けられた窒化膜層とを備える。
ン形成装置１１０による処理以前には、線状半導体素材
３０の外周面に設けられた酸化膜層と、酸化膜層の外周
面に設けられた窒化膜層とを備える。
【００３０】レジスト膜形成部１１２では、線状半導体
素材３０に液状のフォトレジストが塗布され、乾燥焼き
付けが行われる。これにより窒化膜層の外周面に後述す
るエッチングの保護膜となるレジスト膜が形成される。
レジストの塗布、および乾燥焼き付けには従来公知の手
法が用いられ、ここでは説明を省略する。
素材３０に液状のフォトレジストが塗布され、乾燥焼き
付けが行われる。これにより窒化膜層の外周面に後述す
るエッチングの保護膜となるレジスト膜が形成される。
レジストの塗布、および乾燥焼き付けには従来公知の手
法が用いられ、ここでは説明を省略する。
【００３１】描画部１１４では、レジスト膜を備えた線
状半導体素材３０は、第１の回路パターンに基づいて電
子ビーム等により露光され、その後現像される。これに
よりレジスト膜のエッチングしない部分が残される。
状半導体素材３０は、第１の回路パターンに基づいて電
子ビーム等により露光され、その後現像される。これに
よりレジスト膜のエッチングしない部分が残される。
【００３２】エッチング部１１６では、第１の回路パタ
ーンが描画された線状半導体素材３０に向かって酸等の
エッチング液が噴射され、窒化膜層の露出した部分が除
去される。これにより第１の回路パターンに応じた薄膜
層である窒化膜層が生成される。その後イオン打ち込み
等によりチャネルストッパが形成された後、レジスト膜
が除去される。エッチング、チャネルストッパ形成およ
びレジスト膜除去には従来公知の手法が用いられ、ここ
では説明を省略する。
ーンが描画された線状半導体素材３０に向かって酸等の
エッチング液が噴射され、窒化膜層の露出した部分が除
去される。これにより第１の回路パターンに応じた薄膜
層である窒化膜層が生成される。その後イオン打ち込み
等によりチャネルストッパが形成された後、レジスト膜
が除去される。エッチング、チャネルストッパ形成およ
びレジスト膜除去には従来公知の手法が用いられ、ここ
では説明を省略する。
【００３３】後処理部１１８では、フィールド酸化処
理、窒化膜エッチング処理、酸化膜エッチング処理、ゲ
ート酸化処理、およびポリシリコン堆積処理等が行われ
る。これらの処理は従来公知であり、ここでは説明を省
略する。
理、窒化膜エッチング処理、酸化膜エッチング処理、ゲ
ート酸化処理、およびポリシリコン堆積処理等が行われ
る。これらの処理は従来公知であり、ここでは説明を省
略する。
【００３４】以上の処理により第１の回路パターンに応
じた薄膜層が形成された線状半導体素材３０は、第２の
回路パターン形成装置１２０に供給され、第１の回路パ
ターンに対応した薄膜層の外側にさらに第２の回路パタ
ーンに対応した薄膜層が形成される。回路パターン形成
処理がｋ回繰り返されることにより、線状半導体素材３
０には各回路パターンに応じた薄膜層が生成される。多
数の薄膜層、即ち回路を備えた線状半導体素材３０は、
線状半導体５０として巻取ドラム１０４に巻取られる。
じた薄膜層が形成された線状半導体素材３０は、第２の
回路パターン形成装置１２０に供給され、第１の回路パ
ターンに対応した薄膜層の外側にさらに第２の回路パタ
ーンに対応した薄膜層が形成される。回路パターン形成
処理がｋ回繰り返されることにより、線状半導体素材３
０には各回路パターンに応じた薄膜層が生成される。多
数の薄膜層、即ち回路を備えた線状半導体素材３０は、
線状半導体５０として巻取ドラム１０４に巻取られる。
【００３５】なお、各パターン形成装置の後処理部で
は、それぞれの段階に応じて種々の処理が線状半導体素
材３０に施される。例えば第２のパターン形成装置１２
０の後処理部１２８ではソースドレイン形成処理、絶縁
層となるリンガラス（以下ＰＳＧと記載する）堆積処理
等が行われ、第３のパターン形成処理１３０の後処理部
１３８では導体層となるアルミニウム蒸着処理が行われ
る。
は、それぞれの段階に応じて種々の処理が線状半導体素
材３０に施される。例えば第２のパターン形成装置１２
０の後処理部１２８ではソースドレイン形成処理、絶縁
層となるリンガラス（以下ＰＳＧと記載する）堆積処理
等が行われ、第３のパターン形成処理１３０の後処理部
１３８では導体層となるアルミニウム蒸着処理が行われ
る。
【００３６】また、各パターン形成装置のエッチング部
では、前段階の後処理部において形成された最外層の薄
膜層にエッチングが施される。例えば第１のパターン形
成装置１１０の後処理部１１８において、線状半導体素
材３０の最外層には次層となるべきポリシリコン層が形
成される。このポリシリコン層には第２のパターン形成
装置１２０のエッチング部１２６において第２の回路パ
ターンに基づいてエッチングが施される。
では、前段階の後処理部において形成された最外層の薄
膜層にエッチングが施される。例えば第１のパターン形
成装置１１０の後処理部１１８において、線状半導体素
材３０の最外層には次層となるべきポリシリコン層が形
成される。このポリシリコン層には第２のパターン形成
装置１２０のエッチング部１２６において第２の回路パ
ターンに基づいてエッチングが施される。
【００３７】同様に、後処理部１２８において線状半導
体素材３０の最外層に形成されたＰＳＧ層には、エッチ
ング部１３６において第３の回路パターンに基づいてエ
ッチングが施され、後処理部１３８において線状半導体
素材３０の最外層に形成されたアルミニウム層には、図
示しない第４のパターン形成装置のエッチング部におい
て第４の回路パターンに基づいてエッチングが施され
る。
体素材３０の最外層に形成されたＰＳＧ層には、エッチ
ング部１３６において第３の回路パターンに基づいてエ
ッチングが施され、後処理部１３８において線状半導体
素材３０の最外層に形成されたアルミニウム層には、図
示しない第４のパターン形成装置のエッチング部におい
て第４の回路パターンに基づいてエッチングが施され
る。
【００３８】巻取ドラム１０４に巻取られた線状半導体
５０は、搬送装置３００によって半導体組立装置２００
へ供給される（図３参照）。
５０は、搬送装置３００によって半導体組立装置２００
へ供給される（図３参照）。
【００３９】図６は半導体組立装置２００の構成を示す
ブロック図である。半導体組立装置２００は、接続端子
形成装置２１０、切断装置２２０、接続装置２３０、お
よび組立装置２４０を備える。
ブロック図である。半導体組立装置２００は、接続端子
形成装置２１０、切断装置２２０、接続装置２３０、お
よび組立装置２４０を備える。
【００４０】接続端子形成装置２１０において、線状半
導体５０の外周面に突起電極５６が形成される。線状半
導体５０において、突起電極５６となる部分は金属が露
出させられ、他の部分の外周面は酸化物で覆われる。そ
して露出した金属部分には金属薄膜が堆積させられ、さ
らにメッキが施されることにより、突起電極５６が形成
される。なお、金属バンプを加圧加熱により線状半導体
５０の外周面に転写してもよい。
導体５０の外周面に突起電極５６が形成される。線状半
導体５０において、突起電極５６となる部分は金属が露
出させられ、他の部分の外周面は酸化物で覆われる。そ
して露出した金属部分には金属薄膜が堆積させられ、さ
らにメッキが施されることにより、突起電極５６が形成
される。なお、金属バンプを加圧加熱により線状半導体
５０の外周面に転写してもよい。
【００４１】切断装置２２０において、線状半導体５０
は所望の長さ、例えば１０５ｍｍに切断される。
は所望の長さ、例えば１０５ｍｍに切断される。
【００４２】接続装置２３０において、６２５００本の
切断された線状半導体５０が互いに長手方向に平行に積
み重ねられる。長手方向に垂直な断面において、線状半
導体５０は縦２５０本、横２５０本の格子状に並べられ
る。隣り合う線状半導体５０の突起電極５６は互いに密
着させられる。このとき図７に示すように隣り合う線状
半導体５０は補助部材２３２により精密に位置決めされ
る。
切断された線状半導体５０が互いに長手方向に平行に積
み重ねられる。長手方向に垂直な断面において、線状半
導体５０は縦２５０本、横２５０本の格子状に並べられ
る。隣り合う線状半導体５０の突起電極５６は互いに密
着させられる。このとき図７に示すように隣り合う線状
半導体５０は補助部材２３２により精密に位置決めされ
る。
【００４３】図８は補助部材２３２の斜視図である。補
助部材２３２はひし形断面を有する柱状部材２３４が一
体的に並列して連結され、突起電極５６に対応する部分
には穴２３６が設けられる。線状半導体５０は隣り合う
柱状部材２３４の側面に保持される。補助部材２３２と
線状半導体５０とを交互に積み重ねることにより、線状
半導体５０が正方格子状に配置される。
助部材２３２はひし形断面を有する柱状部材２３４が一
体的に並列して連結され、突起電極５６に対応する部分
には穴２３６が設けられる。線状半導体５０は隣り合う
柱状部材２３４の側面に保持される。補助部材２３２と
線状半導体５０とを交互に積み重ねることにより、線状
半導体５０が正方格子状に配置される。
【００４４】この状態で３００℃の高温不活性ガスを線
状半導体５０間に流すことにより、突起電極５６が溶融
し、互いに電気的に接続される。補助部材２３２は突起
電極５６の溶融接着温度以下で液化し、残渣が線状半導
体５０に悪影響を及ぼさない材料、例えばアクリル系樹
脂やポリエチレン等から形成される。
状半導体５０間に流すことにより、突起電極５６が溶融
し、互いに電気的に接続される。補助部材２３２は突起
電極５６の溶融接着温度以下で液化し、残渣が線状半導
体５０に悪影響を及ぼさない材料、例えばアクリル系樹
脂やポリエチレン等から形成される。
【００４５】組立装置２４０において、ケーシング４２
内に６２５００本の線状半導体５０が収められ、所定の
線状半導体５０は外部端子４４に電気的に接続される。
以上の処理により、図２に示す半導体デバイス４０が得
られる。
内に６２５００本の線状半導体５０が収められ、所定の
線状半導体５０は外部端子４４に電気的に接続される。
以上の処理により、図２に示す半導体デバイス４０が得
られる。
【００４６】なお接続端子形成装置２１０を、半導体回
路形成装置１００において巻取ドラム１０４の直前に設
けてもよい。また接続端子形成装置２１０における工程
と切断装置２２０における工程との順番を必要に応じて
入れ替えてもよい。
路形成装置１００において巻取ドラム１０４の直前に設
けてもよい。また接続端子形成装置２１０における工程
と切断装置２２０における工程との順番を必要に応じて
入れ替えてもよい。
【００４７】従来の平板のウェハを用いる半導体デバイ
スでは、ウェハの一方の面だけに回路を施していたが、
本実施形態の線状半導体５０を用いると線状半導体５０
の外周面全体に回路を形成することができ、従来に比べ
回路形成の有効面積が大きくなる。従って、線状半導体
５０を用いると、従来と同等の能力を有する半導体デバ
イスが小型化できる。さらに半導体デバイスを小型化す
ることにより半導体デバイス内において信号遅延時間が
短縮でき、高速動作が可能となる。
スでは、ウェハの一方の面だけに回路を施していたが、
本実施形態の線状半導体５０を用いると線状半導体５０
の外周面全体に回路を形成することができ、従来に比べ
回路形成の有効面積が大きくなる。従って、線状半導体
５０を用いると、従来と同等の能力を有する半導体デバ
イスが小型化できる。さらに半導体デバイスを小型化す
ることにより半導体デバイス内において信号遅延時間が
短縮でき、高速動作が可能となる。
【００４８】即ち図２に示す半導体デバイス４０が３次
元構造を有しているので、ウェハを用いる半導体デバイ
スと比較すると、半導体やポリシリコン等の高抵抗、即
ち信号伝達速度が遅い信号線を短縮化できる。さらに、
金、アルミニウム等の導体線に置換しやすい構造が容易
に得られるため、半導体デバイス４０の動作速度を１Ｇ
Ｈｚ以上にすることができる。また線状半導体５０の外
周面全体に金属膜を形成することができるので、線状半
導体５０の個々において電気的ノイズが防止でき、３次
元回路を構成できる。即ち、半導体デバイス４０の高密
度実装化が可能となり、例えば容量の小さいＤＲＡＭを
得ることができる。
元構造を有しているので、ウェハを用いる半導体デバイ
スと比較すると、半導体やポリシリコン等の高抵抗、即
ち信号伝達速度が遅い信号線を短縮化できる。さらに、
金、アルミニウム等の導体線に置換しやすい構造が容易
に得られるため、半導体デバイス４０の動作速度を１Ｇ
Ｈｚ以上にすることができる。また線状半導体５０の外
周面全体に金属膜を形成することができるので、線状半
導体５０の個々において電気的ノイズが防止でき、３次
元回路を構成できる。即ち、半導体デバイス４０の高密
度実装化が可能となり、例えば容量の小さいＤＲＡＭを
得ることができる。
【００４９】従来、２００ｍｍ程度の大口径シリコンを
形成するために大型の装置が必要であったが、本実施形
態では線径約５ｍｍ以下の線状のシリコンを扱うため、
従来に比べて装置が著しく小型化でき、各種工程の高速
化が可能となる。また、半導体デバイスを製造する際
に、連続した線状半導体素材３０を用いると、従来間欠
的に行われていた各種工程を連続して行うことが出来、
製造工程全体のコストを下げ、かつ製造時間を短縮する
ことができる。
形成するために大型の装置が必要であったが、本実施形
態では線径約５ｍｍ以下の線状のシリコンを扱うため、
従来に比べて装置が著しく小型化でき、各種工程の高速
化が可能となる。また、半導体デバイスを製造する際
に、連続した線状半導体素材３０を用いると、従来間欠
的に行われていた各種工程を連続して行うことが出来、
製造工程全体のコストを下げ、かつ製造時間を短縮する
ことができる。
【００５０】さらに、従来液相エピタキシャル成長工程
において、ウェハを炉内に整列配置させた後シリコン溶
液を充填させていたが、本実施形態の場合、線状半導体
素材３０に移動経路上にシリコン溶液槽を設けてシリコ
ン溶液中に線状半導体素材３０を通せば良く、成長工程
がより容易になり工程に要する時間が短縮される。
において、ウェハを炉内に整列配置させた後シリコン溶
液を充填させていたが、本実施形態の場合、線状半導体
素材３０に移動経路上にシリコン溶液槽を設けてシリコ
ン溶液中に線状半導体素材３０を通せば良く、成長工程
がより容易になり工程に要する時間が短縮される。
【００５１】
【発明の効果】本発明によると、半導体素材の形状を線
状にすることにより装置の小型化および各工程の連続化
を可能にし、これにより半導体デバイスの製造工程全体
のコストを下げ、かつ製造時間を短縮することができ
る。
状にすることにより装置の小型化および各工程の連続化
を可能にし、これにより半導体デバイスの製造工程全体
のコストを下げ、かつ製造時間を短縮することができ
る。
【図１】本発明の一実施形態である線状半導体を示す斜
視図である。
視図である。
【図２】図１に示す線状半導体を用いて得られた半導体
デバイスを示す斜視図であり、一部を破断して示す図で
ある。
デバイスを示す斜視図であり、一部を破断して示す図で
ある。
【図３】図１に示す半導体デバイスを製造する工程を示
すブロック図である。
すブロック図である。
【図４】図３に示す半導体素材製造装置の構成を簡略化
して示す断面図である。
して示す断面図である。
【図５】図３に示す半導体回路形成装置の構成を簡略化
して示すブロック図である。
して示すブロック図である。
【図６】図３に示す半導体組立装置の構成を簡略化して
示すブロック図である。
示すブロック図である。
【図７】図６に示す接続装置において接続される多数の
線状半導体を補助部材と共に示す部分断面図である。
線状半導体を補助部材と共に示す部分断面図である。
【図８】図７に示す補助部材を示す斜視図である。
３０ 線状半導体素材（シリコン本体） ４０ 半導体デバイス ５０ 線状半導体 ５４ 回路 ５６ 突起電極 １０ 半導体素材製造装置 １００ 半導体回路形成装置 ２００ 半導体組立装置
Claims (6)
- 【請求項１】 線状に形成されたシリコン本体と、前記
シリコン本体の外周面に形成される少なくとも１つの回
路素子とを備えることを特徴とする線状半導体装置。 - 【請求項２】 前記シリコン本体の軸心に対して垂直な
断面が円形であることを特徴とする請求項１に記載の線
状半導体装置。 - 【請求項３】 前記断面の円の直径が、５ｍｍ以下であ
ることを特徴とする請求項２に記載の線状半導体装置。 - 【請求項４】 前記シリコン本体が２重るつぼを用いて
形成されることを特徴とする請求項２に記載の線状半導
体装置。 - 【請求項５】 前記回路素子が前記シリコン本体の外周
面に設けられた複数の薄膜により形成されることを特徴
とする請求項１に記載の線状半導体装置。 - 【請求項６】 前記複数の薄膜がそれぞれ所定の回路パ
ターンを形成することを特徴とする請求項５に記載の線
状半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10193203A JP2000031458A (ja) | 1998-07-08 | 1998-07-08 | 線状半導体装置 |
| DE19931784A DE19931784A1 (de) | 1998-07-08 | 1999-07-08 | Halbleitersubstrat |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10193203A JP2000031458A (ja) | 1998-07-08 | 1998-07-08 | 線状半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031458A true JP2000031458A (ja) | 2000-01-28 |
Family
ID=16304025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10193203A Pending JP2000031458A (ja) | 1998-07-08 | 1998-07-08 | 線状半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2000031458A (ja) |
| DE (1) | DE19931784A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200505932A (en) | 2003-04-23 | 2005-02-16 | Stella Chemifa Kk | Apparatus for producing fluoride crystal |
-
1998
- 1998-07-08 JP JP10193203A patent/JP2000031458A/ja active Pending
-
1999
- 1999-07-08 DE DE19931784A patent/DE19931784A1/de not_active Withdrawn
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| Publication number | Publication date |
|---|---|
| DE19931784A1 (de) | 2000-01-13 |
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