JP2000019270A - 電源電圧検出回路 - Google Patents
電源電圧検出回路Info
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- JP2000019270A JP2000019270A JP8070174A JP7017496A JP2000019270A JP 2000019270 A JP2000019270 A JP 2000019270A JP 8070174 A JP8070174 A JP 8070174A JP 7017496 A JP7017496 A JP 7017496A JP 2000019270 A JP2000019270 A JP 2000019270A
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Abstract
(57)【要約】
【課題】回路規模がさほど大きくならず、回路が複雑に
ならない電源電圧検出回路を提供することである。 【解決手段】電源間に可変抵抗調整手段と検出電圧選択
手段を直列に接続し、可変抵抗調整手段と検出電圧選択
手段の接続点に波形整形手段を接続することを特徴とし
た電源電圧検出回路である。
ならない電源電圧検出回路を提供することである。 【解決手段】電源間に可変抵抗調整手段と検出電圧選択
手段を直列に接続し、可変抵抗調整手段と検出電圧選択
手段の接続点に波形整形手段を接続することを特徴とし
た電源電圧検出回路である。
Description
【０００１】
【発明の属する技術分野】本発明は、電源電圧の変化を
検出する電源電圧検出回路の構造に関する。
検出する電源電圧検出回路の構造に関する。
【０００２】
【従来の技術】従来例では、電源電圧の電圧状態を使用
者に知らせる手段として、電池等の電源電圧の状態を電
源電圧検出回路で検出し、外部の表示素子等に表示する
方法がある。図２は従来例の電源電圧検出回路の構成を
示すブロック図である。
者に知らせる手段として、電池等の電源電圧の状態を電
源電圧検出回路で検出し、外部の表示素子等に表示する
方法がある。図２は従来例の電源電圧検出回路の構成を
示すブロック図である。
【０００３】図２に示す従来例の電源電圧検出回路は、
一つの電源の電圧変化を検出する構成であり、従来例の
電源電圧検出回路は可変抵抗調整手段３１と検出電圧選
択手段３２と波形整形手段３３と可変抵抗制御信号出力
手段３４で構成している。
一つの電源の電圧変化を検出する構成であり、従来例の
電源電圧検出回路は可変抵抗調整手段３１と検出電圧選
択手段３２と波形整形手段３３と可変抵抗制御信号出力
手段３４で構成している。
【０００４】図２に示す従来例の電源電圧検出回路を構
成する可変抵抗手段３１の内部構成は、基準抵抗Ｒ０と
ｎ個の調整抵抗Ｒ１〜Ｒｎとｎ個のＰ型電解効果トラン
ジスタ（以下ＰＭＯＳと記載する）３１１〜３１ｎとで
構成している。
成する可変抵抗手段３１の内部構成は、基準抵抗Ｒ０と
ｎ個の調整抵抗Ｒ１〜Ｒｎとｎ個のＰ型電解効果トラン
ジスタ（以下ＰＭＯＳと記載する）３１１〜３１ｎとで
構成している。
【０００５】図２に示す従来例の電源電圧検出回路を構
成する検出電圧選択手段３２の内部構成は、第１の検出
電圧抵抗Ｒｘと第２の検出電圧抵抗ＲｙとＰＭＯＳ３２
１とＮ型電解効果トランジスタ（以下ＮＭＯＳと記載す
る）３２２とで構成している。
成する検出電圧選択手段３２の内部構成は、第１の検出
電圧抵抗Ｒｘと第２の検出電圧抵抗ＲｙとＰＭＯＳ３２
１とＮ型電解効果トランジスタ（以下ＮＭＯＳと記載す
る）３２２とで構成している。
【０００６】図２に示す従来例の電源電圧検出回路を構
成する可変抵抗制御信号出力手段３４の内部構成は、ｍ
個の外部入力端子と、ｍ個の入力端子とｎ個の制御信号
出力端子Ｏ１〜Ｏｎをもつデコード回路とで構成してい
る。このときｍとｎは正の整数でかつｍとｎの関係はｎ
＝２m である。可変抵抗調整手段３１は、基準抵抗Ｒ０
とｎ個の調整抵抗Ｒ１〜Ｒｎとは直列に接続し、基準抵
抗Ｒ０は調整抵抗Ｒｎの後に接続している。また調整抵
抗Ｒ１の解放側の一方の端子と調整抵抗Ｒ１〜Ｒｎが直
列に接続する接続点とには、ソース端子を接地電圧に接
続しゲート端子を制御信号１〜ｎに接続するＰＭＯＳ３
１１〜３１ｎのドレイン端子が接続している。
成する可変抵抗制御信号出力手段３４の内部構成は、ｍ
個の外部入力端子と、ｍ個の入力端子とｎ個の制御信号
出力端子Ｏ１〜Ｏｎをもつデコード回路とで構成してい
る。このときｍとｎは正の整数でかつｍとｎの関係はｎ
＝２m である。可変抵抗調整手段３１は、基準抵抗Ｒ０
とｎ個の調整抵抗Ｒ１〜Ｒｎとは直列に接続し、基準抵
抗Ｒ０は調整抵抗Ｒｎの後に接続している。また調整抵
抗Ｒ１の解放側の一方の端子と調整抵抗Ｒ１〜Ｒｎが直
列に接続する接続点とには、ソース端子を接地電圧に接
続しゲート端子を制御信号１〜ｎに接続するＰＭＯＳ３
１１〜３１ｎのドレイン端子が接続している。
【０００７】また検出電圧選択手段３２は、ＰＭＯＳ３
２１のソース端子を接地電圧に接続し、ＰＭＯＳ３２１
のドレイン端子を第１の検出電圧抵抗Ｒｘの一方の端子
に接続し、第１の検出抵抗Ｒｘの他方の端子を第２の検
出電圧抵抗Ｒｙの一方の端子とソース端子を電源電圧に
接続するＮ−ＭＯＳ３２２のゲート端子とに接続し、第
２の検出電圧抵抗Ｒｙの他方の端子を電源電圧に接続し
ている。
２１のソース端子を接地電圧に接続し、ＰＭＯＳ３２１
のドレイン端子を第１の検出電圧抵抗Ｒｘの一方の端子
に接続し、第１の検出抵抗Ｒｘの他方の端子を第２の検
出電圧抵抗Ｒｙの一方の端子とソース端子を電源電圧に
接続するＮ−ＭＯＳ３２２のゲート端子とに接続し、第
２の検出電圧抵抗Ｒｙの他方の端子を電源電圧に接続し
ている。
【０００８】またＰＭＯＳ２２１のゲート端子は選択制
御信号に接続し、可変抵抗調整手段３１を構成する基準
抵抗Ｒ０の他方の端子は検出電圧選択手段３２を構成す
るＮＭＯＳ３２２のドレイン端子と波形整形回路３３の
入力端子に接続している。
御信号に接続し、可変抵抗調整手段３１を構成する基準
抵抗Ｒ０の他方の端子は検出電圧選択手段３２を構成す
るＮＭＯＳ３２２のドレイン端子と波形整形回路３３の
入力端子に接続している。
【０００９】また可変抵抗制御信号出力手段３４は、外
部入力端子をデコード回路３４１の入力端子に接続し、
デコード回路３４１の出力端子Ｏ１〜Ｏｎは可変抵抗調
整手段３１を構成するＰＭＯＳ３１１〜３１ｎのゲート
端子に接続している。
部入力端子をデコード回路３４１の入力端子に接続し、
デコード回路３４１の出力端子Ｏ１〜Ｏｎは可変抵抗調
整手段３１を構成するＰＭＯＳ３１１〜３１ｎのゲート
端子に接続している。
【００１０】つぎに図２に示す従来例の電源電圧検出回
路の動作を説明する。従来例の電源電圧検出回路は検出
電圧選択手段３２を構成するＰＭＯＳ３２１を選択制御
信号により導通し、接地−電源間の電圧を第１の検出抵
抗Ｒｘと第２の検出抵抗Ｒｙとで分割して、その分割電
圧をＮＭＯＳ３２２のゲート端子に印加する。
路の動作を説明する。従来例の電源電圧検出回路は検出
電圧選択手段３２を構成するＰＭＯＳ３２１を選択制御
信号により導通し、接地−電源間の電圧を第１の検出抵
抗Ｒｘと第２の検出抵抗Ｒｙとで分割して、その分割電
圧をＮＭＯＳ３２２のゲート端子に印加する。
【００１１】また可変抵抗手段３１を構成するＰＭＯＳ
３１１〜３１ｎはそれぞれのゲート端子に制御信号１〜
ｎを入力することで選択的に導通し、調整抵抗Ｒ１〜Ｒ
ｎを選択的に接地電圧に接続する。そのことにより可変
抵抗手段３１は可変が可能な調整抵抗Ｒ１〜Ｒｎと基準
抵抗Ｒ０とを直列に接続することで抵抗値を可変するこ
とが可能となる。
３１１〜３１ｎはそれぞれのゲート端子に制御信号１〜
ｎを入力することで選択的に導通し、調整抵抗Ｒ１〜Ｒ
ｎを選択的に接地電圧に接続する。そのことにより可変
抵抗手段３１は可変が可能な調整抵抗Ｒ１〜Ｒｎと基準
抵抗Ｒ０とを直列に接続することで抵抗値を可変するこ
とが可能となる。
【００１２】ＮＭＯＳ３２２はゲート端子に印加する電
圧が小さくなるとＮＭＯＳ３２２のオン抵抗が大きくな
る特性を利用し、電源電圧が希望する検出電圧になった
ときに波形整形回路２の出力が反転するように、ＰＭＯ
Ｓ３１１〜３１ｎそれぞれのゲート端子に入力する制御
信号１〜ｎを設定する。
圧が小さくなるとＮＭＯＳ３２２のオン抵抗が大きくな
る特性を利用し、電源電圧が希望する検出電圧になった
ときに波形整形回路２の出力が反転するように、ＰＭＯ
Ｓ３１１〜３１ｎそれぞれのゲート端子に入力する制御
信号１〜ｎを設定する。
【００１３】また可変抵抗制御信号出力手段３４を構成
するデコード回路３４１は外部入力端子から設定信号を
入力することで、設定信号をデコードし、その結果をデ
コード回路出力端子Ｏ１〜Ｏｎの出力信号を設定する。
するデコード回路３４１は外部入力端子から設定信号を
入力することで、設定信号をデコードし、その結果をデ
コード回路出力端子Ｏ１〜Ｏｎの出力信号を設定する。
【００１４】また本電源電圧検出回路は半導体基板上に
形成するため、半導体装置の製造上のバラツキにより検
出電圧が変化するが、可変抵抗手段３１で調整すること
で検出電圧の精度を上げることもできる。
形成するため、半導体装置の製造上のバラツキにより検
出電圧が変化するが、可変抵抗手段３１で調整すること
で検出電圧の精度を上げることもできる。
【００１５】
【発明が解決しようとする課題】しかしながら従来例の
電源電圧検出回路の可変抵抗手段３１と可変抵抗制御信
号出力手段３４の構成では、外部入力端子ｍ個をデコー
ドするデコード回路３４１は少なくても２m 個の論理ゲ
ートが必要となり回路規模が大きくなるという以下に示
す様な問題がある。
電源電圧検出回路の可変抵抗手段３１と可変抵抗制御信
号出力手段３４の構成では、外部入力端子ｍ個をデコー
ドするデコード回路３４１は少なくても２m 個の論理ゲ
ートが必要となり回路規模が大きくなるという以下に示
す様な問題がある。
【００１６】論理ゲートの消費電力は論理ゲートの入力
信号のスイッチング毎に消費し、論理ゲート数に比例し
て増加する。
信号のスイッチング毎に消費し、論理ゲート数に比例し
て増加する。
【００１７】デコード回路の特徴として外部入力端子は
端子１個あたり少なくても２m-1 個の論理ゲートと接続
する必要があるが、一方で外部入力端子に付く負荷容量
は接続するゲート数に比例したゲート容量と配線容量と
なるため、信号遅延の原因になる。
端子１個あたり少なくても２m-1 個の論理ゲートと接続
する必要があるが、一方で外部入力端子に付く負荷容量
は接続するゲート数に比例したゲート容量と配線容量と
なるため、信号遅延の原因になる。
【００１８】また可変抵抗手段３１でｎ段階の可変抵抗
値を得るためにｎ個のＰＭＯＳ３１１〜３１ｎを必要と
し回路規模が大きくなり複雑になる。
値を得るためにｎ個のＰＭＯＳ３１１〜３１ｎを必要と
し回路規模が大きくなり複雑になる。
【００１９】回路規模が大きくなる従来の電源電圧検出
回路を半導体集積回路に集積すると、半導体集積回路の
チップ面積が大きくなり、ウェハーあたりの半導体集積
回路の取り個数が低下し、歩留まりの低下を招く。
回路を半導体集積回路に集積すると、半導体集積回路の
チップ面積が大きくなり、ウェハーあたりの半導体集積
回路の取り個数が低下し、歩留まりの低下を招く。
【００２０】本発明の目的は上記問題を解決して、回路
規模がさほど大きくならず、回路が複雑にならない電源
電圧検出回路を提供することである。
規模がさほど大きくならず、回路が複雑にならない電源
電圧検出回路を提供することである。
【００２１】
【課題を解決するための手段】本電源電圧検出回路の構
成は、電源間に可変抵抗調整手段と検出電圧選択手段を
直列に接続し、可変抵抗調整手段と検出電圧選択手段の
接続点に波形整形手段を接続し、可変抵抗調整手段は一
端をＰＭＯＳトランジスタのソースに接続し他端を該Ｐ
ＭＯＳトランジスタのドレインに接続した抵抗体を少な
くとも１つ以上直列に接続し、該ＰＭＯＳトランジスタ
のゲートに制御信号を入力し、検出電圧選択手段はソー
スをＶＤＤに接続し、ゲートに電圧選択信号を入力した
ＰＭＯＳトランジスタとドレインを可変抵抗調整手段に
接続し、ソースをＶＳＳに接続したＮＭＯＳトランジス
タと、一端を該ＮＭＯＳトランジスタのゲートに接続し
他端を該ＰＭＯＳトランジスタのドレインに接続した抵
抗体と、一端を該ＮＭＯＳトランジスタのゲートに接続
し他端をＶＳＳに接続した抵抗体で構成することを特徴
とする。
成は、電源間に可変抵抗調整手段と検出電圧選択手段を
直列に接続し、可変抵抗調整手段と検出電圧選択手段の
接続点に波形整形手段を接続し、可変抵抗調整手段は一
端をＰＭＯＳトランジスタのソースに接続し他端を該Ｐ
ＭＯＳトランジスタのドレインに接続した抵抗体を少な
くとも１つ以上直列に接続し、該ＰＭＯＳトランジスタ
のゲートに制御信号を入力し、検出電圧選択手段はソー
スをＶＤＤに接続し、ゲートに電圧選択信号を入力した
ＰＭＯＳトランジスタとドレインを可変抵抗調整手段に
接続し、ソースをＶＳＳに接続したＮＭＯＳトランジス
タと、一端を該ＮＭＯＳトランジスタのゲートに接続し
他端を該ＰＭＯＳトランジスタのドレインに接続した抵
抗体と、一端を該ＮＭＯＳトランジスタのゲートに接続
し他端をＶＳＳに接続した抵抗体で構成することを特徴
とする。
【００２２】可変抵抗手段において抵抗体とＰ型ＭＯＳ
トランジスタを並列に接続し、Ｐ型ＭＯＳトランジスタ
の制御信号を直接外部入力端子からとることで、外部入
力信号で直接抵抗体の抵抗値を無効化することができ
る。
トランジスタを並列に接続し、Ｐ型ＭＯＳトランジスタ
の制御信号を直接外部入力端子からとることで、外部入
力信号で直接抵抗体の抵抗値を無効化することができ
る。
【００２３】
【発明の実施の形態】電源間に可変抵抗調整手段と検出
電圧選択手段を直列に接続し、可変抵抗調整手段と検出
電圧選択手段の接続点に波形整形手段を接続することを
特徴とした電源電圧検出回路である。
電圧選択手段を直列に接続し、可変抵抗調整手段と検出
電圧選択手段の接続点に波形整形手段を接続することを
特徴とした電源電圧検出回路である。
【００２４】
【実施例】図１は本発明の電源電圧回路の構成を示すブ
ロック図である。まずはじめに図１を用いて電源電圧検
出回路の回路構成について説明する。
ロック図である。まずはじめに図１を用いて電源電圧検
出回路の回路構成について説明する。
【００２５】図１に示す本発明の電源電圧検出回路は外
部入力端子が４個で、可変抵抗ステップが２4 ステップ
の構成であり、可変抵抗調整手段２１と検出電圧選択手
段２２と波形整形手段２３とで構成している。
部入力端子が４個で、可変抵抗ステップが２4 ステップ
の構成であり、可変抵抗調整手段２１と検出電圧選択手
段２２と波形整形手段２３とで構成している。
【００２６】図１に示す本発明の電源電圧検出回路を構
成する可変抵抗調整手段２１の内部構成は基準抵抗Ｒ０
と４個の調整抵抗Ｒ１〜Ｒ４と４個のＰＭＯＳ２１１〜
２１４と４個の外部入力端子ＰＡＤ１〜ＰＡＤ４とで構
成している。
成する可変抵抗調整手段２１の内部構成は基準抵抗Ｒ０
と４個の調整抵抗Ｒ１〜Ｒ４と４個のＰＭＯＳ２１１〜
２１４と４個の外部入力端子ＰＡＤ１〜ＰＡＤ４とで構
成している。
【００２７】図１に示す本発明の電源電圧検出回路を構
成する検出電圧選択手段２２の内部構成は、第１の検出
電圧抵抗Ｒｘと第２検出電圧抵抗ＲｙとＰＭＯＳ２２１
とＮＭＯＳ２２２とで構成している。第１の検出電圧抵
抗Ｒｘと第２の検出電圧抵抗Ｒｙとの比率を変えること
で電源電圧の検出電圧値を決定している。
成する検出電圧選択手段２２の内部構成は、第１の検出
電圧抵抗Ｒｘと第２検出電圧抵抗ＲｙとＰＭＯＳ２２１
とＮＭＯＳ２２２とで構成している。第１の検出電圧抵
抗Ｒｘと第２の検出電圧抵抗Ｒｙとの比率を変えること
で電源電圧の検出電圧値を決定している。
【００２８】可変抵抗調整手段２１は、基準抵抗Ｒ０と
４個の調整抵抗Ｒ１〜Ｒ４とは直列に接続し、基準抵抗
Ｒ０は調整抵抗Ｒ４の後に接続している。また調整抵抗
Ｒ１の開放側の端子は接地電圧に接続している。また調
整抵抗Ｒ１〜Ｒ４のそれぞれの両端にＰＭＯＳ２１１〜
２１４を並列に接続している。またＰＭＯＳ２１１〜２
１４のそれぞれのゲートは外部出力端子２１５〜２１８
に接続している。
４個の調整抵抗Ｒ１〜Ｒ４とは直列に接続し、基準抵抗
Ｒ０は調整抵抗Ｒ４の後に接続している。また調整抵抗
Ｒ１の開放側の端子は接地電圧に接続している。また調
整抵抗Ｒ１〜Ｒ４のそれぞれの両端にＰＭＯＳ２１１〜
２１４を並列に接続している。またＰＭＯＳ２１１〜２
１４のそれぞれのゲートは外部出力端子２１５〜２１８
に接続している。
【００２９】また検出電圧選択手段２２はＰＭＯＳ２２
１のソース端子を接地電圧に接続し、ＰＭＯＳ２２１の
ドレイン端子を検出電圧抵抗Ｒｘの一方の端子に接続し
ている。
１のソース端子を接地電圧に接続し、ＰＭＯＳ２２１の
ドレイン端子を検出電圧抵抗Ｒｘの一方の端子に接続し
ている。
【００３０】また検出抵抗Ｒｘの他方の端子を検出抵抗
Ｒｙの一方の端子とソース端子を電源電圧に接続するＮ
ＭＯＳ２２２のゲート端子とに接続し、ＰＭＯＳ２２１
のゲート端子は選択制御信号２２３に接続している。
Ｒｙの一方の端子とソース端子を電源電圧に接続するＮ
ＭＯＳ２２２のゲート端子とに接続し、ＰＭＯＳ２２１
のゲート端子は選択制御信号２２３に接続している。
【００３１】また可変抵抗手段２１を構成する基準抵抗
Ｒ０の他方の端子は検出選択手段２２を構成するＮＭＯ
Ｓ２２２のドレイン端子に接続し波形整形手段２３の入
力端子に接続し、第２の検出電圧抵抗Ｒｙの他方の端子
は電源電圧ＶＳＳに接続する。
Ｒ０の他方の端子は検出選択手段２２を構成するＮＭＯ
Ｓ２２２のドレイン端子に接続し波形整形手段２３の入
力端子に接続し、第２の検出電圧抵抗Ｒｙの他方の端子
は電源電圧ＶＳＳに接続する。
【００３２】つぎに図１に示す本発明の電源電圧検出回
路の動作について説明する。まず可変抵抗調整手段２１
の動作について説明する。可変抵抗手段２１を構成する
ＰＭＯＳ２１１〜２１４はそれぞれのゲート端子に外部
入力端子から制御信号１〜４を入力することで選択的に
導通し、調整抵抗の抵抗値を０にする。従ってＲ１の抵
抗値をｒとし、Ｒ２に抵抗値を２ｒとし、Ｒ３の抵抗値
を４ｒとし、Ｒ４の抵抗値を８ｒとしたとき、Ｒ１〜Ｒ
４間の合成抵抗は組合せによりｒ〜１６ｒまでｒステッ
プの可変抵抗となる。
路の動作について説明する。まず可変抵抗調整手段２１
の動作について説明する。可変抵抗手段２１を構成する
ＰＭＯＳ２１１〜２１４はそれぞれのゲート端子に外部
入力端子から制御信号１〜４を入力することで選択的に
導通し、調整抵抗の抵抗値を０にする。従ってＲ１の抵
抗値をｒとし、Ｒ２に抵抗値を２ｒとし、Ｒ３の抵抗値
を４ｒとし、Ｒ４の抵抗値を８ｒとしたとき、Ｒ１〜Ｒ
４間の合成抵抗は組合せによりｒ〜１６ｒまでｒステッ
プの可変抵抗となる。
【００３３】以上のことから可変抵抗手段２１は選択が
可能な調整抵抗Ｒ１〜Ｒ４と基準抵抗Ｒ０とを直列に接
続することで抵抗値を可変することができる。
可能な調整抵抗Ｒ１〜Ｒ４と基準抵抗Ｒ０とを直列に接
続することで抵抗値を可変することができる。
【００３４】いま可変抵抗手段２１を構成する調整抵抗
Ｒ１〜Ｒ４の抵抗値をそれぞれ順番にｒ、２ｒ、４ｒ、
８ｒとし、基準抵抗Ｒ０の抵抗値をｒ０とし、外部入力
端子が入力する選択信号１〜４の信号レベルをｉ１〜ｉ
４とし、ｉ１〜ｉ４の信号レベルは０もしくは１である
とし、可変抵抗手段１１の抵抗値をｒｄとすると、可変
抵抗手段１１の抵抗値ｒｄはｒｄ＝ｒ０＋ｉ１＊ｒ＋ｉ
２＊２ｒ＋ｉ３＊４ｒ＋ｉ４＊８ｒとなる。
Ｒ１〜Ｒ４の抵抗値をそれぞれ順番にｒ、２ｒ、４ｒ、
８ｒとし、基準抵抗Ｒ０の抵抗値をｒ０とし、外部入力
端子が入力する選択信号１〜４の信号レベルをｉ１〜ｉ
４とし、ｉ１〜ｉ４の信号レベルは０もしくは１である
とし、可変抵抗手段１１の抵抗値をｒｄとすると、可変
抵抗手段１１の抵抗値ｒｄはｒｄ＝ｒ０＋ｉ１＊ｒ＋ｉ
２＊２ｒ＋ｉ３＊４ｒ＋ｉ４＊８ｒとなる。
【００３５】つぎに図１に示す検出電圧選択手段１２の
動作について説明する。検出電圧選択手段２１を構成す
るＰＭＯＳ２２１のゲート端子に”ハイ”の選択制御信
号２２３を印可するとＰＭＯＳ２２１は”オフ”する。
動作について説明する。検出電圧選択手段２１を構成す
るＰＭＯＳ２２１のゲート端子に”ハイ”の選択制御信
号２２３を印可するとＰＭＯＳ２２１は”オフ”する。
【００３６】すると第１の検出抵抗Ｒｘと第２の検出抵
抗Ｒｙは接地−電源間の電圧を分割せずに電源電圧ＶＳ
Ｓつまり接地に対して”ロー”の信号をＮＭＯＳ２２２
のゲートに印可して、ＮＭＯＳ２２２は”オフ”し、Ｎ
ＭＯＳ２２２のオン抵抗は無限の抵抗値になる。
抗Ｒｙは接地−電源間の電圧を分割せずに電源電圧ＶＳ
Ｓつまり接地に対して”ロー”の信号をＮＭＯＳ２２２
のゲートに印可して、ＮＭＯＳ２２２は”オフ”し、Ｎ
ＭＯＳ２２２のオン抵抗は無限の抵抗値になる。
【００３７】反対にＰＭＯＳ２２１のゲート端子に”ロ
ー”の選択制御信号２２３を印可するとＰＭＯＳ２２１
は”オン”し、第１の検出抵抗Ｒｘと第２の検出抵抗Ｒ
ｙは接地−電源間の電圧を分割して、その分割電圧をＮ
ＭＯＳ２２２のゲートに印可する。このときＮＭＯＳ２
２２はＮ型トランジスタの特性に従い電源電圧に依存す
る抵抗体となる。
ー”の選択制御信号２２３を印可するとＰＭＯＳ２２１
は”オン”し、第１の検出抵抗Ｒｘと第２の検出抵抗Ｒ
ｙは接地−電源間の電圧を分割して、その分割電圧をＮ
ＭＯＳ２２２のゲートに印可する。このときＮＭＯＳ２
２２はＮ型トランジスタの特性に従い電源電圧に依存す
る抵抗体となる。
【００３８】図３は本発明の電源電圧検出回路の電源電
圧と分割電圧との関係を示す図である。図３に示すよう
に定抵抗である第１の検出抵抗Ｒｘと第２の検出抵抗Ｒ
ｙによる分割比は一定であるため任意の検出電圧Ｖｄよ
り電源電圧が大きくなると分割電圧と電源電圧の電位差
は大きくなる。
圧と分割電圧との関係を示す図である。図３に示すよう
に定抵抗である第１の検出抵抗Ｒｘと第２の検出抵抗Ｒ
ｙによる分割比は一定であるため任意の検出電圧Ｖｄよ
り電源電圧が大きくなると分割電圧と電源電圧の電位差
は大きくなる。
【００３９】反対に検出電圧より電源電圧が小さくなる
と分割電圧と電源電圧との電圧差は小さくなる。このこ
とによりＮＭＯＳ２２２はＮ型のトランジスタの特性に
従い電源電圧が大きくなるとオン抵抗は小さくなり、電
源電圧が小さくなるとオン抵抗は大きくなることがわか
る。
と分割電圧と電源電圧との電圧差は小さくなる。このこ
とによりＮＭＯＳ２２２はＮ型のトランジスタの特性に
従い電源電圧が大きくなるとオン抵抗は小さくなり、電
源電圧が小さくなるとオン抵抗は大きくなることがわか
る。
【００４０】つぎに図１に示す第１の波形整形手段２３
の動作について説明する。第１の波形整形手段２３はバ
ッファで、しきい値である電源電圧の半分を境に”ハ
イ”側の入力信号を受けたとき”ハイ”を出力し、反対
に”ロー”側の入力信号を受けたとき”ロー”を出力す
る。
の動作について説明する。第１の波形整形手段２３はバ
ッファで、しきい値である電源電圧の半分を境に”ハ
イ”側の入力信号を受けたとき”ハイ”を出力し、反対
に”ロー”側の入力信号を受けたとき”ロー”を出力す
る。
【００４１】つぎに本発明の実施例の電源電圧検出回路
全体の動作について説明する。図４は本発明の電源電圧
検出回路の動作タイミングを示す図である。可変抵抗手
段２１を構成する外部入力端子ＰＡＤ１〜ＰＡＤ４に信
号を入力して可変抵抗手段２１を抵抗値ｒｄの定抵抗体
とする。
全体の動作について説明する。図４は本発明の電源電圧
検出回路の動作タイミングを示す図である。可変抵抗手
段２１を構成する外部入力端子ＰＡＤ１〜ＰＡＤ４に信
号を入力して可変抵抗手段２１を抵抗値ｒｄの定抵抗体
とする。
【００４２】つぎに検出電圧選択手段２２を構成するＰ
ＭＯＳ２２１のゲート端子に図４に示すような選択制御
信号を印可する。
ＭＯＳ２２１のゲート端子に図４に示すような選択制御
信号を印可する。
【００４３】図４に示す選択制御信号は”ロー”のとき
に検出電圧選択手段２２を選択し、”ハイ”のときには
非選択としている。従って図４の検出信号に示すように
選択期間に電源電圧を検出し、電源電圧が検出電圧より
大きいとき波形背景趣団２３は”ロー”を出力し、電源
電圧が検出電圧より小さいとき波形整形回路２３は”ハ
イ”を出力している。
に検出電圧選択手段２２を選択し、”ハイ”のときには
非選択としている。従って図４の検出信号に示すように
選択期間に電源電圧を検出し、電源電圧が検出電圧より
大きいとき波形背景趣団２３は”ロー”を出力し、電源
電圧が検出電圧より小さいとき波形整形回路２３は”ハ
イ”を出力している。
【００４４】上記本発明の実施例では検出電圧選択手段
１２を構成する第１の検出抵抗Ｒｘと第２の検出抵抗Ｒ
ｙとの比を変えることで電源電圧の検出電圧を調整する
ことを述べたが、ＮＭＯＳ２２２のチャネル幅またはチ
ャネル長を調整することでも検出電圧を調整することが
できることはあきらかである。
１２を構成する第１の検出抵抗Ｒｘと第２の検出抵抗Ｒ
ｙとの比を変えることで電源電圧の検出電圧を調整する
ことを述べたが、ＮＭＯＳ２２２のチャネル幅またはチ
ャネル長を調整することでも検出電圧を調整することが
できることはあきらかである。
【００４５】
【発明の効果】以上の説明で明らかなように、本発明の
電源電圧検出回路によれば、可変抵抗手段において抵抗
体とＰ型ＭＯＳトランジスタを並列に接続し、Ｐ型ＭＯ
Ｓトランジスタの制御信号を直接外部入力端子からとる
ことで、外部入力信号で直接抵抗体の抵抗値を無効化す
ることができ、可変抵抗手段を構成するデコード回路を
必要としないため回路規模を縮小でき、さらに制御信号
を遅延させる原因となる負荷容量を低減することが可能
となる。
電源電圧検出回路によれば、可変抵抗手段において抵抗
体とＰ型ＭＯＳトランジスタを並列に接続し、Ｐ型ＭＯ
Ｓトランジスタの制御信号を直接外部入力端子からとる
ことで、外部入力信号で直接抵抗体の抵抗値を無効化す
ることができ、可変抵抗手段を構成するデコード回路を
必要としないため回路規模を縮小でき、さらに制御信号
を遅延させる原因となる負荷容量を低減することが可能
となる。
【図１】本発明による電源電圧検出回路の構成を示すブ
ロック図である。
ロック図である。
【図２】従来の電源電圧検出回路の構成を示すブロック
図である。
図である。
【図３】本発明の実施例における電源電圧検出回路の電
源電圧と分割電圧との関係を示す図である。
源電圧と分割電圧との関係を示す図である。
【図４】本発明の実施例における電源電圧検出回路の動
作タイミングを示す図である。
作タイミングを示す図である。
２１ 可変抵抗手段 ２１１ Ｐ型電解効果型トランジスタ ２１２ Ｐ型電解効果型トランジスタ ２１３ Ｐ型電解効果型トランジスタ ２１４ Ｐ型電解効果型トランジスタ ２２ 検出電圧選択手段 ２２１ Ｐ型電解効果型トランジスタ ２２２ Ｎ型電解効果型トランジスタ ２３ 波形整形手段 Ｒｘ 第１の検出電圧抵抗 Ｒｙ 第２の検出電圧抵抗
Claims (3)
- 【請求項１】 電源間に可変抵抗調整手段と検出電圧選
択手段を直列に接続し、可変抵抗調整手段と検出電圧選
択手段の接続点に波形整形手段を接続することを特徴と
する電源電圧検出回路。 - 【請求項２】 前記可変抵抗調整手段は一端をＰＭＯＳ
のソースに接続し他端を該ＰＭＯＳのドレインに接続し
た抵抗体を少なくとも１つ以上直列に接続し、該ＰＭＯ
Ｓのゲートに制御信号が入力されていることを特徴とす
る請求項１に記載の電源電圧検出回路。 - 【請求項３】 前記検出電圧選択手段はソースをＶＤＤ
に接続し、ゲートに電圧選択信号を入力したＰＭＯＳの
ドレインを可変抵抗調整手段に接続し、ソースをＶＳＳ
に接続したＮＭＯＳと、一端を該ＮＭＯＳのゲートに接
続し他端を該ＰＭＯＳのドレインに接続した抵抗体と、
一端を該ＮＭＯＳのゲートに接続し他端をＶＳＳに接続
した抵抗体で構成されていることを特徴とする請求項１
に記載の電源電圧検出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8070174A JP2000019270A (ja) | 1996-03-26 | 1996-03-26 | 電源電圧検出回路 |
| PCT/JP1997/001007 WO1997036181A1 (fr) | 1996-03-26 | 1997-03-26 | Circuit de detection de la tension d'alimentation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8070174A JP2000019270A (ja) | 1996-03-26 | 1996-03-26 | 電源電圧検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000019270A true JP2000019270A (ja) | 2000-01-21 |
Family
ID=13423911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8070174A Pending JP2000019270A (ja) | 1996-03-26 | 1996-03-26 | 電源電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000019270A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012182764A (ja) * | 2011-03-03 | 2012-09-20 | Seiko Epson Corp | 発振器 |
-
1996
- 1996-03-26 JP JP8070174A patent/JP2000019270A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012182764A (ja) * | 2011-03-03 | 2012-09-20 | Seiko Epson Corp | 発振器 |
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