JP2000013452A - デ―タ・パルス検出方法およびデ―タ・パルス受信機 - Google Patents
デ―タ・パルス検出方法およびデ―タ・パルス受信機Info
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- JP2000013452A JP2000013452A JP11122255A JP12225599A JP2000013452A JP 2000013452 A JP2000013452 A JP 2000013452A JP 11122255 A JP11122255 A JP 11122255A JP 12225599 A JP12225599 A JP 12225599A JP 2000013452 A JP2000013452 A JP 2000013452A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
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- Dc Digital Transmission (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】自動ヒステリシス調整が可能なデータ・パルス
受信機を提供する。 【解決手段】 本発明のデータとクロック・チャネルを
含む高速データ伝送媒体上で伝播するデータ信号を受信
するデータ・パルス受信機は、伝送媒体のデータ・チャ
ネルと結合されデータ・パルスを受信する第１の入力
と；伝送媒体のクロック・チャネルと結合されクロック
信号を受信する第２の入力と；第２の入力に結合され、
クロック信号に基づいて少なくとも部分的にヒステリシ
ス制御信号を生成するヒステリシス生成手段と；第１の
入力とヒステリシス生成手段に結合され、ヒステリシス
制御信号を受信し、増幅されたデータ・パルスを出力す
るデータ・パルス検出器とを含む。
受信機を提供する。 【解決手段】 本発明のデータとクロック・チャネルを
含む高速データ伝送媒体上で伝播するデータ信号を受信
するデータ・パルス受信機は、伝送媒体のデータ・チャ
ネルと結合されデータ・パルスを受信する第１の入力
と；伝送媒体のクロック・チャネルと結合されクロック
信号を受信する第２の入力と；第２の入力に結合され、
クロック信号に基づいて少なくとも部分的にヒステリシ
ス制御信号を生成するヒステリシス生成手段と；第１の
入力とヒステリシス生成手段に結合され、ヒステリシス
制御信号を受信し、増幅されたデータ・パルスを出力す
るデータ・パルス検出器とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、信号処理に関し、
特に、非同期転送モード信号伝送の分野に関する。さら
に詳細には、本発明は、高速データ伝送媒体上で伝播す
るデータ信号を受信するデータ・パルス受信機に関し、
一方、伝送媒体を介して受信した分布高速データの特徴
を示す実質的な信号レベル減衰を補償する方法に関す
る。この媒体は、データとクロック・チャネルの両方を
含んでいる。ヒステリシス制御信号は、クロック信号か
ら生成され、このデータ信号によって運搬されるデータ
・パルスの検出中に、不要なノイズ信号を区別するため
に用いられる。
特に、非同期転送モード信号伝送の分野に関する。さら
に詳細には、本発明は、高速データ伝送媒体上で伝播す
るデータ信号を受信するデータ・パルス受信機に関し、
一方、伝送媒体を介して受信した分布高速データの特徴
を示す実質的な信号レベル減衰を補償する方法に関す
る。この媒体は、データとクロック・チャネルの両方を
含んでいる。ヒステリシス制御信号は、クロック信号か
ら生成され、このデータ信号によって運搬されるデータ
・パルスの検出中に、不要なノイズ信号を区別するため
に用いられる。
【０００２】
【従来の技術】情報ハイウェイの到来と通信の拡大と共
に、データ伝送の質と高速化が求められている。通信分
野でもコンピュータ分野でも、たとえば多重プロセッサ
・コンピュータ内におけるメモリとプロセッサ間におい
て、大量のデータをポイント・ツー・ポイントで伝送す
るニーズがある。多くの接続と結合されたデータ・ビッ
トが多いため、相互接続ボトルネックが発生し、大量の
データ・ドライバが必要となり、それに伴って大量の電
力が必要になってきた。
に、データ伝送の質と高速化が求められている。通信分
野でもコンピュータ分野でも、たとえば多重プロセッサ
・コンピュータ内におけるメモリとプロセッサ間におい
て、大量のデータをポイント・ツー・ポイントで伝送す
るニーズがある。多くの接続と結合されたデータ・ビッ
トが多いため、相互接続ボトルネックが発生し、大量の
データ・ドライバが必要となり、それに伴って大量の電
力が必要になってきた。
【０００３】この輻輳状態を克服するために採用されて
いる方法の１つに、多くのパラレル・ビット・ストリー
ムを高いレートのシリアル・ビット・ストリームに多重
化し、必要な電気的接続の数を減らすという方法があ
る。たとえばデータ信号を例えば５０Ｍｂ／ｓから１Ｇ
ｂ／ｓに結合することができる低電力の多重化および分
離化回路へのニーズが多くの商業的な集積回路ベンダー
の関心の的になっている。それでもなお、コンピュータ
業界および通信業界はさらに低電力の解決策を求めてい
る。
いる方法の１つに、多くのパラレル・ビット・ストリー
ムを高いレートのシリアル・ビット・ストリームに多重
化し、必要な電気的接続の数を減らすという方法があ
る。たとえばデータ信号を例えば５０Ｍｂ／ｓから１Ｇ
ｂ／ｓに結合することができる低電力の多重化および分
離化回路へのニーズが多くの商業的な集積回路ベンダー
の関心の的になっている。それでもなお、コンピュータ
業界および通信業界はさらに低電力の解決策を求めてい
る。
【０００４】通信切り換え装置内の相互接続の数を減ら
すために採用され、効果を上げている技術として、非接
点バックプレーンが知られている。これは方向性カップ
リング原則に基づいた技術で、データ転送は隣接導体間
で行われる。このようなカップリング・コネクタの例
は、１９９５年７月１１日にＷｏｎｇに対して特許され
ノーザン・テレコム社に譲渡された米国特許５，４３
２，４８６に開示されている。このような方法は、マル
チポイント接続による信号の損失なしに、受動バックプ
レーンを介して、ポイント対マルチポイントおよびマル
チポイント対ポイントのデータ送信を可能にする。この
方法では、マルチ・ギガビット／秒のシリアル・データ
は、データ情報がデータ変遷に含まれるような小さい比
率の交流結合の形態を用いている。それによって、例え
ば、１ギガヘルツ未満の信号帯域幅を送信する要求はな
くなる。このような方法では、分離化回路で受信された
データはかなり減衰している。ピーク・ツー・ピークで
７０ｍｖまたはそれより小さい信号レベルは、一般的で
はない。従って、このデータを確実に受信するには、信
号増幅、広帯域周波数、整合入力インピーダンス、不要
ノイズ信号に対して識別化を行うヒステリシスのある形
を含む特別な技術を要する。その後、結果信号は、ＮＲ
Ｚフォーマットに戻さなければならない。
すために採用され、効果を上げている技術として、非接
点バックプレーンが知られている。これは方向性カップ
リング原則に基づいた技術で、データ転送は隣接導体間
で行われる。このようなカップリング・コネクタの例
は、１９９５年７月１１日にＷｏｎｇに対して特許され
ノーザン・テレコム社に譲渡された米国特許５，４３
２，４８６に開示されている。このような方法は、マル
チポイント接続による信号の損失なしに、受動バックプ
レーンを介して、ポイント対マルチポイントおよびマル
チポイント対ポイントのデータ送信を可能にする。この
方法では、マルチ・ギガビット／秒のシリアル・データ
は、データ情報がデータ変遷に含まれるような小さい比
率の交流結合の形態を用いている。それによって、例え
ば、１ギガヘルツ未満の信号帯域幅を送信する要求はな
くなる。このような方法では、分離化回路で受信された
データはかなり減衰している。ピーク・ツー・ピークで
７０ｍｖまたはそれより小さい信号レベルは、一般的で
はない。従って、このデータを確実に受信するには、信
号増幅、広帯域周波数、整合入力インピーダンス、不要
ノイズ信号に対して識別化を行うヒステリシスのある形
を含む特別な技術を要する。その後、結果信号は、ＮＲ
Ｚフォーマットに戻さなければならない。
【０００５】同時係属中の出願であるジョン・ウイリア
ムソン等（John Williamson et al.）による「非接触バ
スに対するノイズ・キャンセル修正」（ノーザンテレコ
ム社に譲渡）には、上述の信号に類似したかなり減衰さ
れた信号の交流結合を行う差動マイクロウエーブ・カプ
ラが開示されている。このカプラは、バイアス、コネク
タおよび他の制御されたインピーダンス不連続源によっ
て発生した望ましくないデータ・パルスの反射をキャン
セルする。この効果は、カプラの入力の構成によって供
給され、その一方はアースにショートされ、他方はオー
プン回路になっている。この入力のオープン・ショート
構成の目的は、他の入力に関して、１つの入力で好まし
くない反射極性を反転させることであり、これによっ
て、差動反射を共通モード反射に変える。しかしなが
ら、このオープン・ショート構成の結果、カプラの出力
は非整合直流特性を有するようになる。
ムソン等（John Williamson et al.）による「非接触バ
スに対するノイズ・キャンセル修正」（ノーザンテレコ
ム社に譲渡）には、上述の信号に類似したかなり減衰さ
れた信号の交流結合を行う差動マイクロウエーブ・カプ
ラが開示されている。このカプラは、バイアス、コネク
タおよび他の制御されたインピーダンス不連続源によっ
て発生した望ましくないデータ・パルスの反射をキャン
セルする。この効果は、カプラの入力の構成によって供
給され、その一方はアースにショートされ、他方はオー
プン回路になっている。この入力のオープン・ショート
構成の目的は、他の入力に関して、１つの入力で好まし
くない反射極性を反転させることであり、これによっ
て、差動反射を共通モード反射に変える。しかしなが
ら、このオープン・ショート構成の結果、カプラの出力
は非整合直流特性を有するようになる。
【０００６】分布型高速データの分野における他の発明
に、同時係属中の２つのアメリカ特許「シリアル・マル
チＧｂ／ｓデータ受信機」と「マルチＧｂ／ｓデータ・
パルス受信機」がある。これらは両方とも、アンソニー
Ｋ．Ｄ．ブラウン（AnthonyK. D. Brown）によって発明
され、ノーザンテレコム社に譲渡されている。これら２
つのドキュメントは、シリアル・マルチＧｂ／ｓデータ
受信機を開示している。このシリアル・マルチＧｂ／ｓ
データ受信機の特性には、広帯域周波数、整合入力イン
ピーダンスが含まれ、特に、非常に小さい連続データ信
号の自動ヒステリシス調整方法が含まれる。第２の発明
「マルチＧｂ／ｓデータ・パルス受信機」は、従来の受
信機を改良している。これは、従来の受信機が、カプラ
の出力の非整合直流特性によって起こる直流バイアスの
問題のために、ウイリアムソン（Williamson）が開示し
ているタイプのカプラに関する動作が適切でないためで
ある。改良された受信機は、カプラに表れる直流バイア
ス問題に影響を受けることがなく、カプラによって生じ
る共通モード反射を阻止する。
に、同時係属中の２つのアメリカ特許「シリアル・マル
チＧｂ／ｓデータ受信機」と「マルチＧｂ／ｓデータ・
パルス受信機」がある。これらは両方とも、アンソニー
Ｋ．Ｄ．ブラウン（AnthonyK. D. Brown）によって発明
され、ノーザンテレコム社に譲渡されている。これら２
つのドキュメントは、シリアル・マルチＧｂ／ｓデータ
受信機を開示している。このシリアル・マルチＧｂ／ｓ
データ受信機の特性には、広帯域周波数、整合入力イン
ピーダンスが含まれ、特に、非常に小さい連続データ信
号の自動ヒステリシス調整方法が含まれる。第２の発明
「マルチＧｂ／ｓデータ・パルス受信機」は、従来の受
信機を改良している。これは、従来の受信機が、カプラ
の出力の非整合直流特性によって起こる直流バイアスの
問題のために、ウイリアムソン（Williamson）が開示し
ているタイプのカプラに関する動作が適切でないためで
ある。改良された受信機は、カプラに表れる直流バイア
ス問題に影響を受けることがなく、カプラによって生じ
る共通モード反射を阻止する。
【０００７】従って、標準通信論理は、伝送ビット・エ
ラー・レートが１０-14を得るため、入力ノイズレベル
対ヒステリシス・レベルが−２４デシベルのオーダのレ
ベルになるべきであると述べている。このビット・エラ
ー・レートを得るために、受信機のヒステリシス・レベ
ルを調整する際には、データの信号レベルが受信機に知
られていることが必要である。信号レベルは、データ・
ドライバ（電力供給、プロセスおよび温度）での変動に
よって変動し、伝送媒体と減衰の変動によっても変動す
る。よって、受信機で信号のレベルを連続的に監視する
ことが必要となる。
ラー・レートが１０-14を得るため、入力ノイズレベル
対ヒステリシス・レベルが−２４デシベルのオーダのレ
ベルになるべきであると述べている。このビット・エラ
ー・レートを得るために、受信機のヒステリシス・レベ
ルを調整する際には、データの信号レベルが受信機に知
られていることが必要である。信号レベルは、データ・
ドライバ（電力供給、プロセスおよび温度）での変動に
よって変動し、伝送媒体と減衰の変動によっても変動す
る。よって、受信機で信号のレベルを連続的に監視する
ことが必要となる。
【０００８】
【発明が解決しようとする課題】したがって、マルチＧ
ｂ／ｓデータ・パルス受信機は、連続的なデータ信号に
関する自動ヒステリシス調整を行っている間、ＡＴＭス
タイル・データに関するヒステリシス調整を簡単にサポ
ートすることができないという問題がある。
ｂ／ｓデータ・パルス受信機は、連続的なデータ信号に
関する自動ヒステリシス調整を行っている間、ＡＴＭス
タイル・データに関するヒステリシス調整を簡単にサポ
ートすることができないという問題がある。
【０００９】非同期転送モード（ＡＴＭ）は接続指向型
パケット切り替え技術であり、ここで、すべてのパケッ
トは固定長（５３バイト）である。一般的には、ＡＴＭ
スタイルのデータは、この定義に必ずしも従うことはな
く、可変長のパケットで成りたっていてもよい。しかし
ながら、このスタイルのデータは、バーストという性質
があり、バーストのピーク・レートで送信されなければ
ならない。このとき、バースト間の平均到着時間は、非
常に長く、ランダムに分布している。このデータの断続
的な性質のため、データを連続的に監視することは困難
であり、関連の時定数は、ヒステリシス制御を緊急に調
整するには長すぎる。したがって、信号強度と、時間と
距離の変動を連続的に補償することは難しい。
パケット切り替え技術であり、ここで、すべてのパケッ
トは固定長（５３バイト）である。一般的には、ＡＴＭ
スタイルのデータは、この定義に必ずしも従うことはな
く、可変長のパケットで成りたっていてもよい。しかし
ながら、このスタイルのデータは、バーストという性質
があり、バーストのピーク・レートで送信されなければ
ならない。このとき、バースト間の平均到着時間は、非
常に長く、ランダムに分布している。このデータの断続
的な性質のため、データを連続的に監視することは困難
であり、関連の時定数は、ヒステリシス制御を緊急に調
整するには長すぎる。したがって、信号強度と、時間と
距離の変動を連続的に補償することは難しい。
【００１０】上記の背景技術において、この技術分野で
は、伝送媒体上の分布型高速データ信号の減衰を補償で
きるデータ・パルス受信機およびその方法が必要である
ことを示している。
は、伝送媒体上の分布型高速データ信号の減衰を補償で
きるデータ・パルス受信機およびその方法が必要である
ことを示している。
【００１１】本発明の目的は、自動ヒステリシス調整が
可能なデータ・パルス受信機を提供することにある。
可能なデータ・パルス受信機を提供することにある。
【００１２】本発明のさらなる目的は、データ・パルス
受信機で用いられるヒステリシス制御信号を生成できる
信号処理回路を提供することにある。
受信機で用いられるヒステリシス制御信号を生成できる
信号処理回路を提供することにある。
【００１３】本発明のまたさらなる目的は、データ・パ
ルス受信機中でヒステリシス調整を行う新しい方法を提
供することにある。
ルス受信機中でヒステリシス調整を行う新しい方法を提
供することにある。
【００１４】
【課題を解決するための手段】本発明の第１の側面によ
れば、本発明は、データとクロック・チャネルを含む高
速データ伝送媒体上で伝播するデータ信号を受信するデ
ータ・パルス受信機において：伝送媒体のデータ・チャ
ネルと結合されデータ・パルスを受信する第１の入力
と；伝送媒体のクロック・チャネルと結合されクロック
信号を受信する第２の入力と；第２の入力に結合され、
クロック信号に基づいて少なくとも部分的にヒステリシ
ス制御信号を生成するヒステリシス生成手段と；第１の
入力とヒステリシス生成手段に結合され、ヒステリシス
制御信号を受信し、増幅されたデータ・パルスを出力す
るデータ・パルス検出器とを含むように構成される。
れば、本発明は、データとクロック・チャネルを含む高
速データ伝送媒体上で伝播するデータ信号を受信するデ
ータ・パルス受信機において：伝送媒体のデータ・チャ
ネルと結合されデータ・パルスを受信する第１の入力
と；伝送媒体のクロック・チャネルと結合されクロック
信号を受信する第２の入力と；第２の入力に結合され、
クロック信号に基づいて少なくとも部分的にヒステリシ
ス制御信号を生成するヒステリシス生成手段と；第１の
入力とヒステリシス生成手段に結合され、ヒステリシス
制御信号を受信し、増幅されたデータ・パルスを出力す
るデータ・パルス検出器とを含むように構成される。
【００１５】一例として、データ・パルス検出器は、一
対のトランジスタを含むフリップ・フロップの回路であ
る。ヒステリシス生成手段は、テール電流の制御量をト
ランジスタと関連負荷抵抗中を通過させる電流源を含
む。テール電流の大きさは、回路のデータ・パルス検出
レベルを制御する。ヒステリシス生成手段は、クロック
信号に基づいてこのテール電流を制御し、データ・パル
ス検出レベルを連続的に調整する。
対のトランジスタを含むフリップ・フロップの回路であ
る。ヒステリシス生成手段は、テール電流の制御量をト
ランジスタと関連負荷抵抗中を通過させる電流源を含
む。テール電流の大きさは、回路のデータ・パルス検出
レベルを制御する。ヒステリシス生成手段は、クロック
信号に基づいてこのテール電流を制御し、データ・パル
ス検出レベルを連続的に調整する。
【００１６】本発明の第２の側面によれば、本発明は、
データとクロック・チャネルを含む高速データ伝送媒体
上で伝播するデータ信号を受信するデータ・パルス受信
機で用いられるヒステリシス制御信号を生成できるパル
ス検出回路において：上記のパルス検出回路は、伝送媒
体のクロック・チャネルに結合されクロック信号を受信
する入力と；上記の入力に結合され、クロック信号に基
づいて少なくとも部分的にヒステリシス制御信号を生成
するためのヒステリシス生成手段とを含み、上記のヒス
テリシス制御信号は、データ・パルス受信機のデータ・
パルス検出器のパルス検出レベルを調整できるように構
成される。
データとクロック・チャネルを含む高速データ伝送媒体
上で伝播するデータ信号を受信するデータ・パルス受信
機で用いられるヒステリシス制御信号を生成できるパル
ス検出回路において：上記のパルス検出回路は、伝送媒
体のクロック・チャネルに結合されクロック信号を受信
する入力と；上記の入力に結合され、クロック信号に基
づいて少なくとも部分的にヒステリシス制御信号を生成
するためのヒステリシス生成手段とを含み、上記のヒス
テリシス制御信号は、データ・パルス受信機のデータ・
パルス検出器のパルス検出レベルを調整できるように構
成される。
【００１７】本発明の第３の側面によれば、本発明は、
データとクロック・チャネルを含む高速データ伝送媒体
上で伝播されるデータ信号を受信する方法において：高
速データ伝送媒体のデータ・チャネル上を伝播する信号
中の変動を感知し、上記の変動はデータ・パルスを潜在
的に表し；高速データ伝送媒体のクロック・チャネル上
を伝播するクロック信号を検出し；ヒステリシス制御信
号を生成するために、検出されたクロック信号を処理
し；上記のヒステリシス制御信号を用いて、上記のデー
タ・チャネル上で感知されたどの変動がデータ・パルス
を表わすかを決定することを含むことを特徴とするデー
タ信号受信方法。
データとクロック・チャネルを含む高速データ伝送媒体
上で伝播されるデータ信号を受信する方法において：高
速データ伝送媒体のデータ・チャネル上を伝播する信号
中の変動を感知し、上記の変動はデータ・パルスを潜在
的に表し；高速データ伝送媒体のクロック・チャネル上
を伝播するクロック信号を検出し；ヒステリシス制御信
号を生成するために、検出されたクロック信号を処理
し；上記のヒステリシス制御信号を用いて、上記のデー
タ・チャネル上で感知されたどの変動がデータ・パルス
を表わすかを決定することを含むことを特徴とするデー
タ信号受信方法。
【００１８】
【発明の実施の形態】実施の形態１．図１は、本発明に
よるデータ・パルス検出器と、データ受信機のコンポー
ネントの好ましい実施の形態を示す回路図である。デー
タ・パルス検出器１００は、ベース１０４，エミッタ１
０６およびコレクタ１０８を含むベース接地増幅器１０
２を含む。また、ベース接地増幅器１１０は、ベース１
１２，エミッタ１１４およびコレクタ１１６を含む。ベ
ース１０４および１１２は、アース１１８に接続され、
典型的には、１．３ボルトの直流でバイアスされる。
よるデータ・パルス検出器と、データ受信機のコンポー
ネントの好ましい実施の形態を示す回路図である。デー
タ・パルス検出器１００は、ベース１０４，エミッタ１
０６およびコレクタ１０８を含むベース接地増幅器１０
２を含む。また、ベース接地増幅器１１０は、ベース１
１２，エミッタ１１４およびコレクタ１１６を含む。ベ
ース１０４および１１２は、アース１１８に接続され、
典型的には、１．３ボルトの直流でバイアスされる。
【００１９】データ・パルス検出器１００を動作させる
データ信号は、入力１２０と１２２に印加される。これ
らの入力のダミー負荷は、抵抗とコンデンサの直列回路
を含む。これらの詳細については後述する。検出され増
幅されたデータ・パルスは、出力１６６と１６８に現れ
る。
データ信号は、入力１２０と１２２に印加される。これ
らの入力のダミー負荷は、抵抗とコンデンサの直列回路
を含む。これらの詳細については後述する。検出され増
幅されたデータ・パルスは、出力１６６と１６８に現れ
る。
【００２０】入力１２０と１２２に印加されたデータ信
号は、典型的には、図３に示されるタイプのウイリアム
ソン・カプラから得られる。このカプラは、データとク
ロック・チャネルを含む高速伝送媒体を用いて動作す
る。差動データ・ドライバ３０２は、送信チャネル３０
４と３０６上で、差動信号を送信する。カプラ３００は
差動信号を検出し、オープン・カプラ出力３０８と直流
接地カプラ出力３１０上で、差動データ・パルスを出力
する。高速データ伝送媒体上で検出される各信号は、個
々のウイリアムソン・カプラを必要とする。本発明のデ
ータ・パルス受信機回路は、少なくとも２つのウイリア
ムソン・カプラが必要となる。１つは、データ信号の検
出に必要で、もう１つはクロック信号の検出に必要とな
る。
号は、典型的には、図３に示されるタイプのウイリアム
ソン・カプラから得られる。このカプラは、データとク
ロック・チャネルを含む高速伝送媒体を用いて動作す
る。差動データ・ドライバ３０２は、送信チャネル３０
４と３０６上で、差動信号を送信する。カプラ３００は
差動信号を検出し、オープン・カプラ出力３０８と直流
接地カプラ出力３１０上で、差動データ・パルスを出力
する。高速データ伝送媒体上で検出される各信号は、個
々のウイリアムソン・カプラを必要とする。本発明のデ
ータ・パルス受信機回路は、少なくとも２つのウイリア
ムソン・カプラが必要となる。１つは、データ信号の検
出に必要で、もう１つはクロック信号の検出に必要とな
る。
【００２１】図１に戻ると、直流オープン入力１２０
は、インピーダンス整合抵抗１２８を介して、増幅器１
０２のエミッタ１０６に接続される。インピーダンス整
合抵抗１３０は、接地入力１２２と増幅器１１０のエミ
ッタ１１４とを接続する。差動データ・パルスは、カプ
ラ出力３０８と３１０のそれぞれから、入力１２０と１
２２に供給される。バイアス抵抗１２４は、エミッタ１
０６と外部アース１７２間に接続される。整合抵抗１２
６は、一端がエミッタ１１４に接続され、他端が非接続
となり、直流バイアス抵抗１２４の寄生容量によって検
出されたオン・チップ基板ノイズを補償する。基板ノイ
ズが最小の場合には、抵抗１２６は受信機回路から除外
されても良い。
は、インピーダンス整合抵抗１２８を介して、増幅器１
０２のエミッタ１０６に接続される。インピーダンス整
合抵抗１３０は、接地入力１２２と増幅器１１０のエミ
ッタ１１４とを接続する。差動データ・パルスは、カプ
ラ出力３０８と３１０のそれぞれから、入力１２０と１
２２に供給される。バイアス抵抗１２４は、エミッタ１
０６と外部アース１７２間に接続される。整合抵抗１２
６は、一端がエミッタ１１４に接続され、他端が非接続
となり、直流バイアス抵抗１２４の寄生容量によって検
出されたオン・チップ基板ノイズを補償する。基板ノイ
ズが最小の場合には、抵抗１２６は受信機回路から除外
されても良い。
【００２２】コレクタ１０８と１１６は、負荷抵抗１４
２と１４４をそれぞれ介して正の電源１４０に接続され
る。負荷抵抗１４２および１４４は、バイポーラ・トラ
ンジスタ１４６および１４８と共に再生フリップフロッ
プ１５０を形成する。フリップフロップ１５０は、デー
タ・パルス検出回路の中心をなし、リターン・ツー・ゼ
ロ（ＲＺ）パルス信号を、ノンリターン・ツー・ゼロ
（ＮＲＺ）フォーマット出力信号に再変換する。トラン
ジスタ１４６と４８は、共通接続エミッタ１５２と１５
４、コレクタ１５６と１５８およびベース１６０と１６
２とを含む。共通接続エミッタ１５２と１５４には戻り
パスを有する電流源１６４が供給され、その挿入電流源
１６４は内部オン・チップ・アース１７０に対して、テ
ール電流を供給する。ＮＲＺフォーマットの出力信号
は、相補出力端子１６６と１６８に供給される。
２と１４４をそれぞれ介して正の電源１４０に接続され
る。負荷抵抗１４２および１４４は、バイポーラ・トラ
ンジスタ１４６および１４８と共に再生フリップフロッ
プ１５０を形成する。フリップフロップ１５０は、デー
タ・パルス検出回路の中心をなし、リターン・ツー・ゼ
ロ（ＲＺ）パルス信号を、ノンリターン・ツー・ゼロ
（ＮＲＺ）フォーマット出力信号に再変換する。トラン
ジスタ１４６と４８は、共通接続エミッタ１５２と１５
４、コレクタ１５６と１５８およびベース１６０と１６
２とを含む。共通接続エミッタ１５２と１５４には戻り
パスを有する電流源１６４が供給され、その挿入電流源
１６４は内部オン・チップ・アース１７０に対して、テ
ール電流を供給する。ＮＲＺフォーマットの出力信号
は、相補出力端子１６６と１６８に供給される。
【００２３】電流源１６４によって生成されたテール電
流は、ヒステリシス制御信号であり、フリップフロップ
１５０のパルス検出レベルを調整する。この制御信号は
クロック信号から派生している。詳細については後述す
る。
流は、ヒステリシス制御信号であり、フリップフロップ
１５０のパルス検出レベルを調整する。この制御信号は
クロック信号から派生している。詳細については後述す
る。
【００２４】入力１２２が直流接地カプラ出力３１０に
接続されるとき、インピーダンス整合抵抗１３０は、増
幅器１１０に対して直流電流パスを接地する。このパス
を介して流れる直流電流は、増幅器１１０をバイアスす
る。ベース１１２に１．３ボルトの直流電圧が印加され
るとき、典型的な値１００オームのインピーダンス整合
抵抗１３０には、４ミリアンペアのオーダの直流バイア
ス電流が流れる。
接続されるとき、インピーダンス整合抵抗１３０は、増
幅器１１０に対して直流電流パスを接地する。このパス
を介して流れる直流電流は、増幅器１１０をバイアスす
る。ベース１１２に１．３ボルトの直流電圧が印加され
るとき、典型的な値１００オームのインピーダンス整合
抵抗１３０には、４ミリアンペアのオーダの直流バイア
ス電流が流れる。
【００２５】バイアス抵抗１２４は、増幅器１０２の直
流電流パスを外部アース１７２に供給する。ベース１０
４に１．３ボルトの直流電圧が印加されるとき、典型的
な値１００オームの直流バイアス抵抗１２４には、４ミ
リアンペアのオーダの直流バイアス電流が流れる。直流
バイアス抵抗１２４は、ベース接地増幅器１０２と１１
０の交流特性に対して、大きな不均衡を起こすことはな
い。なぜなら、これは、ベース接地増幅器１０２の５オ
ームのオーダのエミッタ・インピーダンスに、並列に接
続されているからである。このインピーダンスは、ベー
ス接地増幅器１０２の直流バイアス電流に依存してい
る。
流電流パスを外部アース１７２に供給する。ベース１０
４に１．３ボルトの直流電圧が印加されるとき、典型的
な値１００オームの直流バイアス抵抗１２４には、４ミ
リアンペアのオーダの直流バイアス電流が流れる。直流
バイアス抵抗１２４は、ベース接地増幅器１０２と１１
０の交流特性に対して、大きな不均衡を起こすことはな
い。なぜなら、これは、ベース接地増幅器１０２の５オ
ームのオーダのエミッタ・インピーダンスに、並列に接
続されているからである。このインピーダンスは、ベー
ス接地増幅器１０２の直流バイアス電流に依存してい
る。
【００２６】抵抗１２４と１３０は、非対称カプラ出力
３０８と３１０が、それぞれの入力に接続されていると
き、ベース接地増幅器１０２と１１０それぞれに、対称
な直流バイアス電流を供給する。
３０８と３１０が、それぞれの入力に接続されていると
き、ベース接地増幅器１０２と１１０それぞれに、対称
な直流バイアス電流を供給する。
【００２７】内部オンチップ・アース１７０に現れる内
部ノイズの影響を減少させるために、増幅器１０２の直
流バイアス電流の戻りパスは、外部アース１７２によっ
て供給される。したがって、アースにショートされたカ
プラ出力が外部アースに接続されているときには、外部
アースでのノイズは、共通モードノイズとして増幅器に
現れる。したがって、このノイズは、受信機１００によ
って阻止され、増幅器は、共通モード干渉反射の影響を
実質的には被らない。外部アース１７２への戻りパス
は、内部オンチップ・アース１７０への戻りパスと比較
して、ＮＲＺ出力信号のタイミング・ジッタの量を大き
く減少させる。
部ノイズの影響を減少させるために、増幅器１０２の直
流バイアス電流の戻りパスは、外部アース１７２によっ
て供給される。したがって、アースにショートされたカ
プラ出力が外部アースに接続されているときには、外部
アースでのノイズは、共通モードノイズとして増幅器に
現れる。したがって、このノイズは、受信機１００によ
って阻止され、増幅器は、共通モード干渉反射の影響を
実質的には被らない。外部アース１７２への戻りパス
は、内部オンチップ・アース１７０への戻りパスと比較
して、ＮＲＺ出力信号のタイミング・ジッタの量を大き
く減少させる。
【００２８】整合抵抗１２６は、直流バイアス抵抗１２
４の寄生容量によって検出された基板ノイズを補償す
る。整合抵抗１２６の一端は、エミッタ１１４に接続さ
れるが、他端は接続されないままである。この結果、抵
抗１２４と１２６の寄生容量によって結合される基板ノ
イズは、共通のモードノイズとして現れ、阻止される。
一方、最小基板ノイズの場合には、抵抗１２６は上述の
ように受信機回路から取り除かれてもよい。
４の寄生容量によって検出された基板ノイズを補償す
る。整合抵抗１２６の一端は、エミッタ１１４に接続さ
れるが、他端は接続されないままである。この結果、抵
抗１２４と１２６の寄生容量によって結合される基板ノ
イズは、共通のモードノイズとして現れ、阻止される。
一方、最小基板ノイズの場合には、抵抗１２６は上述の
ように受信機回路から取り除かれてもよい。
【００２９】先に述べたように、抵抗１３２は静電容量
１３４と直列に接続され、直流オープン入力１２０と内
部チップ・アース１７０間に接続されるダミー回路を形
成する。同様に、抵抗１３６は、静電容量１３８と直列
に接続され、直流接地入力１２２と内部チップ・アース
１７０間に接続される第２のダミー回路を形成する。し
たがって、両方のダミー回路は、データ・パルス検出器
回路と並列に接続される。図２に示される回路の詳細に
ついて述べる際に、この特性について説明する。
１３４と直列に接続され、直流オープン入力１２０と内
部チップ・アース１７０間に接続されるダミー回路を形
成する。同様に、抵抗１３６は、静電容量１３８と直列
に接続され、直流接地入力１２２と内部チップ・アース
１７０間に接続される第２のダミー回路を形成する。し
たがって、両方のダミー回路は、データ・パルス検出器
回路と並列に接続される。図２に示される回路の詳細に
ついて述べる際に、この特性について説明する。
【００３０】検出器１００は、ベース接地増幅器１０２
と１１０を用いるので、広い帯域幅を有する。入力信号
を分流する入力端子１２０と１２２に与える寄生容量の
影響は、ベース接地増幅器１０２と１１０のエミッタ１
０６と１１４で見られるインダクタンスによって補償さ
れる。この影響によって、増幅器１０２と１１０の周波
数応答は大幅に拡大される。
と１１０を用いるので、広い帯域幅を有する。入力信号
を分流する入力端子１２０と１２２に与える寄生容量の
影響は、ベース接地増幅器１０２と１１０のエミッタ１
０６と１１４で見られるインダクタンスによって補償さ
れる。この影響によって、増幅器１０２と１１０の周波
数応答は大幅に拡大される。
【００３１】ベース接地増幅器のトランジスタは、一般
的には、静電放電電位に耐えるために、非常に大きいも
のになる。この保護は、並列ダイオード（図示せず）に
よって増強することができる。この結果、通常、寄生エ
ミッタとベース抵抗は非常に小さいため、トランジスタ
のサイズによっては、これらのベース抵抗の影響は無視
される。ベース接地増幅器の設計は、当業者にとって周
知であり、本発明にとってあまり重要ではないため、詳
細な説明は省略する。
的には、静電放電電位に耐えるために、非常に大きいも
のになる。この保護は、並列ダイオード（図示せず）に
よって増強することができる。この結果、通常、寄生エ
ミッタとベース抵抗は非常に小さいため、トランジスタ
のサイズによっては、これらのベース抵抗の影響は無視
される。ベース接地増幅器の設計は、当業者にとって周
知であり、本発明にとってあまり重要ではないため、詳
細な説明は省略する。
【００３２】上述のように、ベース接地増幅器１０２と
１１０は、セット・リセット・フリップフロップ１５０
に接続されている。フリップフロップ１５０のテール電
流の大きさは、電流源１６４によって調整することがで
き、ヒステリシス制御信号を形成してヒステリシスの量
を制御する。実際には、ヒステリシス制御信号は、特別
な入力信号電流を検出するために特定の量になるよう調
整される。この入力電流は、フリップフロップ１５０の
コレクタ負荷抵抗１４２と１４４を通過する。同時に、
フリップフロップ１５０のヒステリシス制御信号は、同
じコレクタ負荷抵抗を通過する。したがって、ＲＳフリ
ップフロップ１５０の状態を変えるためには、コレクタ
抵抗１４２と１４４中の電流パルスによって作られる電
圧は、同じ抵抗内のフリップフロップのヒステリシス制
御信号によって作られる電圧より大きくなければいけな
い。
１１０は、セット・リセット・フリップフロップ１５０
に接続されている。フリップフロップ１５０のテール電
流の大きさは、電流源１６４によって調整することがで
き、ヒステリシス制御信号を形成してヒステリシスの量
を制御する。実際には、ヒステリシス制御信号は、特別
な入力信号電流を検出するために特定の量になるよう調
整される。この入力電流は、フリップフロップ１５０の
コレクタ負荷抵抗１４２と１４４を通過する。同時に、
フリップフロップ１５０のヒステリシス制御信号は、同
じコレクタ負荷抵抗を通過する。したがって、ＲＳフリ
ップフロップ１５０の状態を変えるためには、コレクタ
抵抗１４２と１４４中の電流パルスによって作られる電
圧は、同じ抵抗内のフリップフロップのヒステリシス制
御信号によって作られる電圧より大きくなければいけな
い。
【００３３】理論的には、特定のアプリケーションに合
わせるために、外部抵抗または有線接続によって、ヒス
テリシス制御信号を調整することは可能である。もし入
力信号が差動であれば、入力１２０と１２２の両方から
の入力信号電流の働きを考慮に入れなければならない。
しかしながら、もし入力信号が単に受信機１００の１つ
の入力にだけ印加されるのであれば、テール電流はヒス
テリシスと同じ量になるように２等分されなければばな
らない。たいていの場合、入力信号は差動になってお
り、受信機１００の共通モード入力ノイズを実質的に免
れるという利点を持つ。また、標準の通信論理によれ
ば、ヒステリシス・レベルに関する入力ノイズレベル
は、１０-14の通信ビット・エラー・レートを得るため
に、−２４デシベルのオーダでなければならない。
わせるために、外部抵抗または有線接続によって、ヒス
テリシス制御信号を調整することは可能である。もし入
力信号が差動であれば、入力１２０と１２２の両方から
の入力信号電流の働きを考慮に入れなければならない。
しかしながら、もし入力信号が単に受信機１００の１つ
の入力にだけ印加されるのであれば、テール電流はヒス
テリシスと同じ量になるように２等分されなければばな
らない。たいていの場合、入力信号は差動になってお
り、受信機１００の共通モード入力ノイズを実質的に免
れるという利点を持つ。また、標準の通信論理によれ
ば、ヒステリシス・レベルに関する入力ノイズレベル
は、１０-14の通信ビット・エラー・レートを得るため
に、−２４デシベルのオーダでなければならない。
【００３４】信号データ受信機の特別なアプリケーショ
ンにおいては、入力信号またはデータのレベルは既知で
もなく可変でもない。これらの状況下では、一般的に最
適なビット・エラー・レートは得られないため、固定さ
れたヒステリシス・レベルは望ましくない。この問題を
克服するため、先行技術で提案された技術は、入力デー
タ信号のレベルを監視し、自動手段によってヒステリシ
ス・レベルを調整する。
ンにおいては、入力信号またはデータのレベルは既知で
もなく可変でもない。これらの状況下では、一般的に最
適なビット・エラー・レートは得られないため、固定さ
れたヒステリシス・レベルは望ましくない。この問題を
克服するため、先行技術で提案された技術は、入力デー
タ信号のレベルを監視し、自動手段によってヒステリシ
ス・レベルを調整する。
【００３５】受信機１００の目標となる仕様では、ピー
ク振幅が３０ミリボルトでヒステリシス・レベルが２０
０ピコ秒以上である入力データパルスを検出できなけれ
ばならない。このようなデータ・パルスに現れるエネル
ギは、非常に小さいので、そのレベルを正確にモニタす
ることは困難である。この点において、データ・パルス
は、検出器１００によって、ＲＺ（リターン・ツー・ゼ
ロ）フォーマットから、ＮＲＺ（ノンリターン・ツー・
ゼロ）フォーマットへただちに変換されなければならな
い。入力データ・ストリームの振幅を直接監視すること
は、実際には、困難である。
ク振幅が３０ミリボルトでヒステリシス・レベルが２０
０ピコ秒以上である入力データパルスを検出できなけれ
ばならない。このようなデータ・パルスに現れるエネル
ギは、非常に小さいので、そのレベルを正確にモニタす
ることは困難である。この点において、データ・パルス
は、検出器１００によって、ＲＺ（リターン・ツー・ゼ
ロ）フォーマットから、ＮＲＺ（ノンリターン・ツー・
ゼロ）フォーマットへただちに変換されなければならな
い。入力データ・ストリームの振幅を直接監視すること
は、実際には、困難である。
【００３６】入力パルスの高さを正確に監視し、ヒステ
リシス・レベルを最適に調整できる別の技術がある。検
出器１００の出力１６６と１６８におけるパルスの高さ
は、主にフリップフロップ１５０のヒステリシス・バイ
アス電流のレベルによって決定される。入力データ信号
の大きさが所定の量だけヒステリシス・レベルを越えた
と仮定すると、フリップフロップ１５０は反転し、それ
によって、出力１６６と１６８の状態が変化する。出力
１６６と１６８が差動対として接続されており、フリッ
プフロップ１５０が変化すると、差動対の出力も変化す
る。さらに、出力１６６と１６８における共通モードの
変化は、差動対の出力には現れない。このように、差動
対の出力にパルスがあってもなくても、ヒステリシス・
レベルは、入力データ・パルスの差動振幅よりも、小さ
いか大きいかのどちらかである。
リシス・レベルを最適に調整できる別の技術がある。検
出器１００の出力１６６と１６８におけるパルスの高さ
は、主にフリップフロップ１５０のヒステリシス・バイ
アス電流のレベルによって決定される。入力データ信号
の大きさが所定の量だけヒステリシス・レベルを越えた
と仮定すると、フリップフロップ１５０は反転し、それ
によって、出力１６６と１６８の状態が変化する。出力
１６６と１６８が差動対として接続されており、フリッ
プフロップ１５０が変化すると、差動対の出力も変化す
る。さらに、出力１６６と１６８における共通モードの
変化は、差動対の出力には現れない。このように、差動
対の出力にパルスがあってもなくても、ヒステリシス・
レベルは、入力データ・パルスの差動振幅よりも、小さ
いか大きいかのどちらかである。
【００３７】差動対の出力を整流回路に交流結合させる
ことによって、ヒステリシス・レベルが入力データ・パ
ルス・ピーク振幅よりも小さいか大きいかによって、信
号振幅は大きいまたは非常に小さくなる。さらに、整流
回路の出力を統合することによって、ヒステリシス・バ
イアス電流のレベルを調整するために用いられる電圧が
得られる。その結局、検出器１００のヒステリシス・レ
ベルをデータ・パルスのレベルに連続的に調整する自動
ヒステリシス調整が得られる。
ことによって、ヒステリシス・レベルが入力データ・パ
ルス・ピーク振幅よりも小さいか大きいかによって、信
号振幅は大きいまたは非常に小さくなる。さらに、整流
回路の出力を統合することによって、ヒステリシス・バ
イアス電流のレベルを調整するために用いられる電圧が
得られる。その結局、検出器１００のヒステリシス・レ
ベルをデータ・パルスのレベルに連続的に調整する自動
ヒステリシス調整が得られる。
【００３８】しかしながら、この方法にも問題点があ
る。それは、データ・パルスのピーク振幅に、ヒステリ
シス・レベルを調整すると、データの受信が確実でなく
なるという問題点である。それが不確実になるのは、デ
ータ・パルスの振幅が少しでも減少すると、データ・パ
ルスは検出されなくなるからである。第２のデータ・パ
ルス検出器を第１のデータ・パルス検出器と並列に用い
れば、この問題は解決する。第１の検出器は、データ・
パルスの振幅を監視し、一方、第２の検出器は、そのヒ
ステリシス・レベルを第１の受信機のヒステリシス・レ
ベルに比例して低い値に設定する。実際、第２の検出器
のヒステリシス・レベルを、データ・パルスのピークの
高さの所望の比率に設定することは可能である。通常、
５０パーセントのレベルで、最適のビット・エラー・レ
ート性能が得られる。
る。それは、データ・パルスのピーク振幅に、ヒステリ
シス・レベルを調整すると、データの受信が確実でなく
なるという問題点である。それが不確実になるのは、デ
ータ・パルスの振幅が少しでも減少すると、データ・パ
ルスは検出されなくなるからである。第２のデータ・パ
ルス検出器を第１のデータ・パルス検出器と並列に用い
れば、この問題は解決する。第１の検出器は、データ・
パルスの振幅を監視し、一方、第２の検出器は、そのヒ
ステリシス・レベルを第１の受信機のヒステリシス・レ
ベルに比例して低い値に設定する。実際、第２の検出器
のヒステリシス・レベルを、データ・パルスのピークの
高さの所望の比率に設定することは可能である。通常、
５０パーセントのレベルで、最適のビット・エラー・レ
ート性能が得られる。
【００３９】本発明の好ましい実施の形態に、先行技術
のヒステリシス制御を直接適用すると、送信されたデー
タのバースト・モードの性質によって、機能的なエラー
が発生する可能性もある。データが散在しており、いか
なる特定の時間にも知られていないという状況下では、
本発明は、データと同じビット・レートのクロックがデ
ータ信号と同時に送信されることを要求するバックプレ
ーン・システム・アーキテクチャの特徴を有し、データ
信号よりむしろクロック信号に依存し、それによってヒ
ステリシス・レベルを十分に制御する。
のヒステリシス制御を直接適用すると、送信されたデー
タのバースト・モードの性質によって、機能的なエラー
が発生する可能性もある。データが散在しており、いか
なる特定の時間にも知られていないという状況下では、
本発明は、データと同じビット・レートのクロックがデ
ータ信号と同時に送信されることを要求するバックプレ
ーン・システム・アーキテクチャの特徴を有し、データ
信号よりむしろクロック信号に依存し、それによってヒ
ステリシス・レベルを十分に制御する。
【００４０】バックプレーン構成の特徴を有する典型的
な高速データ伝送媒体において、４つの差動データ信号
のチャネルは、４ビット・データ・バス中で４ビットデ
ータをデータ送信機からマルチポイント・データ受信機
に運ぶ。同期クロック差動信号チャネルを含む第５のビ
ットは、４ビットのデータ・バスを伴い、物理的には４
ビットのデータ・バスの中間に位置し、このようにし
て、対称の５ビット・クロックとデータ・バスを生成す
る。この構成は、クロック差動接続と４つのデータの差
動接続のうちいずれかの１つとの間のタイミング・スキ
ューを最小化するために用いられる。既存のバックプレ
ーンの物理的レイアウト技術によって、クロックとデー
タ・チャネル特性は正確に一致され、その結果、単一の
５ビットのバス中のクロックとデータ信号は、実質的に
同じ振幅で、データ受信機に到着する。非同期転送シス
テムの特徴は、データはバースト・モードで動作してい
るあいだ、同時に発生するクロックとビット同期したま
ま維持され、クロックの送信が連続的に行われることで
ある。
な高速データ伝送媒体において、４つの差動データ信号
のチャネルは、４ビット・データ・バス中で４ビットデ
ータをデータ送信機からマルチポイント・データ受信機
に運ぶ。同期クロック差動信号チャネルを含む第５のビ
ットは、４ビットのデータ・バスを伴い、物理的には４
ビットのデータ・バスの中間に位置し、このようにし
て、対称の５ビット・クロックとデータ・バスを生成す
る。この構成は、クロック差動接続と４つのデータの差
動接続のうちいずれかの１つとの間のタイミング・スキ
ューを最小化するために用いられる。既存のバックプレ
ーンの物理的レイアウト技術によって、クロックとデー
タ・チャネル特性は正確に一致され、その結果、単一の
５ビットのバス中のクロックとデータ信号は、実質的に
同じ振幅で、データ受信機に到着する。非同期転送シス
テムの特徴は、データはバースト・モードで動作してい
るあいだ、同時に発生するクロックとビット同期したま
ま維持され、クロックの送信が連続的に行われることで
ある。
【００４１】本発明によるデータ・パルス受信機は、得
られるデータ信号のヒステリシス・レベルを最適にし、
バーストモード・データ特性の結果として、変動にあま
り左右されない新規の共有ヒステリシス制御信号を発生
する。
られるデータ信号のヒステリシス・レベルを最適にし、
バーストモード・データ特性の結果として、変動にあま
り左右されない新規の共有ヒステリシス制御信号を発生
する。
【００４２】図２は、本発明による共有ヒステリシス制
御信号を含むデータ・パルス受信機のシステムレベル・
ブロック図である。一般的に、データ・パルス受信機
は、ヒステリシス制御信号生成器と図１に関連して説明
されているタイプの１以上のデータ・パルス検出器の２
つの主要な機能的ブロックを含む。これらのデータ・パ
ルス検出器は、ヒステリシス制御信号の値に依存して、
閾値検出を実行する。ヒステリシス制御信号生成器２０
８は、ピーク検出用のパルス検出器２００を含み、それ
はクロック信号を入力として受け取る。クロック信号
は、実際には、２つの並列パルス検出器２００と２０２
によって受信される。パルス検出器２００の出力は、ピ
ーク検出器２０６を駆動させる。このピーク検出器２０
６は、フィードバックによって、パルス検出器２００と
２０２の両方のヒステリシス・レベルを制御する。ここ
で、パルス検出器２０２は実際にはクロック信号の再生
に関係している。この結果、パルス検出器２００のヒス
テリシス・レベルは、クロック信号のピーク振幅を十分
に監視するように調整される。同じピーク検出器２０６
は、他のパルス検出器を低速で特定のヒステリシス・レ
ベルで駆動するように設定される他の出力を有する。例
えば、他のヒステリシス・レベルと第１のヒステリシス
・レベルとの割合は、典型的には５０パーセントである
ため、他のパルス検出器は、データ・アイを中間点でス
ライスする。これらの他のパルス検出器は、以下のよう
に用いられる。１つは第２のクロックパルス検出器２０
２であり、これはクロック信号を再生し、他はパルス検
出器１００であり、これはクロック再生回路に従属して
おり、クロック再生回路と同じヒステリシス・レベルを
有するデータ信号を受信する。したがって、データ・パ
ルス検出器のヒステリシス・レベルは、データが本来バ
ースト信号であっても、連続的に、ピーク・データ信号
の５０パーセントに設定できる。
御信号を含むデータ・パルス受信機のシステムレベル・
ブロック図である。一般的に、データ・パルス受信機
は、ヒステリシス制御信号生成器と図１に関連して説明
されているタイプの１以上のデータ・パルス検出器の２
つの主要な機能的ブロックを含む。これらのデータ・パ
ルス検出器は、ヒステリシス制御信号の値に依存して、
閾値検出を実行する。ヒステリシス制御信号生成器２０
８は、ピーク検出用のパルス検出器２００を含み、それ
はクロック信号を入力として受け取る。クロック信号
は、実際には、２つの並列パルス検出器２００と２０２
によって受信される。パルス検出器２００の出力は、ピ
ーク検出器２０６を駆動させる。このピーク検出器２０
６は、フィードバックによって、パルス検出器２００と
２０２の両方のヒステリシス・レベルを制御する。ここ
で、パルス検出器２０２は実際にはクロック信号の再生
に関係している。この結果、パルス検出器２００のヒス
テリシス・レベルは、クロック信号のピーク振幅を十分
に監視するように調整される。同じピーク検出器２０６
は、他のパルス検出器を低速で特定のヒステリシス・レ
ベルで駆動するように設定される他の出力を有する。例
えば、他のヒステリシス・レベルと第１のヒステリシス
・レベルとの割合は、典型的には５０パーセントである
ため、他のパルス検出器は、データ・アイを中間点でス
ライスする。これらの他のパルス検出器は、以下のよう
に用いられる。１つは第２のクロックパルス検出器２０
２であり、これはクロック信号を再生し、他はパルス検
出器１００であり、これはクロック再生回路に従属して
おり、クロック再生回路と同じヒステリシス・レベルを
有するデータ信号を受信する。したがって、データ・パ
ルス検出器のヒステリシス・レベルは、データが本来バ
ースト信号であっても、連続的に、ピーク・データ信号
の５０パーセントに設定できる。
【００４３】図４は、クロック再生回路を含み、特に、
自動ヒステリシス調整を含むデータ・パルス受信機であ
るヒステリシス制御信号生成器２０８の回路の詳細を示
す図である。ソースでのクロック振幅は、データの振幅
と同一になるように特定され、またデータ・レートは同
一であるため、伝送の質はクロックとデータについて同
一である。この結果、本来連続的であるクロックはデー
タ受信機で監視され、データのレベルはクロックのレベ
ルから推測される。これは、その後、クロックに関する
データラインに対してヒステリシス・レベルを調整する
ために用いられる。
自動ヒステリシス調整を含むデータ・パルス受信機であ
るヒステリシス制御信号生成器２０８の回路の詳細を示
す図である。ソースでのクロック振幅は、データの振幅
と同一になるように特定され、またデータ・レートは同
一であるため、伝送の質はクロックとデータについて同
一である。この結果、本来連続的であるクロックはデー
タ受信機で監視され、データのレベルはクロックのレベ
ルから推測される。これは、その後、クロックに関する
データラインに対してヒステリシス・レベルを調整する
ために用いられる。
【００４４】ヒステリシス制御信号生成器２０８の一部
分を成すパルス検出器２００と２０２は同一である。パ
ルス検出器２００の概略図は図５に示される。パルス検
出器２０２は、パルス検出ステージ２００と同じ図で表
されるため、詳細説明は省略する。図５に示されるこれ
らのシリアル・マルチＧｂ／ｓパルス検出器は、図１に
示されるパルス検出器１００と同一であるが、例外とし
て、図１のダミーのＲＣ回路は１つの静電容量で置き換
えられる。それ以外については、全ての機能は、図１の
回路に関する上述の説明と同じである。
分を成すパルス検出器２００と２０２は同一である。パ
ルス検出器２００の概略図は図５に示される。パルス検
出器２０２は、パルス検出ステージ２００と同じ図で表
されるため、詳細説明は省略する。図５に示されるこれ
らのシリアル・マルチＧｂ／ｓパルス検出器は、図１に
示されるパルス検出器１００と同一であるが、例外とし
て、図１のダミーのＲＣ回路は１つの静電容量で置き換
えられる。それ以外については、全ての機能は、図１の
回路に関する上述の説明と同じである。
【００４５】図４において、トランジスタ４０６，４０
８，４１２，４３２および４３４は、すべて同じサイズ
である。Ｐチャネル電界効果トランジスタ（ＦＥＴ）４
１４，４１６および４１８は、異なるサイズである。特
に、ＦＥＴトランジスタ４１４と４１６の相互コンダク
タンスの割合は、それぞれ、検出器２００と２０２から
の電流シンクの割合を決定する。トランジスタ対４１０
と４１２，４３２と４３４は、１対１のミラーを構成
し、ＦＥＴトランジスタ４１４と４１６による電流源を
それぞれミラーリングするために用いられる。もし、Ｆ
ＥＴトランジスタ４１８の相互コンダクタンスが、ＦＥ
Ｔトランジスタ４１６の相互コンダクタンスよりも小さ
ければ、ＦＥＴトランジスタ４１８と４１６のＰチャネ
ルＦＥＴミラーは電流ゲインを示す。この電流ゲインに
よって、パルスの高さはより正確に検出できるようにな
る。これは利点である。本発明の好ましい実施の形態に
おいて、ＦＥＴトランジスタ４１８，４１６，４１４の
チャネル長は等しい。また、チャネルの幅は、それぞれ
１対５対１０である。この構成で、検出器２０２のヒス
テリシス・レベルは、データ・ピーク振幅の半分に設定
される。
８，４１２，４３２および４３４は、すべて同じサイズ
である。Ｐチャネル電界効果トランジスタ（ＦＥＴ）４
１４，４１６および４１８は、異なるサイズである。特
に、ＦＥＴトランジスタ４１４と４１６の相互コンダク
タンスの割合は、それぞれ、検出器２００と２０２から
の電流シンクの割合を決定する。トランジスタ対４１０
と４１２，４３２と４３４は、１対１のミラーを構成
し、ＦＥＴトランジスタ４１４と４１６による電流源を
それぞれミラーリングするために用いられる。もし、Ｆ
ＥＴトランジスタ４１８の相互コンダクタンスが、ＦＥ
Ｔトランジスタ４１６の相互コンダクタンスよりも小さ
ければ、ＦＥＴトランジスタ４１８と４１６のＰチャネ
ルＦＥＴミラーは電流ゲインを示す。この電流ゲインに
よって、パルスの高さはより正確に検出できるようにな
る。これは利点である。本発明の好ましい実施の形態に
おいて、ＦＥＴトランジスタ４１８，４１６，４１４の
チャネル長は等しい。また、チャネルの幅は、それぞれ
１対５対１０である。この構成で、検出器２０２のヒス
テリシス・レベルは、データ・ピーク振幅の半分に設定
される。
【００４６】パルス検出器２００の差動出力は、トラン
ジスタ４０６と４０８の差動対に供給される。これらの
トランジスタは、パルス検出器２００の出力が切り替わ
ると、切り替わる。これは、クロック・パルス・ピーク
振幅が、パルス検出器２００のヒステリシス・レベルよ
りも大きいときに起こる。トランジスタ４０６，４０８
の差動対の出力は、負荷抵抗４０４から取り出され、静
電容量４３８を介して、２つの抵抗４２４および４２６
と、トランジスタ４２２から成る検出ユニットに交流結
合される。実際の回路では、並列に接続された付加的な
検出ユニットを有する負荷抵抗４０２からの出力を用い
ることもできる。それによって、検出ユニットの感度を
高くすることができる。簡略化のために、第２の検出ユ
ニットは、図４には示されていない。
ジスタ４０６と４０８の差動対に供給される。これらの
トランジスタは、パルス検出器２００の出力が切り替わ
ると、切り替わる。これは、クロック・パルス・ピーク
振幅が、パルス検出器２００のヒステリシス・レベルよ
りも大きいときに起こる。トランジスタ４０６，４０８
の差動対の出力は、負荷抵抗４０４から取り出され、静
電容量４３８を介して、２つの抵抗４２４および４２６
と、トランジスタ４２２から成る検出ユニットに交流結
合される。実際の回路では、並列に接続された付加的な
検出ユニットを有する負荷抵抗４０２からの出力を用い
ることもできる。それによって、検出ユニットの感度を
高くすることができる。簡略化のために、第２の検出ユ
ニットは、図４には示されていない。
【００４７】抵抗４２４と４２６およびトランジスタ４
２２から成る検出ユニットは、基準電圧４４２によって
バイアスされる。抵抗４２４と４２６の割合は、トラン
ジスタ４２２のベース電圧がダイオード電圧降下より小
さい値、例えば、０．７５ボルトになるように選択され
る。パルスが静電容量４３８を介してトランジスタ４２
２のベースに印加されると、ベース上の電位は瞬間的に
高くなり、そのために、トランジスタ４２２には、ＦＥ
Ｔ４１８のゲート電位を低くするような電流が流れる。
抵抗４２０と関連する静電容量４２８は、トランジスタ
４２２からのパルス化電流を積分するために用いられ、
ＦＥＴトランジスタ４１８，４１６および４１４の電流
は、緩慢に変化する。これらのトランジスタ中の電流の
最小値は、抵抗４３０によって設定され、それによっ
て、ヒステリシスの最小レベルが設定される。これは、
入力データがない場合には、ノイズパルスによる出力
「チャタリング」を防止するために有益である。
２２から成る検出ユニットは、基準電圧４４２によって
バイアスされる。抵抗４２４と４２６の割合は、トラン
ジスタ４２２のベース電圧がダイオード電圧降下より小
さい値、例えば、０．７５ボルトになるように選択され
る。パルスが静電容量４３８を介してトランジスタ４２
２のベースに印加されると、ベース上の電位は瞬間的に
高くなり、そのために、トランジスタ４２２には、ＦＥ
Ｔ４１８のゲート電位を低くするような電流が流れる。
抵抗４２０と関連する静電容量４２８は、トランジスタ
４２２からのパルス化電流を積分するために用いられ、
ＦＥＴトランジスタ４１８，４１６および４１４の電流
は、緩慢に変化する。これらのトランジスタ中の電流の
最小値は、抵抗４３０によって設定され、それによっ
て、ヒステリシスの最小レベルが設定される。これは、
入力データがない場合には、ノイズパルスによる出力
「チャタリング」を防止するために有益である。
【００４８】クロック信号から派生したヒステリシス・
レベルが、データ・パルス検出器に正確に印加されるた
めには、５つのすべてのクロックとデータ・パルス検出
器は同一であることが好ましい。図２に示すように、ヒ
ステリシス制御信号生成器２０８は、２つの並列パルス
検出器からなる。そのうちの１つは、ピーク検出用であ
り、もう１つはクロック再生用である。ピーク検出回路
は連続的なクロック入力信号上で厳密に検出されている
ため、データ・パルス検出器は、それ自身のピーク検出
回路を必要としない。インピーダンスが不均衡にならな
いように、図１に示され、また上述されたように、シリ
アル・データ・パルス検出器には、ダミーのＲＣ回路が
供給される。このダミー回路の主な機能は、外部バスに
与えられるデータとクロックのパルス検出器の入力イン
ピーダンスをすべて同一にし、理想的には、それぞれ、
５０オームになるようにすることである。図１に示され
る適切なダミー回路は、バースト・モード・データ伝送
に対してバックプレーン上の信号強度の完全な変化を連
続的に補償する。
レベルが、データ・パルス検出器に正確に印加されるた
めには、５つのすべてのクロックとデータ・パルス検出
器は同一であることが好ましい。図２に示すように、ヒ
ステリシス制御信号生成器２０８は、２つの並列パルス
検出器からなる。そのうちの１つは、ピーク検出用であ
り、もう１つはクロック再生用である。ピーク検出回路
は連続的なクロック入力信号上で厳密に検出されている
ため、データ・パルス検出器は、それ自身のピーク検出
回路を必要としない。インピーダンスが不均衡にならな
いように、図１に示され、また上述されたように、シリ
アル・データ・パルス検出器には、ダミーのＲＣ回路が
供給される。このダミー回路の主な機能は、外部バスに
与えられるデータとクロックのパルス検出器の入力イン
ピーダンスをすべて同一にし、理想的には、それぞれ、
５０オームになるようにすることである。図１に示され
る適切なダミー回路は、バースト・モード・データ伝送
に対してバックプレーン上の信号強度の完全な変化を連
続的に補償する。
【００４９】本発明の好ましい実施の形態について上述
したが、これは、限定的に解釈すべきではなく、本発明
の主旨から外れなければ、修正または変化させることも
できる。本発明の範囲は、クレームとそれの均等物にお
いて定義される。
したが、これは、限定的に解釈すべきではなく、本発明
の主旨から外れなければ、修正または変化させることも
できる。本発明の範囲は、クレームとそれの均等物にお
いて定義される。
【図１】 本発明による入力並列ダミーロードを有する
データ・パルス検出器の回路を示す図である。
データ・パルス検出器の回路を示す図である。
【図２】 本発明によるクロック信号から派生された共
有ヒステリシス制御信号を含むデータ・パルス受信機回
路のシステム・レベルを示す図である。
有ヒステリシス制御信号を含むデータ・パルス受信機回
路のシステム・レベルを示す図である。
【図３】 ウイリアムソン・カプラの回路を示す図であ
る。
る。
【図４】 ヒステリシス制御信号を生成する回路を示す
図である。
図である。
【図５】 図４に示されるタイプのシリアル・マルチＧ
ｂ／ｓのデータ・パルス検出器の回路を示す図である。
ｂ／ｓのデータ・パルス検出器の回路を示す図である。
１００…データ・パルス検出器 １０２、１１０…ベース接地増幅器 １０４，１１２…ベース １０６，１１４…エミッタ １０８，１１６…コレクタ １１８…アース １２０，１２２…データ入力 １２８，１３０…インピーダンス整合抵抗 １２４，１２６，１２８，１３０，１３２，１３６…抵
抗 １３４，１３８…静電容量 １６４…電流源 １６６，１６８…出力端子 １７０…内部オン・チップ・アース １７２…外部アース ２００，２０２…パルス検出器 ２０６…ピーク検出器 ２０８…ヒステリシス制御信号生成器
抗 １３４，１３８…静電容量 １６４…電流源 １６６，１６８…出力端子 １７０…内部オン・チップ・アース １７２…外部アース ２００，２０２…パルス検出器 ２０６…ピーク検出器 ２０８…ヒステリシス制御信号生成器
───────────────────────────────────────────────────── フロントページの続き (71)出願人 390023157 ＴＨＥ ＷＯＲＬＤ ＴＲＡＤＥ ＣＥＮ ＴＲＥ ＯＦ ＭＯＮＴＲＥＡＬ，ＭＯＮ ＴＲＥＡＬ，ＱＵＥＢＥＣ Ｈ２Ｙ３Ｙ ４，ＣＡＮＡＤＡ (72)発明者 アンソニー・ケイ・デール・ブラウン カナダ国，ケイ２エム １シー１，オンタ リオ，カナタ，エクエストリアン ドライ ブ 26
Claims (18)
- 【請求項１】 データとクロック・チャネルを含む高速
データ伝送媒体上で伝播するデータ信号を受信するデー
タ・パルス受信機において：伝送媒体のデータ・チャネ
ルと結合され、データ・パルスを受信する第１の入力
と；伝送媒体のクロック・チャネルと結合され、クロッ
ク信号を受信する第２の入力と；前記第２の入力に結合
され、クロック信号に基づいて少なくとも部分的にヒス
テリシス制御信号を生成するヒステリシス生成手段と；
前記第１の入力と前記ヒステリシス生成手段に結合さ
れ、前記ヒステリシス制御信号を受信し、増幅されたデ
ータ・パルスを出力するデータ・パルス検出器とを含む
ことを特徴とするデータ・パルス受信機。 - 【請求項２】 請求項１記載のデータ・パルス受信機に
おいて：前記のヒステリシス生成手段は、前記第２の入
力に結合され前記のクロック信号を受信するクロック・
パルス検出器を含むことを特徴とするデータ・パルス受
信機。 - 【請求項３】 請求項２記載のデータ・パルス受信機に
おいて：前記のクロック・パルス検出器は、増幅された
クロック・パルスを生成する出力を含むことを特徴とす
るデータ・パルス受信機。 - 【請求項４】 請求項３記載のデータ・パルス受信機に
おいて：前記のヒステリシス生成手段は、前記のクロッ
ク・パルス検出器の出力に結合された入力を含むヒステ
リシス制御信号生成ステージを含み、前記のヒステリシ
ス制御信号生成ステージは、増幅されたクロック・パル
スに依存して、前記のヒステリシス制御信号を生成する
出力を含むことを特徴とするデータ・パルス受信機。 - 【請求項５】 請求項４記載のデータ・パルス受信機に
おいて：前記のクロック・パルス検出器は、前記のヒス
テリシス制御信号生成ステージの出力と結合したヒステ
リシス制御信号を受信する入力を含むことを特徴とする
データ・パルス受信機。 - 【請求項６】 請求項４記載のデータ・パルス受信機に
おいて：前記のヒステリシス制御信号生成ステージは、
複数のヒステリシス制御信号を生成する複数の出力を含
むことを特徴とするデータ・パルス受信機。 - 【請求項７】 請求項６記載のデータ・パルス受信機に
おいて：前記複数のヒステリシス制御信号は、ヒステリ
シス制御の異なるレベルに影響を与える異なる物理的な
特性を持つことを特徴とするデータ・パルス受信機。 - 【請求項８】 請求項７記載のデータ・パルス受信機に
おいて：前記の受信機は、前記のクロック・パルス検出
器以外のパルス検出器を含み、クロック信号を受信し、
再生され増幅されたクロック信号を出力することを特徴
とするデータ・パルス受信機。 - 【請求項９】 請求項８記載のデータ・パルス受信機に
おいて：前記のクロック・パルス検出器以外の前記のパ
ルス検出器は、複数のヒステリシス制御信号のうちの１
つを受信する入力を含むことを特徴とするデータ・パル
ス受信機。 - 【請求項１０】 請求項１記載のデータ・パルス受信機
において：前記のデータ・パルス検出器は、フリップフ
ロップ回路を含むことを特徴とするデータ・パルス受信
機。 - 【請求項１１】 請求項１１記載のデータ・パルス受信
機において：前記のフリップフロップ回路は、トランジ
スタ対を含むことを特徴とするデータ・パルス受信機。 - 【請求項１２】 請求項１０記載のデータ・パルス受信
機において：前記のヒステリシス制御信号は、前記のフ
リップフロップに印加されることを特徴とするデータ・
パルス受信機。 - 【請求項１３】 請求項１１記載のデータ・パルス受信
機において：前記のヒステリシス制御信号は、前記のト
ランジスタを通過する電流信号であることを特徴とする
データ・パルス受信機。 - 【請求項１４】 請求項１記載のデータ・パルス受信機
において：前記第１の入力は、第１の信号受信ポイント
と第２の信号受信ポイントとを含み、前記の信号受信ポ
イントは、データ・パルスを運ぶ差動信号を受信するこ
とを特徴とするデータ・パルス受信機。 - 【請求項１５】 請求項１４記載のデータ・パルス受信
機において：前記第１の信号受信ポイントは、直流パス
を接地するデータ・カップラに接続できることを特徴と
するデータ・パルス受信機。 - 【請求項１６】 請求項１５記載のデータ・パルス受信
機において：前記第２の信号受信ポイントは、直流パス
を接地しないデータ・カップラに接続できることを特徴
とするデータ・パルス受信機。 - 【請求項１７】 データとクロック・チャネルを含む高
速データ伝送媒体上で伝播するデータ信号を受信するデ
ータ・パルス受信機で用いられるヒステリシス制御信号
を生成できるパルス検出回路において：前記のパルス検
出回路は、 伝送媒体のクロック・チャネルに結合されクロック信号
を受信する入力と；前記入力に結合され、クロック信号
に基づいて少なくとも部分的にヒステリシス制御信号を
生成するためのヒステリシス生成手段とを含み、 前記のヒステリシス制御信号は、データ・パルス受信機
のデータ・パルス検出器のパルス検出レベルを調整でき
ることを特徴とするパルス検出回路。 - 【請求項１８】 データとクロック・チャネルを含む高
速データ伝送媒体上で伝播されるデータ信号を受信する
方法において：高速データ伝送媒体のデータ・チャネル
上を伝播する信号中のデータ・パルスを潜在的に表す変
動を感知し；高速データ伝送媒体のクロック・チャネル
上を伝播するクロック信号を検出し；ヒステリシス制御
信号を生成するために、検出されたクロック信号を処理
し；前記のヒステリシス制御信号を用いて、前記のデー
タ・チャネル上で感知されたどの変動がデータ・パルス
を表わすかを決定することを含むことを特徴とするデー
タ信号受信方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/071117 | 1998-05-04 | ||
| US09/071,117 US6272185B1 (en) | 1998-05-04 | 1998-05-04 | Method and apparatus for performing data pulse detection |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000013452A true JP2000013452A (ja) | 2000-01-14 |
Family
ID=22099345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11122255A Pending JP2000013452A (ja) | 1998-05-04 | 1999-04-28 | デ―タ・パルス検出方法およびデ―タ・パルス受信機 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6272185B1 (ja) |
| EP (1) | EP0955728B1 (ja) |
| JP (1) | JP2000013452A (ja) |
| CA (1) | CA2266790A1 (ja) |
| DE (1) | DE69932119T2 (ja) |
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