JP2000011668A - データ書き込み回路 - Google Patents
データ書き込み回路Info
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Abstract
(57)【要約】
【課題】 選択されるメモリセルに対して所定のデータ
を安定的に書き込むとともに，選択されていないメモリ
セルに対して誤ったデータが書き込まれることのないデ
ータ書き込み回路を提供する。 【解決手段】 セルドレイン電位発生回路３は，１個の
Ｐチャネル型トランジスタ１１１，６個のＮチャネル型
トランジスタ１１２，１１３，１１４，１１５，１１
６，１１７，および遅延回路５から構成されている。ノ
ードＮ１には，遅延回路の入力側が接続されており，ノ
ードＮ１に発生する電位を所定の時間遅延させて出力側
のノードＮ２に供給する。セルドレイン電位発生回路の
出力であるセルドレイン電位Ｖｍｃｄは，遅延回路に制
御されるＮチャネル型トランジスタ１１６のソース電極
から出力されることになる。かかる構成によれば，セル
ドレイン電位Ｖｍｃｄは，書き込み電位Ｖｐｐまで緩や
かに立ち上がることになる。
を安定的に書き込むとともに，選択されていないメモリ
セルに対して誤ったデータが書き込まれることのないデ
ータ書き込み回路を提供する。 【解決手段】 セルドレイン電位発生回路３は，１個の
Ｐチャネル型トランジスタ１１１，６個のＮチャネル型
トランジスタ１１２，１１３，１１４，１１５，１１
６，１１７，および遅延回路５から構成されている。ノ
ードＮ１には，遅延回路の入力側が接続されており，ノ
ードＮ１に発生する電位を所定の時間遅延させて出力側
のノードＮ２に供給する。セルドレイン電位発生回路の
出力であるセルドレイン電位Ｖｍｃｄは，遅延回路に制
御されるＮチャネル型トランジスタ１１６のソース電極
から出力されることになる。かかる構成によれば，セル
ドレイン電位Ｖｍｃｄは，書き込み電位Ｖｐｐまで緩や
かに立ち上がることになる。
Description
【０００１】
【発明の属する技術分野】本発明は，半導体記憶装置，
特にＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍ
ａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）または
ＯＴＰＲＯＭ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａ
ｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等のデー
タ書き込み回路に関するものである。
特にＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍ
ａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）または
ＯＴＰＲＯＭ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａ
ｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等のデー
タ書き込み回路に関するものである。
【０００２】
【従来の技術】ＥＰＲＯＭ，ＯＴＰＲＯＭ（以下，「Ｒ
ＯＭ」という。）に備えられた従来のデータ書き込み回
路１０１を図１２に示す。このデータ書き込み回路１０
１は，ｍ＋１本のセルドレイン線ＤＬ０〜ＤＬｍから一
のセルドレイン線を選択するためのｍ＋１個のセルドレ
イン線選択トランジスタＤＴｒ０〜ＤＴｒｍを備えたサ
ブアレイをｎ＋１個有する，いわゆるサブアレイ方式の
ＲＯＭに適用されるものである。
ＯＭ」という。）に備えられた従来のデータ書き込み回
路１０１を図１２に示す。このデータ書き込み回路１０
１は，ｍ＋１本のセルドレイン線ＤＬ０〜ＤＬｍから一
のセルドレイン線を選択するためのｍ＋１個のセルドレ
イン線選択トランジスタＤＴｒ０〜ＤＴｒｍを備えたサ
ブアレイをｎ＋１個有する，いわゆるサブアレイ方式の
ＲＯＭに適用されるものである。
【０００３】ｎ＋１個のサブアレイＳＡ０〜ＳＡｎは，
相互に略同一の構成を有しており，それぞれｍ＋１個の
セルドレイン線選択トランジスタＤＴｒ０〜ＤＴｒｍお
よび（ｍ＋１）×（ｎ＋１）個のメモリセルＭＣ００〜
ＭＣｍｎから構成されている。
相互に略同一の構成を有しており，それぞれｍ＋１個の
セルドレイン線選択トランジスタＤＴｒ０〜ＤＴｒｍお
よび（ｍ＋１）×（ｎ＋１）個のメモリセルＭＣ００〜
ＭＣｍｎから構成されている。
【０００４】セルドレイン電位発生回路１０３は，セル
ドレイン電位Ｖｍｃｄを各サブアレイＳＡ０〜ＳＡｎに
備えられたｍ＋１個のセルドレイン線選択トランジスタ
ＤＴｒ０〜ＤＴｒｍのドレイン電極に対して供給するよ
うに構成されている。
ドレイン電位Ｖｍｃｄを各サブアレイＳＡ０〜ＳＡｎに
備えられたｍ＋１個のセルドレイン線選択トランジスタ
ＤＴｒ０〜ＤＴｒｍのドレイン電極に対して供給するよ
うに構成されている。
【０００５】また，各サブアレイＳＡ０〜ＳＡｎにはサ
ブアレイドライバ１０４−０〜１０４−ｎが接続されて
おり，各サブアレイドライバ１０４−０〜１０４−ｎ
は，サブアレイ選択信号線ＡＳＬ０〜ＡＳＬｎに対して
所定の電位を出力可能なように構成されている。
ブアレイドライバ１０４−０〜１０４−ｎが接続されて
おり，各サブアレイドライバ１０４−０〜１０４−ｎ
は，サブアレイ選択信号線ＡＳＬ０〜ＡＳＬｎに対して
所定の電位を出力可能なように構成されている。
【０００６】各サブアレイＳＡ０〜ＳＡｎに備えられた
メモリセルＭＣ００〜ＭＣｎｍは，マトリクス状に配置
されており，これらのメモリセルＭＣ００〜ＭＣｎｍを
構成するトランジスタの各ゲート電極は，行毎に電気的
に共通化されワード線ＷＬ０〜ＷＬｎに接続されてい
る。また，これらの各ドレイン電極は，列毎に電気的に
共通化されセルドレイン線ＤＬ０〜ＤＬｍに接続されて
いる。さらに，各ソース電極は，列毎に電気的に共通化
されセルソース線ＳＬ０〜ＳＬｍに接続されている。
メモリセルＭＣ００〜ＭＣｎｍは，マトリクス状に配置
されており，これらのメモリセルＭＣ００〜ＭＣｎｍを
構成するトランジスタの各ゲート電極は，行毎に電気的
に共通化されワード線ＷＬ０〜ＷＬｎに接続されてい
る。また，これらの各ドレイン電極は，列毎に電気的に
共通化されセルドレイン線ＤＬ０〜ＤＬｍに接続されて
いる。さらに，各ソース電極は，列毎に電気的に共通化
されセルソース線ＳＬ０〜ＳＬｍに接続されている。
【０００７】各セルソース線ＳＬ０〜ＳＬｍの終端は，
セルソース線選択トランジスタＳＴｒ０〜ＳＴｒｍのド
レイン電極に接続されている。また，セルソース線選択
トランジスタＳＴｒ０〜ＳＴｒｍのソース電極は，電気
的に共通化されトランジスタ１０５のドレイン電極に接
続されている。このトランジスタ１０５は，インバータ
ゲート１０７を介して入力される制御信号Ｄｉｎによっ
てオン／オフ制御可能とされている。そして，セルソー
ス線選択トランジスタＳＴｒ０〜ＳＴｒｍは，各ゲート
電極に入力されるカラム選択信号Ｙ０〜Ｙｍによって所
定の一が選択される。
セルソース線選択トランジスタＳＴｒ０〜ＳＴｒｍのド
レイン電極に接続されている。また，セルソース線選択
トランジスタＳＴｒ０〜ＳＴｒｍのソース電極は，電気
的に共通化されトランジスタ１０５のドレイン電極に接
続されている。このトランジスタ１０５は，インバータ
ゲート１０７を介して入力される制御信号Ｄｉｎによっ
てオン／オフ制御可能とされている。そして，セルソー
ス線選択トランジスタＳＴｒ０〜ＳＴｒｍは，各ゲート
電極に入力されるカラム選択信号Ｙ０〜Ｙｍによって所
定の一が選択される。
【０００８】次に，セルドレイン電位発生回路１０３の
回路構成について説明する。このセルドレイン電位発生
回路１０３は，図１３に示すように，１個のＰチャネル
型トランジスタ１１１，および６個のＮチャネル型トラ
ンジスタ１１２，１１３，１１４，１１５，１１６，１
１７から構成されている。
回路構成について説明する。このセルドレイン電位発生
回路１０３は，図１３に示すように，１個のＰチャネル
型トランジスタ１１１，および６個のＮチャネル型トラ
ンジスタ１１２，１１３，１１４，１１５，１１６，１
１７から構成されている。
【０００９】Ｐチャネル型トランジスタ１１１のソース
電極には，書き込み電位Ｖｐｐ（例えば，１０Ｖ）が印
加され，ゲート電極には，グランド電位ＧＮＤが印加さ
れており，ドレイン電極はノードＮ１０１に接続されて
いる。Ｎチャネル型トランジスタ１１２，１１３，１１
４は，直列３段のダイオード結合を構成しており，１段
目のカソードにはノードＮ１０１が接続され，３段目の
アノードには電源電位Ｖｃｃ（例えば，４Ｖ）が印加さ
れている。すなわち，Ｎチャネル型トランジスタ１１
２，１１３，１１４は，基準電位発生回路としての役割
を果たすものである。また，Ｎチャネル型トランジスタ
１１５は，ダイオード構成を成すものであり，カソード
となるドレイン電極およびゲート電極には書き込み電位
Ｖｐｐが印加され，アノードとなるソース電極には，Ｎ
チャネル型トランジスタ１１６のドレイン電極が接続さ
れている。また，Ｎチャネル型トランジスタ１１７は，
そのドレイン電極がノードＮ１０１に接続され，ソース
電極にはグランド電位ＧＮＤが印加され，ゲート電極に
入力される書き込み制御信号／ＰＧＭによってオン／オ
フ制御される。そして，Ｎチャネル型トランジスタ１１
６のゲート電極は，ノードＮ１０１が接続されており，
セルドレイン電位発生回路１０３の出力であるセルドレ
イン電位Ｖｍｃｄは，このＮチャネル型トランジスタ１
１６のソース電極から出力されることになる。
電極には，書き込み電位Ｖｐｐ（例えば，１０Ｖ）が印
加され，ゲート電極には，グランド電位ＧＮＤが印加さ
れており，ドレイン電極はノードＮ１０１に接続されて
いる。Ｎチャネル型トランジスタ１１２，１１３，１１
４は，直列３段のダイオード結合を構成しており，１段
目のカソードにはノードＮ１０１が接続され，３段目の
アノードには電源電位Ｖｃｃ（例えば，４Ｖ）が印加さ
れている。すなわち，Ｎチャネル型トランジスタ１１
２，１１３，１１４は，基準電位発生回路としての役割
を果たすものである。また，Ｎチャネル型トランジスタ
１１５は，ダイオード構成を成すものであり，カソード
となるドレイン電極およびゲート電極には書き込み電位
Ｖｐｐが印加され，アノードとなるソース電極には，Ｎ
チャネル型トランジスタ１１６のドレイン電極が接続さ
れている。また，Ｎチャネル型トランジスタ１１７は，
そのドレイン電極がノードＮ１０１に接続され，ソース
電極にはグランド電位ＧＮＤが印加され，ゲート電極に
入力される書き込み制御信号／ＰＧＭによってオン／オ
フ制御される。そして，Ｎチャネル型トランジスタ１１
６のゲート電極は，ノードＮ１０１が接続されており，
セルドレイン電位発生回路１０３の出力であるセルドレ
イン電位Ｖｍｃｄは，このＮチャネル型トランジスタ１
１６のソース電極から出力されることになる。
【００１０】次に，サブアレイドライバ１０４−０〜１
０４−ｎの回路構成について説明する。このサブアレイ
ドライバ１０４−０〜１０４−ｎは，相互に略同一の回
路構成を有しており，ここでは代表的にサブアレイドラ
イバ１０４−ｎを用いて説明する。サブアレイドライバ
１０４−ｎは，図１４に示すように，２個のインバータ
ゲート１２１，１２２，および２個の二重拡散型トラン
ジスタ（以下，「Ｄトランジスタ」という。）１２３，
１２４から構成されている。インバータ１２１およびイ
ンバータ１２２は，直列に接続されており，アドレス信
号ＡｎをＤトランジスタ１２３のドレイン電極に供給す
るものである。
０４−ｎの回路構成について説明する。このサブアレイ
ドライバ１０４−０〜１０４−ｎは，相互に略同一の回
路構成を有しており，ここでは代表的にサブアレイドラ
イバ１０４−ｎを用いて説明する。サブアレイドライバ
１０４−ｎは，図１４に示すように，２個のインバータ
ゲート１２１，１２２，および２個の二重拡散型トラン
ジスタ（以下，「Ｄトランジスタ」という。）１２３，
１２４から構成されている。インバータ１２１およびイ
ンバータ１２２は，直列に接続されており，アドレス信
号ＡｎをＤトランジスタ１２３のドレイン電極に供給す
るものである。
【００１１】そして，Ｄトランジスタ１２３は，書き込
み制御信号／ＰＧＭによって制御され，インバータ１２
１およびインバータ１２２を介して入力されたアドレス
信号ＡｎをノードＮ１０２へ供給するように構成されて
いる。また，Ｄトランジスタ１２４は，ダイオード構成
を成すものであり，カソードとしてのドレイン電極およ
びゲート電極には，書き込み電位Ｖｐｐが印加されてお
り，アノードとしてのソース電極は，ノードＮ１０２に
接続されている。そして，ノードＮ１０２からサブアレ
イ選択信号線ＡＳＬｎに対して所定の電位が印加される
ように構成されている。
み制御信号／ＰＧＭによって制御され，インバータ１２
１およびインバータ１２２を介して入力されたアドレス
信号ＡｎをノードＮ１０２へ供給するように構成されて
いる。また，Ｄトランジスタ１２４は，ダイオード構成
を成すものであり，カソードとしてのドレイン電極およ
びゲート電極には，書き込み電位Ｖｐｐが印加されてお
り，アノードとしてのソース電極は，ノードＮ１０２に
接続されている。そして，ノードＮ１０２からサブアレ
イ選択信号線ＡＳＬｎに対して所定の電位が印加される
ように構成されている。
【００１２】以上のような構成を有する従来のデータ書
き込み回路１０１の動作について，図１５を参照しつつ
説明する。まず，所定のメモリセルに対して所定のデー
タを書き込む場合，アドレス信号Ａ０〜Ａｎに従い，サ
ブアレイドライバ１０４−０〜１０４−ｎは，サブアレ
イ選択信号線ＡＳＬ０〜ＡＳＬｎに対して所定の電位を
出力し，これによってｎ＋１個のサブアレイＳＡ０〜Ｓ
Ａｎの中から一のサブアレイ，例えばサブアレイＳＡ０
が選択されることになる。また，所定のデータを書き込
むためにセルドレイン電位発生回路１０３は，セルドレ
イン電位Ｖｍｃｄとして，（電源電位Ｖｃｃ）＋２×
（Ｎチャネル型トランジスタのスレショルド電圧Ｖｔ
ｎ）を出力する。そして，このように選択されたサブア
レイＳＡ０に備えられた複数のメモリセルＭＣ００〜Ｍ
Ｃｎｍの中の一，例えばメモリセルＭＣ００にデータを
書き込むために，対応するワード線ＷＬ０をアクティブ
とし，カラム選択信号Ｙ０をアクティブとする。
き込み回路１０１の動作について，図１５を参照しつつ
説明する。まず，所定のメモリセルに対して所定のデー
タを書き込む場合，アドレス信号Ａ０〜Ａｎに従い，サ
ブアレイドライバ１０４−０〜１０４−ｎは，サブアレ
イ選択信号線ＡＳＬ０〜ＡＳＬｎに対して所定の電位を
出力し，これによってｎ＋１個のサブアレイＳＡ０〜Ｓ
Ａｎの中から一のサブアレイ，例えばサブアレイＳＡ０
が選択されることになる。また，所定のデータを書き込
むためにセルドレイン電位発生回路１０３は，セルドレ
イン電位Ｖｍｃｄとして，（電源電位Ｖｃｃ）＋２×
（Ｎチャネル型トランジスタのスレショルド電圧Ｖｔ
ｎ）を出力する。そして，このように選択されたサブア
レイＳＡ０に備えられた複数のメモリセルＭＣ００〜Ｍ
Ｃｎｍの中の一，例えばメモリセルＭＣ００にデータを
書き込むために，対応するワード線ＷＬ０をアクティブ
とし，カラム選択信号Ｙ０をアクティブとする。
【００１３】具体的に説明すると，サブアレイＳＡ０に
属するメモリセルＭＣ００を選択しデータを書き込む場
合には，サブアレイＳＡ０に対応するサブアレイ選択信
号線ＡＳＬ０を書き込み電位Ｖｐｐとし，メモリセルＭ
Ｃ００に対応するワード線ＷＬ０を書き込み電位Ｖｐｐ
とし，さらにカラム選択信号Ｙ０を電源電位Ｖｃｃとす
る。そして，選択されたメモリセルＭＣ００が属するサ
ブアレイＳＡ０以外のサブアレイＳＡ１〜ＳＡｎに対応
するサブアレイ選択信号線ＡＳＬ１〜ＡＳＬｎ，選択さ
れたメモリセルＭＣ００に対応するワード線ＷＬ０以外
のワード線ＷＬ１〜ＷＬｎ，および対応するカラム選択
信号Ｙ０以外のカラム選択信号Ｙ１〜Ｙｎに対してグラ
ンド電位ＧＮＤを印加する。なお，データの読み出し時
においては，サブアレイＳＡ０〜ＳＡｎの一を選択する
ためのサブアレイ選択信号線ＡＳＬ１〜ＡＳＬｎの一
は，電源電位Ｖｃｃとされ，その他は，グランド電位Ｇ
ＮＤとされる。
属するメモリセルＭＣ００を選択しデータを書き込む場
合には，サブアレイＳＡ０に対応するサブアレイ選択信
号線ＡＳＬ０を書き込み電位Ｖｐｐとし，メモリセルＭ
Ｃ００に対応するワード線ＷＬ０を書き込み電位Ｖｐｐ
とし，さらにカラム選択信号Ｙ０を電源電位Ｖｃｃとす
る。そして，選択されたメモリセルＭＣ００が属するサ
ブアレイＳＡ０以外のサブアレイＳＡ１〜ＳＡｎに対応
するサブアレイ選択信号線ＡＳＬ１〜ＡＳＬｎ，選択さ
れたメモリセルＭＣ００に対応するワード線ＷＬ０以外
のワード線ＷＬ１〜ＷＬｎ，および対応するカラム選択
信号Ｙ０以外のカラム選択信号Ｙ１〜Ｙｎに対してグラ
ンド電位ＧＮＤを印加する。なお，データの読み出し時
においては，サブアレイＳＡ０〜ＳＡｎの一を選択する
ためのサブアレイ選択信号線ＡＳＬ１〜ＡＳＬｎの一
は，電源電位Ｖｃｃとされ，その他は，グランド電位Ｇ
ＮＤとされる。
【００１４】選択されたメモリセルＭＣ００に対して，
Ｌレベルのデータを書き込む場合，制御信号Ｄｉｎによ
ってトランジスタ１０５がオン状態とされ，これによっ
てメモリセルＭＣ００を構成するトランジスタのソース
電極にはグランド電位ＧＮＤが印加されることになる。
また，ゲート電極には書き込み電位Ｖｐｐ（１０Ｖ）が
印加され，ドレイン電極には，（書き込み電位Ｖｐｐ）
＋２×（Ｎチャネル型トランジスタのスレショルド電圧
Ｖｔｎ）≒６Ｖが印加される。なお，ここではＮチャネ
ル型トランジスタのスレショルド電圧Ｖｔｎは，１Ｖと
する。以上のように所定の電位が印加されたメモリセル
ＭＣ００を構成するトランジスタのフローティングゲー
トには，アバランシェ降伏により発生するホットエレク
トロンが注入され，結果的にメモリセルＭＣ００に対し
てＬレベルのデータが書き込まれることになる。これに
対して，制御信号Ｄｉｎによってトランジスタ１０５が
オフ状態とされると，メモリセルＭＣ００を構成するト
ランジスタのソース電極は，フローティング状態とされ
るために，アバランシェ降伏が生じることはなく，フロ
ーティングゲートには，ホットエレクトロンが注入され
ず，結果的にメモリセルＭＣ００に対してＨレベルのデ
ータが書き込まれることになる。
Ｌレベルのデータを書き込む場合，制御信号Ｄｉｎによ
ってトランジスタ１０５がオン状態とされ，これによっ
てメモリセルＭＣ００を構成するトランジスタのソース
電極にはグランド電位ＧＮＤが印加されることになる。
また，ゲート電極には書き込み電位Ｖｐｐ（１０Ｖ）が
印加され，ドレイン電極には，（書き込み電位Ｖｐｐ）
＋２×（Ｎチャネル型トランジスタのスレショルド電圧
Ｖｔｎ）≒６Ｖが印加される。なお，ここではＮチャネ
ル型トランジスタのスレショルド電圧Ｖｔｎは，１Ｖと
する。以上のように所定の電位が印加されたメモリセル
ＭＣ００を構成するトランジスタのフローティングゲー
トには，アバランシェ降伏により発生するホットエレク
トロンが注入され，結果的にメモリセルＭＣ００に対し
てＬレベルのデータが書き込まれることになる。これに
対して，制御信号Ｄｉｎによってトランジスタ１０５が
オフ状態とされると，メモリセルＭＣ００を構成するト
ランジスタのソース電極は，フローティング状態とされ
るために，アバランシェ降伏が生じることはなく，フロ
ーティングゲートには，ホットエレクトロンが注入され
ず，結果的にメモリセルＭＣ００に対してＨレベルのデ
ータが書き込まれることになる。
【００１５】
【発明が解決しようとする課題】ところで，近年，半導
体記憶装置の大容量化を目的として，一つのサブアレイ
に属するメモリセルを増加させるとともに，サブアレイ
の数をも増加させる傾向にある。これに伴い各セルソー
ス線ＳＬ０〜ＳＬｍが延長されることになり，かかるセ
ルソース線ＳＬ０〜ＳＬｍの容量成分の増加につながる
ことになる。このように，セルソース線ＳＬ０〜ＳＬｍ
によって生じる容量成分は，以下の問題をもたらすおそ
れがあった。
体記憶装置の大容量化を目的として，一つのサブアレイ
に属するメモリセルを増加させるとともに，サブアレイ
の数をも増加させる傾向にある。これに伴い各セルソー
ス線ＳＬ０〜ＳＬｍが延長されることになり，かかるセ
ルソース線ＳＬ０〜ＳＬｍの容量成分の増加につながる
ことになる。このように，セルソース線ＳＬ０〜ＳＬｍ
によって生じる容量成分は，以下の問題をもたらすおそ
れがあった。
【００１６】所定のメモリセル，例えば，サブアレイＳ
Ａ０に属するメモリセルＭＣ００に対してＨレベルのデ
ータが書き込まれる際，そのメモリセルＭＣ００に対応
するワード線ＷＬ０に接続されている他のメモリセルＭ
Ｃ０１〜ＭＣ０ｍに対して本来書き込まれるべきでない
Ｌレベルのデータが書き込まれる場合があった。詳述す
れば，メモリセルＭＣ０１〜ＭＣ０ｍに対応するセルソ
ース線選択トランジスタＳＴｒ１〜ＳＴｒｍがオフであ
りセルソース線ＳＬ１〜ＳＬｍがフローティング状態と
されているものの，セルソース線ＳＬ１〜ＳＬｍの容量
成分が大きいためにメモリセルＭＣ０１〜ＭＣ０ｍを構
成する各トランジスタに過渡的な電流が流れてしまう。
この電流によって，アバランシェ降伏が生じ，メモリセ
ルＭＣ０１〜ＭＣ０ｍを構成するトランジスタのフロー
ティングゲートに対してホットエレクトロンが注入さ
れ，スレショルド電圧が上昇し，また動作最低電源電圧
Ｖｃｃｍｉｎが上昇するなどして，結果的にメモリセル
ＭＣ０１〜ＭＣ０ｍに対して書き込まれるべきではない
Ｌレベルのデータが書き込まれるおそれがあった。
Ａ０に属するメモリセルＭＣ００に対してＨレベルのデ
ータが書き込まれる際，そのメモリセルＭＣ００に対応
するワード線ＷＬ０に接続されている他のメモリセルＭ
Ｃ０１〜ＭＣ０ｍに対して本来書き込まれるべきでない
Ｌレベルのデータが書き込まれる場合があった。詳述す
れば，メモリセルＭＣ０１〜ＭＣ０ｍに対応するセルソ
ース線選択トランジスタＳＴｒ１〜ＳＴｒｍがオフであ
りセルソース線ＳＬ１〜ＳＬｍがフローティング状態と
されているものの，セルソース線ＳＬ１〜ＳＬｍの容量
成分が大きいためにメモリセルＭＣ０１〜ＭＣ０ｍを構
成する各トランジスタに過渡的な電流が流れてしまう。
この電流によって，アバランシェ降伏が生じ，メモリセ
ルＭＣ０１〜ＭＣ０ｍを構成するトランジスタのフロー
ティングゲートに対してホットエレクトロンが注入さ
れ，スレショルド電圧が上昇し，また動作最低電源電圧
Ｖｃｃｍｉｎが上昇するなどして，結果的にメモリセル
ＭＣ０１〜ＭＣ０ｍに対して書き込まれるべきではない
Ｌレベルのデータが書き込まれるおそれがあった。
【００１７】以上のような現象は，所定のメモリセル，
例えばメモりセルＭＣ００に対してＨレベルのデータを
書き込場合であっても同様に起こり得た。すなわち，こ
の場合，制御信号Ｄｉｎによってトランジスタ１０５
は，オフ状態とされており，全てのセルソース線ＳＬ０
〜ＳＬｍがフローティング状態とされているものの，セ
ルソース線ＳＬ０〜ＳＬｍの容量成分が大きいためにメ
モリセルＭＣ００〜ＭＣ０ｍを構成する各トランジスタ
に過渡的な電流が流れてしまう。この電流によって，本
来，Ｈレベルのデータが書き込まれるメモリセルＭＣ０
０に対して，Ｌレベルのデータが書き込まれてしまい，
さらにその他のメモリセルＭＣ０１〜ＭＣ０ｍに対して
書き込まれるべきではないＬレベルのデータが書き込ま
れるおそれがあった。
例えばメモりセルＭＣ００に対してＨレベルのデータを
書き込場合であっても同様に起こり得た。すなわち，こ
の場合，制御信号Ｄｉｎによってトランジスタ１０５
は，オフ状態とされており，全てのセルソース線ＳＬ０
〜ＳＬｍがフローティング状態とされているものの，セ
ルソース線ＳＬ０〜ＳＬｍの容量成分が大きいためにメ
モリセルＭＣ００〜ＭＣ０ｍを構成する各トランジスタ
に過渡的な電流が流れてしまう。この電流によって，本
来，Ｈレベルのデータが書き込まれるメモリセルＭＣ０
０に対して，Ｌレベルのデータが書き込まれてしまい，
さらにその他のメモリセルＭＣ０１〜ＭＣ０ｍに対して
書き込まれるべきではないＬレベルのデータが書き込ま
れるおそれがあった。
【００１８】本発明は，上記のような問題点に鑑みてな
されたものであり，その目的は半導体記憶装置の大容量
化を目的としてメモリセルの増加があった場合であって
も，選択されるメモリセルに対して所定のデータを安定
的に書き込むとともに，選択されていないメモリセルに
対して誤ったデータが書き込まれることのない新規かつ
改良されたデータ書き込み回路を提供することにある。
されたものであり，その目的は半導体記憶装置の大容量
化を目的としてメモリセルの増加があった場合であって
も，選択されるメモリセルに対して所定のデータを安定
的に書き込むとともに，選択されていないメモリセルに
対して誤ったデータが書き込まれることのない新規かつ
改良されたデータ書き込み回路を提供することにある。
【００１９】
【課題を解決するための手段】上記課題を解決するため
に，メモリセルへの所定のデータの書き込みの際に，メ
モリセルを構成するトランジスタの第１電極に対して所
定の電位を供給する第１電極電位発生回路を備えたデー
タ書き込み回路が提供される。そして，このデータ書き
込み回路に備えられた第１電極電位発生回路は，請求項
１に記載のように，所定の電位の立ち上がり時間を遅延
させる遅延回路を備えたことを特徴とする。かかる構成
によれば，メモリセルを構成するトランジスタの第２電
極側に寄生的に容量成分が形成された場合であっても，
第１電極に所定の電位が急激に印加されることはなく，
メモリセルに対する過渡的な電流の流れ込みを防止する
ことが可能となる。この過渡的な電流は，データの書き
込みがなされないメモリセルに対してデータの誤書込を
生じさせるものであるために，本発明によれば，誤書込
の少ないデータ書き込み回路が実現されることになる。
に，メモリセルへの所定のデータの書き込みの際に，メ
モリセルを構成するトランジスタの第１電極に対して所
定の電位を供給する第１電極電位発生回路を備えたデー
タ書き込み回路が提供される。そして，このデータ書き
込み回路に備えられた第１電極電位発生回路は，請求項
１に記載のように，所定の電位の立ち上がり時間を遅延
させる遅延回路を備えたことを特徴とする。かかる構成
によれば，メモリセルを構成するトランジスタの第２電
極側に寄生的に容量成分が形成された場合であっても，
第１電極に所定の電位が急激に印加されることはなく，
メモリセルに対する過渡的な電流の流れ込みを防止する
ことが可能となる。この過渡的な電流は，データの書き
込みがなされないメモリセルに対してデータの誤書込を
生じさせるものであるために，本発明によれば，誤書込
の少ないデータ書き込み回路が実現されることになる。
【００２０】そして，請求項１に記載のデータ書き込み
回路において，請求項２に記載のように，第１電極電位
発生回路は，メモリセルへ所定のデータを書き込む際に
データ書き込み電位を出力するトランジスタを備え，遅
延回路は，このトランジスタを制御する制御信号を遅延
させるよう構成することが可能である。また，請求項３
に記載のように第１電極電位発生回路は，メモリセルへ
所定のデータを書き込む際にデータ書き込み電位を出力
するトランジスタを備え，遅延回路は，トランジスタか
ら出力される前記データ書き込み電位の立ち上がり時間
を遅延させるように構成することも可能である。かかる
構成によれば，遅延回路を簡易な回路構成，例えば抵抗
素子，容量素子などで構成することが可能となり，デー
タ書き込み回路の規模増大を抑えることが可能である。
回路において，請求項２に記載のように，第１電極電位
発生回路は，メモリセルへ所定のデータを書き込む際に
データ書き込み電位を出力するトランジスタを備え，遅
延回路は，このトランジスタを制御する制御信号を遅延
させるよう構成することが可能である。また，請求項３
に記載のように第１電極電位発生回路は，メモリセルへ
所定のデータを書き込む際にデータ書き込み電位を出力
するトランジスタを備え，遅延回路は，トランジスタか
ら出力される前記データ書き込み電位の立ち上がり時間
を遅延させるように構成することも可能である。かかる
構成によれば，遅延回路を簡易な回路構成，例えば抵抗
素子，容量素子などで構成することが可能となり，デー
タ書き込み回路の規模増大を抑えることが可能である。
【００２１】さらに，上記の課題を解決するために，複
数のメモリセルから成るメモリセルアレイと，複数のメ
モリセルへの所定のデータの書き込みの際に，複数のメ
モリセルを構成するトランジスタの第１電極に対して所
定の電位を供給する第１電極電位供給トランジスタと，
第１電極電位供給トランジスタを制御する制御回路とを
備えたデータ書き込み回路が提供される。そして，この
データ書き込み回路に備えられた制御回路は，請求項４
に記載のように，第１電極電位供給トランジスタの動作
を制御する制御電位の出力を遅延させる遅延回路を備え
たことを特徴とする。かかる構成によれば，メモリセル
を構成するトランジスタの第２電極側に寄生的に容量成
分が形成された場合であっても，第１電極電位供給トラ
ンジスタの動作によって第１電極に対して所定の電位を
漸次印加することが可能となり，メモリセルへの過渡的
な電流の流れ込みの防止が可能となる。この過渡的な電
流は，データの書き込みがなされないメモリセルに対し
て，データの誤書込を生じさせるものであるために，本
発明によれば，誤書込の少ないデータ書き込み回路が実
現されることになる。
数のメモリセルから成るメモリセルアレイと，複数のメ
モリセルへの所定のデータの書き込みの際に，複数のメ
モリセルを構成するトランジスタの第１電極に対して所
定の電位を供給する第１電極電位供給トランジスタと，
第１電極電位供給トランジスタを制御する制御回路とを
備えたデータ書き込み回路が提供される。そして，この
データ書き込み回路に備えられた制御回路は，請求項４
に記載のように，第１電極電位供給トランジスタの動作
を制御する制御電位の出力を遅延させる遅延回路を備え
たことを特徴とする。かかる構成によれば，メモリセル
を構成するトランジスタの第２電極側に寄生的に容量成
分が形成された場合であっても，第１電極電位供給トラ
ンジスタの動作によって第１電極に対して所定の電位を
漸次印加することが可能となり，メモリセルへの過渡的
な電流の流れ込みの防止が可能となる。この過渡的な電
流は，データの書き込みがなされないメモリセルに対し
て，データの誤書込を生じさせるものであるために，本
発明によれば，誤書込の少ないデータ書き込み回路が実
現されることになる。
【００２２】さらに請求項４に記載のデータ書き込み回
路に備えられた制御回路に対して，請求項５に記載のよ
うに，所定の信号によって制御電位を所定のレベルに固
定する電位レベル固定手段を設けるようにしてもよい。
かかる構成によれば，第１電極電位供給トランジスタの
動作を制御する制御電位の初期レベルが一定とされるた
め，制御電位による第１電極電位供給トランジスタの動
作が安定化され，メモリセルを構成するトランジスタの
第１電極への所定の電位の印加にかかる時間を任意の値
に調整することが可能となる。そして，請求項６に記載
のように所定の信号は，複数のメモリセルへの所定のデ
ータの書き込みの際にアクティブとなるワンショットパ
ルス信号としてもよく，また，複数のメモリセルへの所
定のデータの書き込みが禁止されている間アクティブと
なる信号とすることも可能である。
路に備えられた制御回路に対して，請求項５に記載のよ
うに，所定の信号によって制御電位を所定のレベルに固
定する電位レベル固定手段を設けるようにしてもよい。
かかる構成によれば，第１電極電位供給トランジスタの
動作を制御する制御電位の初期レベルが一定とされるた
め，制御電位による第１電極電位供給トランジスタの動
作が安定化され，メモリセルを構成するトランジスタの
第１電極への所定の電位の印加にかかる時間を任意の値
に調整することが可能となる。そして，請求項６に記載
のように所定の信号は，複数のメモリセルへの所定のデ
ータの書き込みの際にアクティブとなるワンショットパ
ルス信号としてもよく，また，複数のメモリセルへの所
定のデータの書き込みが禁止されている間アクティブと
なる信号とすることも可能である。
【００２３】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかるの好適な実施の形態について詳細に説明
する。なお，以下の説明において，略同一の機能および
構成を有する構成要素については，同一符号を付するこ
とにより，重複説明を省略することにする。
本発明にかかるの好適な実施の形態について詳細に説明
する。なお，以下の説明において，略同一の機能および
構成を有する構成要素については，同一符号を付するこ
とにより，重複説明を省略することにする。
【００２４】（第１の実施の形態）本発明の第１の実施
の形態にかかるデータ書き込み回路１を図１に示す。こ
のデータ書き込み回路１は，従来のデータ書き込み回路
１０１に対して，セルドレイン電位発生回路１０３がセ
ルドレイン電位発生回路３に置き換えられた構成を有す
るものである。
の形態にかかるデータ書き込み回路１を図１に示す。こ
のデータ書き込み回路１は，従来のデータ書き込み回路
１０１に対して，セルドレイン電位発生回路１０３がセ
ルドレイン電位発生回路３に置き換えられた構成を有す
るものである。
【００２５】セルドレイン電位発生回路３は，セルドレ
イン電位Ｖｍｃｄを各サブアレイＳＡ０〜ＳＡｎに備え
られたｍ＋１個のセルドレイン線選択トランジスタＤＴ
ｒ０〜ＤＴｒｍのドレイン電極に対して供給するように
構成されている。
イン電位Ｖｍｃｄを各サブアレイＳＡ０〜ＳＡｎに備え
られたｍ＋１個のセルドレイン線選択トランジスタＤＴ
ｒ０〜ＤＴｒｍのドレイン電極に対して供給するように
構成されている。
【００２６】また，各サブアレイＳＡ０〜ＳＡｎにはサ
ブアレイドライバ１０４−０〜１０４−ｎが接続されて
おり，各サブアレイドライバ１０４−０〜１０４−ｎ
は，サブアレイ選択信号線ＡＳＬ０〜ＡＳＬｎの電位を
所定の値に調整する機能を有するものである。
ブアレイドライバ１０４−０〜１０４−ｎが接続されて
おり，各サブアレイドライバ１０４−０〜１０４−ｎ
は，サブアレイ選択信号線ＡＳＬ０〜ＡＳＬｎの電位を
所定の値に調整する機能を有するものである。
【００２７】各サブアレイＳＡ０〜ＳＡｎに備えられた
メモリセルＭＣ００〜ＭＣｎｍは，マトリクス状に配置
されており，メモリセルＭＣ００〜ＭＣｎｍを構成する
トランジスタの各ゲート電極は，行毎に電気的に共通化
されワード線ＷＬ０〜ＷＬｎに接続されている。また，
これらの各ドレイン電極は，列毎に電気的に共通化され
セルドレイン線ＤＬ０〜ＤＬｍに接続されている。さら
に，各ソース電極は，列毎に電気的に共通化されセルソ
ース線ＳＬ０〜ＳＬｍに接続されている。
メモリセルＭＣ００〜ＭＣｎｍは，マトリクス状に配置
されており，メモリセルＭＣ００〜ＭＣｎｍを構成する
トランジスタの各ゲート電極は，行毎に電気的に共通化
されワード線ＷＬ０〜ＷＬｎに接続されている。また，
これらの各ドレイン電極は，列毎に電気的に共通化され
セルドレイン線ＤＬ０〜ＤＬｍに接続されている。さら
に，各ソース電極は，列毎に電気的に共通化されセルソ
ース線ＳＬ０〜ＳＬｍに接続されている。
【００２８】各セルソース線ＳＬ０〜ＳＬｍの終端は，
セルソース線選択トランジスタＳＴｒ０〜ＳＴｒｍのド
レイン電極に接続されている。また，セルソース線選択
トランジスタＳＴｒ０〜ＳＴｒｍのソース電極は，電気
的に共通化されトランジスタ１０５のドレイン電極に接
続されている。このトランジスタ１０５は，インバータ
ゲート１０７を介して入力される制御信号Ｄｉｎによっ
てオン／オフ制御可能とされている。そして，セルソー
ス線選択トランジスタＳＴｒ０〜ＳＴｒｍは，各ゲート
電極に入力されるカラム選択信号Ｙ０〜Ｙｍによって所
定の一が選択される。
セルソース線選択トランジスタＳＴｒ０〜ＳＴｒｍのド
レイン電極に接続されている。また，セルソース線選択
トランジスタＳＴｒ０〜ＳＴｒｍのソース電極は，電気
的に共通化されトランジスタ１０５のドレイン電極に接
続されている。このトランジスタ１０５は，インバータ
ゲート１０７を介して入力される制御信号Ｄｉｎによっ
てオン／オフ制御可能とされている。そして，セルソー
ス線選択トランジスタＳＴｒ０〜ＳＴｒｍは，各ゲート
電極に入力されるカラム選択信号Ｙ０〜Ｙｍによって所
定の一が選択される。
【００２９】次に，セルドレイン電位発生回路３の回路
構成について説明する。このセルドレイン電位発生回路
３は，図２に示すように，従来のセルドレイン電位発生
回路１０３に対して，遅延回路５が追加された構成を有
するものである。すなわち，１個のＰチャネル型トラン
ジスタ１１１，６個のＮチャネル型トランジスタ１１
２，１１３，１１４，１１５，１１６，１１７，および
遅延回路５から構成されている。
構成について説明する。このセルドレイン電位発生回路
３は，図２に示すように，従来のセルドレイン電位発生
回路１０３に対して，遅延回路５が追加された構成を有
するものである。すなわち，１個のＰチャネル型トラン
ジスタ１１１，６個のＮチャネル型トランジスタ１１
２，１１３，１１４，１１５，１１６，１１７，および
遅延回路５から構成されている。
【００３０】Ｐチャネル型トランジスタ１１１のソース
電極には書き込み電位Ｖｐｐ（例えば，１０Ｖ）が印加
され，ゲート電極にはグランド電位ＧＮＤが印加され，
ドレイン電極は，ノードＮ１に接続されている。一方，
Ｎチャネル型トランジスタ１１２，１１３，１１４は，
直列３段のダイオード結合を構成しており，１段目のカ
ソードにはノードＮ１が接続され，３段目のアノードに
は電源電位Ｖｃｃ（例えば，４Ｖ）が印加されている。
すなわち，Ｎチャネル型トランジスタ１１２，１１３，
１１４は，基準電位発生回路としての役割を果たすもの
である。
電極には書き込み電位Ｖｐｐ（例えば，１０Ｖ）が印加
され，ゲート電極にはグランド電位ＧＮＤが印加され，
ドレイン電極は，ノードＮ１に接続されている。一方，
Ｎチャネル型トランジスタ１１２，１１３，１１４は，
直列３段のダイオード結合を構成しており，１段目のカ
ソードにはノードＮ１が接続され，３段目のアノードに
は電源電位Ｖｃｃ（例えば，４Ｖ）が印加されている。
すなわち，Ｎチャネル型トランジスタ１１２，１１３，
１１４は，基準電位発生回路としての役割を果たすもの
である。
【００３１】ノードＮ１には，遅延回路５の入力側が接
続されており，ノードＮ１に発生する電位を所定の時間
遅延させて出力側のノードＮ２に供給する。この遅延回
路５については，抵抗素子や容量素子，またはそれらの
組み合わせで実現されるいわゆるＣＲ回路により構成さ
れる。
続されており，ノードＮ１に発生する電位を所定の時間
遅延させて出力側のノードＮ２に供給する。この遅延回
路５については，抵抗素子や容量素子，またはそれらの
組み合わせで実現されるいわゆるＣＲ回路により構成さ
れる。
【００３２】Ｎチャネル型トランジスタ１１５は，ダイ
オード構成を成すものであり，カソードとなるドレイン
電極およびゲート電極には書き込み電位Ｖｐｐが印加さ
れている。また，Ｎチャネル型トランジスタ１１７のド
レイン電極は，ノードＮ２に接続されており，ソース電
極にはグランド電位ＧＮＤが印加され，ゲート電極に入
力される書き込み制御信号／ＰＧＭによって制御可能と
されている。Ｎチャネル型トランジスタ１１６のゲート
電極にはノードＮ２が接続され，ドレイン電極には，ダ
イオードのアノードとしてのＮチャネル型トランジスタ
１１５のソース電極が接続されている。そして，このセ
ルドレイン電位発生回路１０３の出力であるセルドレイ
ン電位Ｖｍｃｄは，Ｎチャネル型トランジスタ１１６の
ソース電極から出力されることになる。
オード構成を成すものであり，カソードとなるドレイン
電極およびゲート電極には書き込み電位Ｖｐｐが印加さ
れている。また，Ｎチャネル型トランジスタ１１７のド
レイン電極は，ノードＮ２に接続されており，ソース電
極にはグランド電位ＧＮＤが印加され，ゲート電極に入
力される書き込み制御信号／ＰＧＭによって制御可能と
されている。Ｎチャネル型トランジスタ１１６のゲート
電極にはノードＮ２が接続され，ドレイン電極には，ダ
イオードのアノードとしてのＮチャネル型トランジスタ
１１５のソース電極が接続されている。そして，このセ
ルドレイン電位発生回路１０３の出力であるセルドレイ
ン電位Ｖｍｃｄは，Ｎチャネル型トランジスタ１１６の
ソース電極から出力されることになる。
【００３３】ここで，第１の実施の形態にかかるデータ
書き込み回路１に備えられたセルドレイン電位発生回路
３から出力されるセルドレイン電位Ｖｍｃｄおよびサブ
アレイドライバ１０４−０〜１０４−ｎから出力されサ
ブアレイ選択信号線ＡＳＬｎに印加される電位について
図３を用いて説明する。なお，図３中，実線は第１の実
施の形態にかかるデータ書き込み回路１におけるセルド
レイン電位Ｖｍｃｄ，およびサブアレイ選択信号線ＡＳ
Ｌｎの電位を示し，破線は従来のデータ書き込み回路１
０１におけるセルドレイン電位Ｖｍｃｄを示す。
書き込み回路１に備えられたセルドレイン電位発生回路
３から出力されるセルドレイン電位Ｖｍｃｄおよびサブ
アレイドライバ１０４−０〜１０４−ｎから出力されサ
ブアレイ選択信号線ＡＳＬｎに印加される電位について
図３を用いて説明する。なお，図３中，実線は第１の実
施の形態にかかるデータ書き込み回路１におけるセルド
レイン電位Ｖｍｃｄ，およびサブアレイ選択信号線ＡＳ
Ｌｎの電位を示し，破線は従来のデータ書き込み回路１
０１におけるセルドレイン電位Ｖｍｃｄを示す。
【００３４】書き込み制御信号／ＰＧＭがＨレベルの
時，すなわちデータ書き込み禁止状態の時，Ｎチャネル
型トランジスタ１１７は，オン状態とされ，これによっ
てＮチャネル型トランジスタ１１６はオフ状態とされ，
セルドレイン電位Ｖｍｃｄは，フローティング状態とさ
れる。
時，すなわちデータ書き込み禁止状態の時，Ｎチャネル
型トランジスタ１１７は，オン状態とされ，これによっ
てＮチャネル型トランジスタ１１６はオフ状態とされ，
セルドレイン電位Ｖｍｃｄは，フローティング状態とさ
れる。
【００３５】その後，書き込み制御信号／ＰＧＭがＬレ
ベル，すなわちデータ書き込み状態となった時，ノード
Ｎ１には，（電源電位Ｖｃｃ）＋２×（Ｎチャネル型ト
ランジスタのスレショルド電圧Ｖｔｎ）が印加されるこ
とになる。そして，ノードＮ１における電位の上昇は，
遅延回路５によって所定の時間後，Ｎチャネル型トラン
ジスタ１１６のゲートに伝達されることになる。このた
め，セルドレイン電位Ｖｍｃｄ（実線）は，従来（点
線）に比べて緩やかに立ち上がることになる。
ベル，すなわちデータ書き込み状態となった時，ノード
Ｎ１には，（電源電位Ｖｃｃ）＋２×（Ｎチャネル型ト
ランジスタのスレショルド電圧Ｖｔｎ）が印加されるこ
とになる。そして，ノードＮ１における電位の上昇は，
遅延回路５によって所定の時間後，Ｎチャネル型トラン
ジスタ１１６のゲートに伝達されることになる。このた
め，セルドレイン電位Ｖｍｃｄ（実線）は，従来（点
線）に比べて緩やかに立ち上がることになる。
【００３６】このように，第１の実施の形態にかかるデ
ータ書き込み回路１によれば，データの書き込み動作開
始時において，セルドレイン電位Ｖｍｃｄが従来のそれ
よりも緩慢に立ち上がるため，セルソース線ＳＬ０〜Ｓ
Ｌｍの容量成分に対して充電が緩やかに行われることに
なる。したがって，充電開始時に発生する過渡電流のピ
ーク値が低減され，選択されていないメモリセルにおけ
るホットエレクトロンの発生を抑制し，結果的に非選択
メモリセルへのデータの誤書込が防止されることにな
る。
ータ書き込み回路１によれば，データの書き込み動作開
始時において，セルドレイン電位Ｖｍｃｄが従来のそれ
よりも緩慢に立ち上がるため，セルソース線ＳＬ０〜Ｓ
Ｌｍの容量成分に対して充電が緩やかに行われることに
なる。したがって，充電開始時に発生する過渡電流のピ
ーク値が低減され，選択されていないメモリセルにおけ
るホットエレクトロンの発生を抑制し，結果的に非選択
メモリセルへのデータの誤書込が防止されることにな
る。
【００３７】（第２の実施の形態）第２の実施の形態に
かかるデータ書き込み回路は，従来のデータ書き込み回
路１０１に対してサブアレイドライバ１０４−０〜１０
４−ｎがサブアレイドライバ４−０〜４−ｎに置き換え
られた構成を有するものであり，その他の構成は，略同
一とされている。
かかるデータ書き込み回路は，従来のデータ書き込み回
路１０１に対してサブアレイドライバ１０４−０〜１０
４−ｎがサブアレイドライバ４−０〜４−ｎに置き換え
られた構成を有するものであり，その他の構成は，略同
一とされている。
【００３８】また，サブアレイドライバ４−０〜４−ｎ
は，相互に略同一の構成を有しており，ここでは，サブ
アレイドライバ４−ｎを用いて説明する。このサブアレ
イドライバ４−ｎは，図４に示すように，従来のデータ
書き込み回路１０１に備えられたサブアレイドライバ１
０４−ｎに対して，遅延回路７が追加された構成を有す
るものである。すなわち，サブアレイドライバ４−ｎ
は，２個のインバータゲート１２１，１２２，２個のＤ
トランジスタ１２３，１２４，および遅延回路７から構
成されている。インバータ１２１およびインバータ１２
２は，直列に接続されており，アドレス信号ＡｎをＤト
ランジスタ１２３のドレイン電極に供給するものであ
る。なお，遅延回路７については，抵抗素子や容量素
子，またはそれらの組み合わせであるいわゆるＣＲ回路
により構成される。
は，相互に略同一の構成を有しており，ここでは，サブ
アレイドライバ４−ｎを用いて説明する。このサブアレ
イドライバ４−ｎは，図４に示すように，従来のデータ
書き込み回路１０１に備えられたサブアレイドライバ１
０４−ｎに対して，遅延回路７が追加された構成を有す
るものである。すなわち，サブアレイドライバ４−ｎ
は，２個のインバータゲート１２１，１２２，２個のＤ
トランジスタ１２３，１２４，および遅延回路７から構
成されている。インバータ１２１およびインバータ１２
２は，直列に接続されており，アドレス信号ＡｎをＤト
ランジスタ１２３のドレイン電極に供給するものであ
る。なお，遅延回路７については，抵抗素子や容量素
子，またはそれらの組み合わせであるいわゆるＣＲ回路
により構成される。
【００３９】そして，Ｄトランジスタ１２３は，書き込
み制御信号／ＰＧＭによって制御されインバータ１２１
およびインバータ１２２を介して入力されたアドレス信
号ＡｎをノードＮ３へ供給するように構成されている。
また，Ｄトランジスタ１２４は，ダイオード構成を成す
ものであり，カソードとしてのドレイン電極およびゲー
ト電極には，書き込み電位Ｖｐｐが印加されており，ア
ノードとしてのソース電極は，遅延回路７の入力側に接
続されている。この遅延回路７の出力側は，ノードＮ３
に接続されている。そして，ノードＮ３からは，サブア
レイ選択信号線ＡＳＬ０〜ＡＳＬｎに対して所定の電位
が出力されるように構成されている。
み制御信号／ＰＧＭによって制御されインバータ１２１
およびインバータ１２２を介して入力されたアドレス信
号ＡｎをノードＮ３へ供給するように構成されている。
また，Ｄトランジスタ１２４は，ダイオード構成を成す
ものであり，カソードとしてのドレイン電極およびゲー
ト電極には，書き込み電位Ｖｐｐが印加されており，ア
ノードとしてのソース電極は，遅延回路７の入力側に接
続されている。この遅延回路７の出力側は，ノードＮ３
に接続されている。そして，ノードＮ３からは，サブア
レイ選択信号線ＡＳＬ０〜ＡＳＬｎに対して所定の電位
が出力されるように構成されている。
【００４０】以上の構成を有する第２の実施の形態にか
かるデータ書き込み回路の動作，特に特徴的なサブアレ
イドライバ４−ｎについて図５に基づいて説明する。こ
のサブアレイドライバ４−ｎは，データ書き込み開始時
において，書き込み電位Ｖｐｐをサブアレイ選択信号線
ＡＳＬｎに対して印加するように構成されている。した
がって，サブアレイ選択信号線ＡＳＬｎ（実線）の電位
は，従来（点線）に比べて緩やかに立ち上がることにな
る。ところで，セルドレイン線ＤＬｎの電位（実線）
は，（サブアレイ選択信号線ＡＳＬｎの電位）−（セル
ドレイン線選択トランジスタＤＴｒ０〜ＤＴｒｍのスレ
ショルド電圧）以上にはならないため,図５に示すよう
にサブアレイ選択信号線ＳＡＬｎの電位の立ち上がに応
じて，従来（点線）に比べて緩やかに立ち上がることに
なる。
かるデータ書き込み回路の動作，特に特徴的なサブアレ
イドライバ４−ｎについて図５に基づいて説明する。こ
のサブアレイドライバ４−ｎは，データ書き込み開始時
において，書き込み電位Ｖｐｐをサブアレイ選択信号線
ＡＳＬｎに対して印加するように構成されている。した
がって，サブアレイ選択信号線ＡＳＬｎ（実線）の電位
は，従来（点線）に比べて緩やかに立ち上がることにな
る。ところで，セルドレイン線ＤＬｎの電位（実線）
は，（サブアレイ選択信号線ＡＳＬｎの電位）−（セル
ドレイン線選択トランジスタＤＴｒ０〜ＤＴｒｍのスレ
ショルド電圧）以上にはならないため,図５に示すよう
にサブアレイ選択信号線ＳＡＬｎの電位の立ち上がに応
じて，従来（点線）に比べて緩やかに立ち上がることに
なる。
【００４１】以上のように，第２の実施の形態にかかる
データ書き込み回路によれば，データ書き込み開始直後
のサブアレイ選択信号線ＡＳＬｎの電位の立ち上がりと
セルドレイン線ＤＬｎの立ち上がりがともに緩やかに立
ち上がるため，第１の実施の形態にかかるデータ書き込
み回路１と同様な効果が得られるとともに以下に示す他
の効果が得られることになる。従来，データの書き込み
開始直後には，サブアレイ選択信号線ＡＳＬ０〜ＡＳＬ
ｎの電位は，比較的急峻に立ち上がっていたため，その
際書き込み電位Ｖｐｐからグランド電位ＧＮＤに対する
電流の流れ込みが生じていた。この電流は，全てのメモ
リセルＭＣ００〜ＭＣｎｍのフローティングゲートに対
してホットエレクトロンが注入される原因となり得るも
のであり，これによるデータの誤書込が生じるおそれが
あった。かかる問題に関して，第２の実施の形態にかか
るデータ書き込み回路によれば，データの書き込み直後
のサブアレイ選択信号線ＡＳＬｎの電位は緩やかに立ち
上がるようになるため，選択されていないサブアレイに
おける書き込み電位Ｖｐｐからグランド電位ＧＮＤに対
する電流の流れ込みは低減され，結果的にデータの誤書
込防止が可能となる。
データ書き込み回路によれば，データ書き込み開始直後
のサブアレイ選択信号線ＡＳＬｎの電位の立ち上がりと
セルドレイン線ＤＬｎの立ち上がりがともに緩やかに立
ち上がるため，第１の実施の形態にかかるデータ書き込
み回路１と同様な効果が得られるとともに以下に示す他
の効果が得られることになる。従来，データの書き込み
開始直後には，サブアレイ選択信号線ＡＳＬ０〜ＡＳＬ
ｎの電位は，比較的急峻に立ち上がっていたため，その
際書き込み電位Ｖｐｐからグランド電位ＧＮＤに対する
電流の流れ込みが生じていた。この電流は，全てのメモ
リセルＭＣ００〜ＭＣｎｍのフローティングゲートに対
してホットエレクトロンが注入される原因となり得るも
のであり，これによるデータの誤書込が生じるおそれが
あった。かかる問題に関して，第２の実施の形態にかか
るデータ書き込み回路によれば，データの書き込み直後
のサブアレイ選択信号線ＡＳＬｎの電位は緩やかに立ち
上がるようになるため，選択されていないサブアレイに
おける書き込み電位Ｖｐｐからグランド電位ＧＮＤに対
する電流の流れ込みは低減され，結果的にデータの誤書
込防止が可能となる。
【００４２】ところで，第２の実施の形態にかかるデー
タ書き込み回路に対して，第１の実施の形態にかかるデ
ータ書き込み回路１に備えられたセルドレイン電位発生
回路３を適用することが可能である。この場合のデータ
書き込み回路の動作について図６に基づいて説明する。
タ書き込み回路に対して，第１の実施の形態にかかるデ
ータ書き込み回路１に備えられたセルドレイン電位発生
回路３を適用することが可能である。この場合のデータ
書き込み回路の動作について図６に基づいて説明する。
【００４３】ここで，セルドレイン電位発生回路３に備
えられた遅延回路５およびサブアレイドライバ４−ｎに
備えられた遅延回路７によって，データ書き込み直後の
セルドレイン電位Ｖｍｃｄの立ち上がり時間をサブアレ
イ選択信号線ＡＳＬｎの電位の立ち上がり時間に比べて
短くなるように設定する。この調整によって以下の効果
がもたらされる。
えられた遅延回路５およびサブアレイドライバ４−ｎに
備えられた遅延回路７によって，データ書き込み直後の
セルドレイン電位Ｖｍｃｄの立ち上がり時間をサブアレ
イ選択信号線ＡＳＬｎの電位の立ち上がり時間に比べて
短くなるように設定する。この調整によって以下の効果
がもたらされる。
【００４４】かかる調整がなされた場合のサブアレイ選
択信号線ＡＳＬｎの電位およびセルドレイン線ＤＬｎの
電位の特性を図６に示す。セルドレイン線ＤＬｎの電位
は，セルドレイン電位Ｖｍｃｄが（選択信号線ＡＳＬｎ
の電位）−（セルドレイン線選択トランジスタＤＴｒ０
〜ＤＴｒｍのスレショルド電圧）に達するまでセルドレ
イン電位発生回路３によって制御され，それを以上にな
るとサブアレイドライバ４−ｎによって制御されること
になる。すなわち，セルドレイン線ＤＬｎの電位の立ち
上がり時間を２段階に調整することが可能となる。具体
的には，まずメモリセルＭＣ００〜ＭＣｎｍにおいてホ
ットエレクトロンが生成されずフローティングゲートへ
の注入が起きるまではセルドレインＤＬｎの電位の立ち
上がりを時間を短くし，その後アバランシェ降伏が生じ
る直前から緩やかに立ち上げることとする。かかる調整
によれば，メモリセルＭＣ００〜ＭＣｎｍに対して，デ
ータの誤書込が防止されるとともに，データの書き込み
速度の高速化にも貢献することになる。
択信号線ＡＳＬｎの電位およびセルドレイン線ＤＬｎの
電位の特性を図６に示す。セルドレイン線ＤＬｎの電位
は，セルドレイン電位Ｖｍｃｄが（選択信号線ＡＳＬｎ
の電位）−（セルドレイン線選択トランジスタＤＴｒ０
〜ＤＴｒｍのスレショルド電圧）に達するまでセルドレ
イン電位発生回路３によって制御され，それを以上にな
るとサブアレイドライバ４−ｎによって制御されること
になる。すなわち，セルドレイン線ＤＬｎの電位の立ち
上がり時間を２段階に調整することが可能となる。具体
的には，まずメモリセルＭＣ００〜ＭＣｎｍにおいてホ
ットエレクトロンが生成されずフローティングゲートへ
の注入が起きるまではセルドレインＤＬｎの電位の立ち
上がりを時間を短くし，その後アバランシェ降伏が生じ
る直前から緩やかに立ち上げることとする。かかる調整
によれば，メモリセルＭＣ００〜ＭＣｎｍに対して，デ
ータの誤書込が防止されるとともに，データの書き込み
速度の高速化にも貢献することになる。
【００４５】（第３の実施の形態）第３の実施の形態に
かかるデータ書き込み回路は，従来のデータ書き込み回
路１０１に対してサブアレイドライバ１０４−０〜１０
４−ｎがサブアレイドライバ８−０〜８−ｎに置き換え
られた構成を有するものであり，その他の構成は，略同
一とされている。
かかるデータ書き込み回路は，従来のデータ書き込み回
路１０１に対してサブアレイドライバ１０４−０〜１０
４−ｎがサブアレイドライバ８−０〜８−ｎに置き換え
られた構成を有するものであり，その他の構成は，略同
一とされている。
【００４６】また，サブアレイドライバ８−０〜８−ｎ
は，相互に略同一の構成を有しており，ここでは，これ
らの構成・機能についてサブアレイドライバ８−ｎを用
いて説明する。このサブアレイドライバ８−ｎは，サブ
アレイドライバ４−ｎに対して，インバータゲート１２
１がＮＡＮＤゲート９に置き換えられた構成を有するも
のである。すなわち，サブアレイドライバ８−ｎは，図
７に示すように，ＮＡＮＤゲート９，インバータゲート
１２２，２個のＤトランジスタ１２３，１２４，および
遅延回路７から構成されている。
は，相互に略同一の構成を有しており，ここでは，これ
らの構成・機能についてサブアレイドライバ８−ｎを用
いて説明する。このサブアレイドライバ８−ｎは，サブ
アレイドライバ４−ｎに対して，インバータゲート１２
１がＮＡＮＤゲート９に置き換えられた構成を有するも
のである。すなわち，サブアレイドライバ８−ｎは，図
７に示すように，ＮＡＮＤゲート９，インバータゲート
１２２，２個のＤトランジスタ１２３，１２４，および
遅延回路７から構成されている。
【００４７】ＮＡＮＤゲート９の一方の入力端子には，
アドレス信号Ａｎが入力され，他方の入力端子には，プ
リセット信号ＰＲＳＴが入力されるように構成されてい
る。なお，そして，このプリセット信号ＰＲＳＴは，デ
ータの書き込み動作開始時に出力がアクティブとなるワ
ンショットパルス発生回路（図示せず。）から出力され
るものである。ＮＡＮＤゲート９の出力端子は，インバ
ータゲート１２２の入力端子に接続されており，インバ
ータゲート１２２の出力端子は，Ｄトランジスタ１２３
のドレイン電極に接続されている。Ｄトランジスタ１２
３のソース電極は，ノードＮ３に接続されている。
アドレス信号Ａｎが入力され，他方の入力端子には，プ
リセット信号ＰＲＳＴが入力されるように構成されてい
る。なお，そして，このプリセット信号ＰＲＳＴは，デ
ータの書き込み動作開始時に出力がアクティブとなるワ
ンショットパルス発生回路（図示せず。）から出力され
るものである。ＮＡＮＤゲート９の出力端子は，インバ
ータゲート１２２の入力端子に接続されており，インバ
ータゲート１２２の出力端子は，Ｄトランジスタ１２３
のドレイン電極に接続されている。Ｄトランジスタ１２
３のソース電極は，ノードＮ３に接続されている。
【００４８】Ｄトランジスタ１２４は，ダイオード構成
を成すものであり，カソードとしてのドレイン電極およ
びゲート電極には，書き込み電位Ｖｐｐが印加されてお
り，アノードとしてのソース電極は，遅延回路７の入力
側に接続されている。この遅延回路７の出力側は，ノー
ドＮ３に接続されている。そして，ノードＮ３からは，
サブアレイ選択信号線ＡＳＬｎに対して所定の電位が出
力されるように構成されている。
を成すものであり，カソードとしてのドレイン電極およ
びゲート電極には，書き込み電位Ｖｐｐが印加されてお
り，アノードとしてのソース電極は，遅延回路７の入力
側に接続されている。この遅延回路７の出力側は，ノー
ドＮ３に接続されている。そして，ノードＮ３からは，
サブアレイ選択信号線ＡＳＬｎに対して所定の電位が出
力されるように構成されている。
【００４９】以上の構成を有するサブアレイドライバ８
−０〜８−ｎを備えた第３の実施の形態にかかるデータ
書き込み回路の動作について図８に基づいて説明する。
データ書き込み開始時におけるサブアレイドライバ８−
ｎに備えられたＮＡＮＤゲート９には，Ｈレベルのプリ
セット信号ＰＲＳＴがワンショット入力される。そし
て，書き込み制御信号／ＰＧＭがＬレベルとなりサブア
レイ選択信号線ＡＳＬｎに対して書き込み電位Ｖｐｐが
遅延回路７を介して供給されるとき，サブアレイ選択信
号線ＡＳＬｎの電位は，一旦グランド電位ＧＮＤまで低
下することになる。このため，サブアレイ選択信号線Ａ
ＳＬｎへの書き込み電位Ｖｐｐの供給は，遅延回路７の
効果に相乗されさらに遅延することになり，サブアレイ
選択信号線ＡＳＬｎの電位（実線）は，従来（点線）に
比べて緩やかに立ち上がることになる。また，セルドレ
イン線ＤＬｎの電位（実線）については，サブアレイ選
択信号線ＡＳＬｎの電位の影響を受け，従来（点線）に
比べて緩やかに立ち上がることになる。
−０〜８−ｎを備えた第３の実施の形態にかかるデータ
書き込み回路の動作について図８に基づいて説明する。
データ書き込み開始時におけるサブアレイドライバ８−
ｎに備えられたＮＡＮＤゲート９には，Ｈレベルのプリ
セット信号ＰＲＳＴがワンショット入力される。そし
て，書き込み制御信号／ＰＧＭがＬレベルとなりサブア
レイ選択信号線ＡＳＬｎに対して書き込み電位Ｖｐｐが
遅延回路７を介して供給されるとき，サブアレイ選択信
号線ＡＳＬｎの電位は，一旦グランド電位ＧＮＤまで低
下することになる。このため，サブアレイ選択信号線Ａ
ＳＬｎへの書き込み電位Ｖｐｐの供給は，遅延回路７の
効果に相乗されさらに遅延することになり，サブアレイ
選択信号線ＡＳＬｎの電位（実線）は，従来（点線）に
比べて緩やかに立ち上がることになる。また，セルドレ
イン線ＤＬｎの電位（実線）については，サブアレイ選
択信号線ＡＳＬｎの電位の影響を受け，従来（点線）に
比べて緩やかに立ち上がることになる。
【００５０】以上のように，第３の実施の形態にかかる
データ書き込み回路によれば，データ書き込み開始直後
のサブアレイ選択信号線ＡＳＬｎの電位の立ち上がりと
セルドレイン線ＤＬｎの立ち上がりがともに緩やかに立
ち上がるため，第１，２の実施の形態にかかるデータ書
き込み回路１と同様な効果が得られることになる。しか
も，その立ち上がりにかかる時間は，サブアレイドライ
バ８−ｎにおけるサブアレイ選択信号線ＡＳＬｎの電位
をグランド電位ＧＮＤとするいわゆるプリセット動作に
よって，第１，２の実施の形態にかかるデータ書き込み
回路に比べて一層遅延されることになる。したがって，
メモリセルの増加に伴うセルソース線ＳＬｍの容量成分
の更なる増加があった場合でも，データ書き込み開始時
の各メモリセルＭＣ００〜ＭＣｎｍへの過渡電流の流れ
込みは，より確実に防止され，データの誤書込が防止さ
れることになる。
データ書き込み回路によれば，データ書き込み開始直後
のサブアレイ選択信号線ＡＳＬｎの電位の立ち上がりと
セルドレイン線ＤＬｎの立ち上がりがともに緩やかに立
ち上がるため，第１，２の実施の形態にかかるデータ書
き込み回路１と同様な効果が得られることになる。しか
も，その立ち上がりにかかる時間は，サブアレイドライ
バ８−ｎにおけるサブアレイ選択信号線ＡＳＬｎの電位
をグランド電位ＧＮＤとするいわゆるプリセット動作に
よって，第１，２の実施の形態にかかるデータ書き込み
回路に比べて一層遅延されることになる。したがって，
メモリセルの増加に伴うセルソース線ＳＬｍの容量成分
の更なる増加があった場合でも，データ書き込み開始時
の各メモリセルＭＣ００〜ＭＣｎｍへの過渡電流の流れ
込みは，より確実に防止され，データの誤書込が防止さ
れることになる。
【００５１】ところで，上述のサブアレイドライバ８−
０〜８−ｎにおいて，ＮＡＮＤゲート９に入力されるプ
リセット信号ＰＲＳＴに代えて，図９に示すように，書
き込み禁止信号／ＰＩＮＨを用いるようにしてもよい。
この書き込み禁止信号／ＰＩＮＨは，半導体記憶装置に
対してデータの書き込みが禁止されている間は，Ｌレベ
ルとされる信号であり，これによってサブアレイ選択信
号線ＡＳＬｎの電位は，データの書き込みが禁止されて
いる間グランド電位ＧＮＤに保持されることになる。そ
の後，データの書き込みが開始されたときにサブアレイ
選択信号線ＡＳＬｎの電位，およびそれに伴ってセルド
レイン線ＤＬｎの電位は，緩やかに立ち上がっていくこ
とになる。したがって，選択されていないメモリセルへ
のデータの誤書き込みは防止されることになる。また，
サブアレイドライバ８−ｎに対して，書き込み禁止信号
／ＰＩＮＨを適用することによって，サブアレイ選択信
号線ＡＳＬｎの電位の立ち上がり開始がデータ書き込み
開始に一致することになるため，データ書き込みに割り
当てられる時間を有効に利用することが可能となる。
０〜８−ｎにおいて，ＮＡＮＤゲート９に入力されるプ
リセット信号ＰＲＳＴに代えて，図９に示すように，書
き込み禁止信号／ＰＩＮＨを用いるようにしてもよい。
この書き込み禁止信号／ＰＩＮＨは，半導体記憶装置に
対してデータの書き込みが禁止されている間は，Ｌレベ
ルとされる信号であり，これによってサブアレイ選択信
号線ＡＳＬｎの電位は，データの書き込みが禁止されて
いる間グランド電位ＧＮＤに保持されることになる。そ
の後，データの書き込みが開始されたときにサブアレイ
選択信号線ＡＳＬｎの電位，およびそれに伴ってセルド
レイン線ＤＬｎの電位は，緩やかに立ち上がっていくこ
とになる。したがって，選択されていないメモリセルへ
のデータの誤書き込みは防止されることになる。また，
サブアレイドライバ８−ｎに対して，書き込み禁止信号
／ＰＩＮＨを適用することによって，サブアレイ選択信
号線ＡＳＬｎの電位の立ち上がり開始がデータ書き込み
開始に一致することになるため，データ書き込みに割り
当てられる時間を有効に利用することが可能となる。
【００５２】（第４の実施の形態）第４の実施の形態に
かかるデータ書き込み回路は，従来のデータ書き込み回
路１０１に対して，セルドレイン電位発生回路１０３が
セルドレイン電位発生回路１１に置き換えられた構成を
有するものである。
かかるデータ書き込み回路は，従来のデータ書き込み回
路１０１に対して，セルドレイン電位発生回路１０３が
セルドレイン電位発生回路１１に置き換えられた構成を
有するものである。
【００５３】以下，セルドレイン電位発生回路１１につ
いて，図１１を参照しつつ説明する。セルドレイン電位
発生回路１１は，従来のデータ書き込み回路１０１に備
えられたセルドレイン電位発生回路１０３に対して，遅
延回路１３が追加された構成とされている。すなわち，
１個のＰチャネル型トランジスタ１１１，６個のＮチャ
ネル型トランジスタ１１２，１１３，１１４，１１５，
１１６，１１７，および遅延回路１３から構成されてい
る。なお，セルドレイン電位発生回路１１に備えられた
遅延回路１３については，抵抗素子や容量素子，または
それらの組み合わせであるいわゆるＣＲ回路により構成
される。
いて，図１１を参照しつつ説明する。セルドレイン電位
発生回路１１は，従来のデータ書き込み回路１０１に備
えられたセルドレイン電位発生回路１０３に対して，遅
延回路１３が追加された構成とされている。すなわち，
１個のＰチャネル型トランジスタ１１１，６個のＮチャ
ネル型トランジスタ１１２，１１３，１１４，１１５，
１１６，１１７，および遅延回路１３から構成されてい
る。なお，セルドレイン電位発生回路１１に備えられた
遅延回路１３については，抵抗素子や容量素子，または
それらの組み合わせであるいわゆるＣＲ回路により構成
される。
【００５４】Ｐチャネル型トランジスタ１１１のソース
電極には書き込み電位Ｖｐｐ（例えば，１０Ｖ）が印加
され，ゲート電極にはグランド電位ＧＮＤが印加され，
ドレイン電極は，ノードＮ１１に接続されている。一
方，Ｎチャネル型トランジスタ１１２，１１３，１１４
は，直列３段のダイオード結合を構成しており，１段目
のカソードにはノードＮ１１が接続され，３段目のアノ
ードには電源電位Ｖｃｃ（例えば，４Ｖ）が印加されて
いる。すなわち，Ｎチャネル型トランジスタ１１２，１
１３，１１４は，基準電位発生回路としての役割を果た
すものである。
電極には書き込み電位Ｖｐｐ（例えば，１０Ｖ）が印加
され，ゲート電極にはグランド電位ＧＮＤが印加され，
ドレイン電極は，ノードＮ１１に接続されている。一
方，Ｎチャネル型トランジスタ１１２，１１３，１１４
は，直列３段のダイオード結合を構成しており，１段目
のカソードにはノードＮ１１が接続され，３段目のアノ
ードには電源電位Ｖｃｃ（例えば，４Ｖ）が印加されて
いる。すなわち，Ｎチャネル型トランジスタ１１２，１
１３，１１４は，基準電位発生回路としての役割を果た
すものである。
【００５５】Ｎチャネル型トランジスタ１１５は，ダイ
オード構成を成すものであり，カソードとなるドレイン
電極およびゲート電極には書き込み電位Ｖｐｐが印加さ
れている。また，Ｎチャネル型トランジスタ１１７のド
レイン電極は，ノードＮ１１に接続されており，ソース
電極にはグランド電位が印加され，ゲート電極に入力さ
れる書き込み制御信号／ＰＧＭによって制御可能とされ
ている。Ｎチャネル型トランジスタ１１６のゲート電極
にはノードＮ１１が接続され，ドレイン電極には，ダイ
オードのアノードとしてのＮチャネル型トランジスタ１
１５のソース電極が接続され，ソース電極には，遅延回
路１３の入力側が接続されている。そして，このセルド
レイン電位発生回路１１の出力，すなわちセルドレイン
電位Ｖｍｃｄは，遅延回路１３の出力側から出力される
ことになる。
オード構成を成すものであり，カソードとなるドレイン
電極およびゲート電極には書き込み電位Ｖｐｐが印加さ
れている。また，Ｎチャネル型トランジスタ１１７のド
レイン電極は，ノードＮ１１に接続されており，ソース
電極にはグランド電位が印加され，ゲート電極に入力さ
れる書き込み制御信号／ＰＧＭによって制御可能とされ
ている。Ｎチャネル型トランジスタ１１６のゲート電極
にはノードＮ１１が接続され，ドレイン電極には，ダイ
オードのアノードとしてのＮチャネル型トランジスタ１
１５のソース電極が接続され，ソース電極には，遅延回
路１３の入力側が接続されている。そして，このセルド
レイン電位発生回路１１の出力，すなわちセルドレイン
電位Ｖｍｃｄは，遅延回路１３の出力側から出力される
ことになる。
【００５６】以上の構成から成る第４の実施の形態にか
かるデータ書き込み回路は，第１の実施の形態にかかる
データ書き込み回路１が有する効果の他，次の効果を有
する。第１の実施の形態にかかるデータ書き込み回路１
に備えられたセルドレイン電位発生回路３の場合，遅延
回路５がＮチャネル型トランジスタ１１６のゲート電極
に接続されているが，第４の実施の形態にかかるデータ
書き込み回路に備えられたセルドレイン電位発生回路１
１の遅延回路１３は，Ｎチャネル型トランジスタ１３の
ソース電極に接続されている。したがって，第４の実施
の形態にかかるデータ書き込み回路によれば，Ｎチャネ
ル型トランジスタ１１は，データの書き込み動作が終了
するタイミングに同期して書き込み電位Ｖｐｐにあるセ
ルドレイン電位Ｖｍｃｄをフローティング状態とするこ
とになる。かかる動作によって，書き込み電位Ｖｐｐか
ら各サブアレイＳＡ０〜ＳＡｎに対する貫通電流を低減
させることが可能となり，第４の実施の形態にかかる形
態にかかる消費電力の低減に寄与することになる。
かるデータ書き込み回路は，第１の実施の形態にかかる
データ書き込み回路１が有する効果の他，次の効果を有
する。第１の実施の形態にかかるデータ書き込み回路１
に備えられたセルドレイン電位発生回路３の場合，遅延
回路５がＮチャネル型トランジスタ１１６のゲート電極
に接続されているが，第４の実施の形態にかかるデータ
書き込み回路に備えられたセルドレイン電位発生回路１
１の遅延回路１３は，Ｎチャネル型トランジスタ１３の
ソース電極に接続されている。したがって，第４の実施
の形態にかかるデータ書き込み回路によれば，Ｎチャネ
ル型トランジスタ１１は，データの書き込み動作が終了
するタイミングに同期して書き込み電位Ｖｐｐにあるセ
ルドレイン電位Ｖｍｃｄをフローティング状態とするこ
とになる。かかる動作によって，書き込み電位Ｖｐｐか
ら各サブアレイＳＡ０〜ＳＡｎに対する貫通電流を低減
させることが可能となり，第４の実施の形態にかかる形
態にかかる消費電力の低減に寄与することになる。
【００５７】以上，添付図面を参照しながら本発明の好
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。
【００５８】例えば，第１の実施の形態にかかるデータ
書き込み回路に対して，サブアレイドライバ４−０〜４
−ｎ，またはサブアレイドライバ８−０〜８−ｎを用い
ることも可能であり，また第４の実施の形態にかかるデ
ータ書き込み回路において，セルドレイン電位発生回路
１１に対して，ブアレイドライバ４−０〜４−ｎ，また
はサブアレイドライバ８−０〜８−ｎを適用することも
可能である。
書き込み回路に対して，サブアレイドライバ４−０〜４
−ｎ，またはサブアレイドライバ８−０〜８−ｎを用い
ることも可能であり，また第４の実施の形態にかかるデ
ータ書き込み回路において，セルドレイン電位発生回路
１１に対して，ブアレイドライバ４−０〜４−ｎ，また
はサブアレイドライバ８−０〜８−ｎを適用することも
可能である。
【００５９】
【発明の効果】以上説明したように，本発明によれば，
メモリセルに対するデータの書き込み開始時において，
所定のデータを書き込むメモリセル以外のメモリセルお
けるアバランシェ降伏現象を防止することが可能とな
り，かかるメモリセルに対するデータの誤書込が防止さ
れる。
メモリセルに対するデータの書き込み開始時において，
所定のデータを書き込むメモリセル以外のメモリセルお
けるアバランシェ降伏現象を防止することが可能とな
り，かかるメモリセルに対するデータの誤書込が防止さ
れる。
【図１】本発明の第１の実施の形態にかかるデータ書き
込み回路の回路図である。
込み回路の回路図である。
【図２】図１のデータ書き込み回路に備えられたセルド
レイン電位発生回路の回路図である。
レイン電位発生回路の回路図である。
【図３】図１のデータ書き込み回路の動作を示す波形図
である。
である。
【図４】本発明の第２の実施の形態にかかるデータ書き
込み回路に備えられたサブアレイドライバの回路図であ
る。
込み回路に備えられたサブアレイドライバの回路図であ
る。
【図５】本発明の第２の実施の形態にかかるデータ書き
込み回路の動作を示す波形図である。
込み回路の動作を示す波形図である。
【図６】本発明の第２の実施の形態にかかるデータ書き
込み回路の他の動作を示す波形図である。
込み回路の他の動作を示す波形図である。
【図７】本発明の第３の実施の形態にかかるデータ書き
込み回路に備えられたサブアレイドライバの回路図であ
る。
込み回路に備えられたサブアレイドライバの回路図であ
る。
【図８】本発明の第３の実施の形態にかかるデータ書き
込み回路の動作を示す波形図である。
込み回路の動作を示す波形図である。
【図９】本発明の第３の実施の形態にかかるデータ書き
込み回路に備えられたサブアレイドライバの回路図であ
る。
込み回路に備えられたサブアレイドライバの回路図であ
る。
【図１０】本発明の第３の実施の形態にかかるデータ書
き込み回路の他の動作を示す波形図である。
き込み回路の他の動作を示す波形図である。
【図１１】本発明の第４の実施の形態にかかるデータ書
き込み回路に備えられたサブアレイドライバの回路図で
ある。
き込み回路に備えられたサブアレイドライバの回路図で
ある。
【図１２】従来のデータ書き込み回路の回路図である。
【図１３】図１２のデータ書き込み回路に備えられたセ
ルドレイン電位発生回路の回路図である。
ルドレイン電位発生回路の回路図である。
【図１４】図１２のデータ書き込み回路に備えられたサ
ブアレイドライバの回路図である。
ブアレイドライバの回路図である。
【図１５】図１２のデータ書き込み回路の動作を示す波
形図である。
形図である。
１ データ書き込み回路 ３ セルドレイン電位発生回路 ４−ｎ サブアレイドライバ ８−ｎ サブアレイドライバ １１ セルドレイン電位発生回路 Ｖｍｃｄ セルドレイン電位 ＡＳＬｎ サブアレイ選択信号線 ＤＬｍ セルドレイン線 ＳＬｍ セルソース線 ＤＴｒｍ セルドレイン線選択トランジスタ ＳＴｒｍ セルソース線選択トランジスタ Ｄｉｎ 制御信号 Ａｎ アドレス信号
Claims (7)
- 【請求項１】 メモリセルへの所定のデータの書き込み
の際に，前記メモリセルを構成するトランジスタの第１
電極に対して所定の電位を供給する第１電極電位発生回
路を備えたデータ書き込み回路において：前記第１電極
電位発生回路は，前記所定の電位の立ち上がり時間を遅
延させる遅延回路を備えたことを特徴とするデータ書き
込み回路。 - 【請求項２】 前記第１電極電位発生回路は，前記メモ
リセルへ所定のデータを書き込む際にデータ書き込み電
位を出力するトランジスタを備え，前記遅延回路は，前
記トランジスタを制御する制御信号を遅延させることを
特徴とする請求項１に記載のデータ書き込み回路。 - 【請求項３】 前記第１電極電位発生回路は，前記メモ
リセルへ所定のデータを書き込む際にデータ書き込み電
位を出力するトランジスタを備え，前記遅延回路は，前
記トランジスタから出力される前記データ書き込み電位
の立ち上がり時間を遅延させることを特徴とする請求項
１に記載のデータ書き込み回路。 - 【請求項４】 複数のメモリセルから成るメモリセルア
レイと；前記複数のメモリセルへの所定のデータの書き
込みの際に，前記複数のメモリセルを構成するトランジ
スタの第１電極に対して所定の電位を供給する第１電極
電位供給トランジスタと；前記第１電極電位供給トラン
ジスタを制御する制御回路と；を備えたデータ書き込み
回路において：前記制御回路は，前記第１電極電位供給
トランジスタの動作を制御する制御電位の出力を遅延さ
せる遅延回路を備えたことを特徴とするデータ書き込み
回路。 - 【請求項５】 さらに前記制御回路は，所定の信号によ
って前記制御電位を所定のレベルに固定する電位レベル
固定手段を備えたことを特徴とする請求項４に記載のデ
ータ書き込み回路。 - 【請求項６】 前記所定の信号は，前記複数のメモリセ
ルへの所定のデータの書き込みの際にアクティブとなる
ワンショットパルス信号であることを特徴とする請求項
５に記載のデータ書き込み回路。 - 【請求項７】 前記所定の信号は，前記複数のメモリセ
ルへの所定のデータの書き込みが禁止されている間アク
ティブとなることを特徴とする請求項５に記載のデータ
書き込み回路。
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