JP2000002885A - アクティブマトリクス型液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成で、歩留まりが向上し、大幅のコ
ストアップなしに表示品位を向上させ得るアクティブマ
トリクス型液晶表示装置を提供する。 【解決手段】 画素基板には、マトリクス状に画素電極
４が配設されると共に、各画素電極４毎にＴＦＴ１が設
けられている。各ＴＦＴ１の行方向に並ぶ素子列毎にそ
れぞれ走査線２と基準電位線３とが配設されている。対
向基板には、画素電極４の各々に対向する対向電極を兼
ねたデータ線３１が、走査線２と直交するように配設さ
れている。そして、基準電位線３の一部が枝状に画素電
極４の下部にまで延設されてなる修正用導電部６が形成
されている。ＴＦＴ１の不良時、レーザ光を修正用導電
部６の画素電極４と交差する部位に照射することで、介
在するゲート絶縁膜を破壊し、画素電極４と基準電位線
３とを短絡させ、画素欠陥を修正する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に関
するものであり、より詳しくは、フラットパネルディス
プレイの分野に用いて好適な、画素毎にスイッチング素
子が設けられたアクティブマトリクス型液晶表示装置に
関するものである。

【０００２】

【従来の技術】一対の電極付基板の間にネマティック液
晶等の液晶材料を挟装してなる液晶表示装置は、従来よ
り、時計や電卓等、セグメント型の液晶表示装置に広く
用いられ、近年では、薄型、軽量、低消費電力等の特徴
を活用し、ワードプロセッサ、コンピュータ、ナビゲー
ションシステム等をはじめとするＯＡ（オフィスオート
メーション）機器やＡＶ（オーディオビジュアル）機器
等のディスプレイとして市場を拡大しつつある。

【０００３】なかでも特に、薄膜トランジスタ（ＴＦ
Ｔ：Thin Film Transistor）等の能動素子をスイッチン
グ素子として用い、液晶層に電圧を印加するための画素
電極をマトリクス状に配したアクティブマトリクス型液
晶表示装置が多用されている。

【０００４】アクティブマトリクス型液晶表示装置は、
ＣＲＴ（ブラウン管表示装置）と比較して、厚み（奥行
き）を格段に薄くすることができると共に、消費電力が
小さく、また、フルカラー化が容易であること等から、
パーソナルコンピュータ、各種モニタ、携帯テレビ、カ
メラ等の表示機器として、より広い分野での需要が高ま
っている。

【０００５】図１７に、従来のアクティブマトリクス型
液晶表示装置における一構成例の等価回路図を示す。該
液晶表示装置では、アクティブマトリクス基板となる透
明基板上に、画素電極５１がマトリクス状に形成されて
いる。また、該透明基板上には、各画素電極５１毎にス
イッチング素子であるＴＦＴ５２が設けられている。

【０００６】各ＴＦＴ５２において、そのドレイン電極
に画素電極５１が接続され、ゲート電極は、表示画面に
おける水平方向（行方向）に並ぶＴＦＴ５２間で同じ走
査線５３に接続され、垂直方向（列方向）に並ぶＴＦＴ
５２間で同じデータ線５４に接続されている。つまり、
各行毎に設けられた走査線５３と、各列毎に設けられた
データ線５４とは、画素電極５１の周囲において互いに
直交するように配置されている。

【０００７】該構成においては、走査線５３を介してゲ
ート信号が入力されることにより、走査線５３に接続さ
れた各ＴＦＴ５２のＯＮ／ＯＦＦが制御され、ＴＦＴ５
２のＯＮ時、データ線５４を介してデータ信号（表示信
号）が画素電極５１へと入力される。

【０００８】また、各ＴＦＴ５２のドレイン電極には、
画素電極５１と共に蓄積容量５５を構成する一方側の電
極が個々に接続されている。各蓄積容量５５の絶縁層を
介して対向する側の電極は、基準電位（接地）線５６に
接続されており、蓄積容量５５は液晶層に印加される電
圧を保持する役割を有している。

【０００９】このようなアクティブマトリクス型液晶表
示装置では、アクティブマトリクス基板と対向基板との
間に、通常４．３〜４．５μｍの厚みで液晶層が挟持さ
れて液晶容量を形成していることになる。上記の蓄積容
量５５は、液晶容量と並列接続されている。

【００１０】なお、カラー表示を行う場合は、アクティ
ブマトリクス基板或いは対向基板に、各画素電極５１に
合わせて、赤、青、緑の各色のカラーフィルタ層が設け
られる。

【００１１】ところが、図１７に示す構造のアクティブ
マトリクス型液晶表示装置では、同一基板上に走査線５
３とデータ線５４とが交差して配設されているため、そ
の交差部において断線不良が生じ易く、その結果、歩留
まりが低下し、コスト高となるといった問題点がある。

【００１２】そこで、このような問題を解決するものと
して、データ線を対向基板側に配設した構造（以下、対
向マトリクス構造と称する）が従来より提案されてい
る。図１８に、対向マトリクス構造のアクティブマトリ
クス型液晶表示装置の一構成例を示す。

【００１３】該液晶表示装置では、画素基板となる一方
の透明基板７０上に、画素電極７４がマトリクス状に設
けられると共に、各画素電極７４毎にＴＦＴ７１が形成
されている。各ＴＦＴ７１のドレイン電極（或いはソー
ス電極）は画素電極７４に接続され、ゲート電極は表示
画面の水平方向（行方向）に並ぶＴＦＴ７１間で同じ走
査線７２に接続されている。ここまでは、図１７の液晶
表示装置と同様である。

【００１４】これに対し、各ＴＦＴ７１におけるソース
電極（或いはドレイン電極）は、図１７の液晶表示装置
のように、データ信号が供給されるデータ線に接続され
ているのではなく、表示画面の水平方向（行方向）に並
ぶＴＦＴ７１間で同じ基準電位（接地）線７３に接続さ
れている。そして、該透明基板７０と液晶層を介して対
向配置される対向基板側の透明基板７５に、データ線７
６が透明基板７０側の走査線７２と直交するように配設
されている。なお、この構造では、各データ線７６が、
各画素電極７４と対向する部分で対向電極を兼ねてい
る。

【００１５】上記のような対向マトリクス構造のアクテ
ィブマトリクス型液晶表示装置では、走査線７２とデー
タ線７６との交差部が同一基板上に存在しないため、上
述したような断線不良による歩留まりや信頼性の低下の
問題を解消できる。

【００１６】また、特開平４−２１９７５号公報におい
ては、上記した対向マトリクス構造のアクティブマトリ
クス型液晶表示装置において、基準電位線とこれに隣り
合う画素電極との間に容量を設け、該容量にて静止画像
の焼き付けを生じさせるＤＣレベルシフトを防止する構
造が開示されている。

【００１７】さらに、特開昭６３−６８８１８号公報に
おいては、対向マトリクス構造において、スイッチング
素子であるＴＦＴの不良で発生する表示不良を修正し、
表示品位を改善する方法として、冗長用のＴＦＴを配置
することが開示されている。

【００１８】これによれば、ＴＦＴ不良が発生した場
合、不良を生じたＴＦＴを切り離し、冗長用のＴＦＴを
用いて画素を駆動することで、ＴＦＴ不良に起因する歩
留まり低下を防止し、表示品位を向上させることができ
る。

【００１９】

【発明が解決しようとする課題】ところが、上記したよ
うな対向マトリクス構造においては、未だスイッチング
素子の不良を起因とする歩留り低下を、簡単な構成で防
止し得る有効な手法は提案されていない。

【００２０】即ち、上記の特開昭６３−６８８１８号公
報で提案されている冗長用のＴＦＴを配置した構造で
は、基板上に作り込むＴＦＴの個数が増加するため、必
然的に構造が複雑化する。その結果、パターンの欠落に
よる断線欠陥や、絶縁不十分による短絡欠陥などが増加
する。また、修正時には不良となったＴＦＴを検出し、
切り離すという複雑な工程が必要となる。

【００２１】一方、特開平4 −２１９７５号公報では、
対向マトリクス構造において、ＤＣレベルシフトを防止
する容量を基準電位線と画素電極との間に配置する構造
を開示しているが、ＴＦＴ不良時に発生する表示不良を
この構成を用いて修正することなど一切開示も示唆もさ
れていない。

【００２２】さらに、ＤＣレベルシフトを防止するだけ
の容量を基準電位線と画素電極との間に配置すると、基
準電位線に負荷する容量が大幅に増加するため基準電位
の供給に遅延が生じ、結果、シャドーイングによる表示
品位低下、さらには点灯不良が発生する虞れがある。つ
まり、基準電位線に負荷する容量は極力小さくする必要
があり、特に大型の液晶表示装置ではこの容量の微少化
は重要な課題となる。

【００２３】具体的に説明すると、ＤＣレベルシフトを
防止するだけの容量は、通常の液晶表示装置において、
液晶容量の５０％程度の大きさが必要になる。液晶の容
量は２００〜４００×１０^-15 （Ｆａｒａｄ）程度なの
で、ＤＣレベルシフト防止用の容量は１００〜２００×
１０^-15 （Ｆａｒａｄ）ということになる。つまり、Ｄ
Ｃレベルシフト防止用の容量を配置すると、基準電位線
に負荷する容量が大幅に増大する。信号の遅延（電位供
給の遅延）は、該信号を伝える線の抵抗とその線に負荷
する容量との積に比例して悪化するので、負荷する容量
が大きくなると遅延が増大し、所望の重圧がかからなく
なり、シャドーイングの原因となる。

【００２４】今の場合、基準電位の遅延が生じるので、
横シャドーの原因となる。また、画素電極と基準電位線
との間の容量が増加することで、垂直方向（列方向）の
電圧変動の影響を受けやすくなり、垂直方向のクロスト
ークが増大し、縦シャドーが発生する。

【００２５】このように、基準電位線と画素電極との間
に大きな容量を設けることは、表示品位を低下させる大
きな要因となる。

【００２６】本発明は、上記の課題に鑑み成されたもの
であって、簡単な構成でありながら、歩留まりが向上
し、大幅のコストアップなしに表示品位を向上させ得る
アクティブマトリクス型液晶表示装置の提供を目的とし
ている。

【００２７】

【課題を解決するための手段】本発明の請求項１記載の
アクティブマトリクス型液晶表示装置は、上記の課題を
解決するために、マトリクス状に配設された画素電極、
各画素電極毎に配設され、第１端子が画素電極に接続さ
れた３端子のスイッチング素子、及び各スイッチング素
子の行方向に並ぶ素子列毎にそれぞれ配設され、各スイ
ッチング素子の第２端子が接続された走査線及び第３端
子が接続された基準電位線を有する画素基板と、該画素
基板に対向配置され、上記画素電極の各々に対向する対
向電極及び該対向電極の列方向に並ぶもの同士を接続す
るデータ線を有する対向基板と、上記画素基板と対向基
板とに挟持される液晶層とを備えたアクティブマトリク
ス型液晶表示装置において、上記画素電極と基準電位線
とを絶縁層が破壊されることで接続する修正用導電部が
設けられていることを特徴としている。

【００２８】これによれば、前述の対向マトリクス構造
であるので、断線不良等が起こり難い。つまり、基準電
位線と走査線とは互いに平行をなし、同一基板上で交差
するものではなく、また、データ信号は、走査線や基準
電位線が形成された画素基板とは別の対向基板に形成さ
れるので、断線不良が格段に減り、製造コストも低減さ
れ、信頼性も向上する。

【００２９】そしてさらに、修正用導電部が設けられて
いるので、スイッチング素子の不良により、画素電極に
電位を供給できなくなった場合は、この修正用導電部に
レーザ光等を照射して画素電極と基準電位線とを直接接
続することで、画素電極に基準電位を供給できる。

【００３０】現在、アクティブマトリクス型液晶表示装
置用の液晶モードにおいては、ＴＮ（ツイストネマティ
ック）モードのＮＷ（ノーマリーホワイト）方式が、広
い視角と高いコントラストを有することや、セルギャッ
プむらが目立たない、視角による色相変化が少ないとい
ったメリットから主流になっている。

【００３１】ＮＷ方式の場合、スイッチング素子の不良
により画素電極に電位を供給できなくなった場合は、そ
の画素は常時輝点表示となる。ＮＷ方式の表示画面中、
輝点は黒点より目立つことは知られており、画素欠陥が
強調されることとなるが、上記のように、修正用導電部
を用いて画素電極に基準電位を供給することで、常時輝
点を黒点に修正できるため、画素欠陥を目立ち難くし、
表示品位の改善、良品率の向上が図れることとなる。

【００３２】本発明の請求項２記載のアクティブマトリ
クス型液晶表示装置は、請求項１記載の構成において、
絶縁層と修正用導電部とを介して画素電極と基準電位線
との間に生じる容量が、３０×１０^-15 （Ｆａｒａｄ）
以下に設定されていることを特徴としている。

【００３３】本願発明者らが、絶縁層と修正用導電部と
を介して画素電極と基準電位線との間に生じる容量と、
クロストーク及びシャドーイングとの関係について鋭意
検討を行ったところ、解析結果から、該容量を上記の値
以下とすることで、表示品位を良好に保てることを見い
出した。

【００３４】該容量を上記のように設定することで、基
準電位線に接続される負荷容量が基準信号の減衰にほと
んど影響することがなくなるため、修正用導電部を設け
たことによって生じるシャドーイングを無くすことがで
きる。

【００３５】本発明の請求項３記載のアクティブマトリ
クス型液晶表示装置は、請求項１記載の構成において、
修正用導電部が、修正時に接続される相手側と交差する
ように画素電極及び／又は基準電位線の一部を延設して
形成されていることを特徴としている。

【００３６】これによれば、修正用導電部が、修正時に
接続される相手側と交差するように画素電極及び／又は
基準電位線の一部を延設することで形成されているの
で、画素基板側を複雑な構造にすることなく、請求項１
の構成による作用を奏することが可能となる。

【００３７】本発明の請求項４記載のアクティブマトリ
クス型液晶表示装置は、請求項１記載の構成において、
修正用導電部が複数の分割導電部からなり、少なくとも
一つの分割導電部が、画素電極及び基準電位線の何れに
も接続されることなく配設されていることを特徴として
いる。

【００３８】これによれば、修正用導電部が複数の分割
導電部からなり、少なくとも一つの分割導電部が、画素
電極及び基準電位線の何れにも電気的に接続されること
なく配設されているので、上記絶縁層と修正用導電部と
を介して上記の画素電極と基準電位線との間に生じる容
量を、複数個、直列に配置したことになる。したがっ
て、上記の画素電極と基準電位線との間に生じるトータ
ルの負荷容量を減らすことができ、シャドーイングを低
減する効果がより高まり、表示品位を一層向上させるこ
とができる。

【００３９】

【発明の実施の形態】本発明を図１ないし図１６に基づ
いて説明すれば、以下のとおりである。ここでは、本発
明の係る実施形態を６通り例示する。

【００４０】図１は、実施形態１のアクティブマトリク
ス型液晶表示装置における概略構成を模式的に示す一部
断面分解斜視図である。図２は該液晶表示装置の画素基
板における修正用導電部が形成された要部の平面図であ
る。

【００４１】図１、図２に示すように、該液晶表示装置
では、画素基板となる一方の透明基板７上に、画素電極
４がマトリクス状に設けられている。そして、各画素電
極４毎にアモルファスシリコン半導体などを用いた３端
子のスイッチング素子１が配設されている。ここで、ス
イッチング素子１はＴＦＴとする。ＴＦＴ１も画素電極
４に対応してマトリクス状に配置されている。

【００４２】各ＴＦＴ１において、ゲート電極（第２端
子）は表示画面の水平方向（行方向）に並ぶＴＦＴ１間
で同じ走査線２に接続されている。また、そのドレイン
電極（第１端子）に画素電極４（図２においては４ａ）
が接続され、ソース電極（第３端子）に、表示画面の水
平方向（行方向）に並ぶＴＦＴ１間で同じ基準電位（接
地）線３に接続されている。なお、画素電極４と接続さ
れる第１端子がソース電極であり、基準電位線３と接続
される第３端子がドレイン電極である構成も可能であ
る。

【００４３】そして、詳細には後述するが、基準電位線
３の一部は、これに隣接する画素電極４（図２において
は４ｂ）と交差するように、画素電極４の下部にまで枝
状に延設されており、その延設された部分が修正用導電
部６となる。

【００４４】一方、該透明基板７と液晶層（図示せず）
を介して対向配置される対向基板側の透明基板３０に
は、データ信号が供給されるデータ線３１が画素基板側
の走査線２と直交するようには配設されている。該構造
では、各データ線３１が、各画素電極４と対向する部分
で対向電極を兼ねている。

【００４５】次に、図８、図９を用いて、上記画素基板
の構成を詳細に説明する。

【００４６】図８は、図２におけるＡＡ−ＡＡ’線矢視
断面図である。該図に示すように、ＴＦＴ１は、透明基
板７上に、ゲート電極２ａ（走査線２の一部）が形成さ
れ、その上にゲート絶縁膜８、半導体層９、コンタクト
層１０が順に積層され、このコンタクト層１０上に、ソ
ース電極５ａとドレイン電極５ｂとが形成されている。
ここでドレイン電極５ｂは、画素電極４（４ａ，４ｂ）
と同工程で作成される膜からなる。

【００４７】また、前述の基準電位線３は、ゲート電極
２ａや走査線２と同工程で作成される膜からなり、ゲー
ト絶縁膜８に形成されたコンタクトホール１１を介して
ソース電極５ａと接続されている。

【００４８】さらに、画素基板上には、透明な絶縁性の
保護膜１２が形成されている。該保護膜１２は、走査線
２及び基準電位線３上を各画素電極４（４ａ，４ｂ）の
周端部の一部まで含めて覆うように形成されている。
尚、図２においては、簡略化のために保護膜１２は記載
していない。

【００４９】一方、図９は、図２におけるＡ−Ａ’線矢
視断面図である。該図に示すように、基準電位線３の一
部が枝状に、ゲート絶縁膜（絶縁層）８を介してその上
層に形成された画素電極４ｂと交差するように、その下
部にまで延設して形成されている。前述したように、こ
の延設部分が修正用導電部６となる。

【００５０】画素電極４ｂを駆動するＴＦＴ１に不良が
発生した場合、この修正用導電部６と画素電極４ｂとの
交差部（○印付記）にレーザ光を照射する。これによ
り、画素電極４ｂと修正用導電部６との間に介在するゲ
ート絶縁膜８にコンタクトホールが形成され、レーザ光
の熱により修正用導電部６を構成するメタルが溶融して
該コンタクトホールに流入し、画素電極４ｂと基準電位
線３とが短絡する。

【００５１】その結果、ＮＷ方式で駆動される液晶表示
装置において、ＴＦＴ１の不良による欠陥画素は、輝点
（白点）から黒点へと修正され、目立たなくなる。

【００５２】ＮＷ方式の場合、ＴＦＴに不良が発生する
と、該不良ＴＦＴに接続されている画素電極に信号が供
給されないため、その画素は常時白表示の輝点となる。
輝点は黒点よりも認識され易いことが知られており、表
示品位を低下させる。そこで、上記のように修正して輝
点を黒点とすることで画素欠陥を目立ち難くし、表示品
位を改善し、良品率を向上できる。

【００５３】このような構成の画素基板の作製は、ま
ず、透明基板７上に、例えばＴａをスパッタリングなど
により３０００Å程度の厚さに積層し、これをパターニ
ングすることによって走査線２及び基準電位線３を形成
する。次に、ゲート絶縁膜８となるＳｉＮｘをプラズマ
ＣＶＤにより２０００〜４０００Å程度の厚さに積層
し、引き続きプラズマＣＶＤで、半導体層９となるａ−
Ｓｉ層を１５００Å程度、コンタクト層１０となるｎ⁺
ａ−Ｓｉ層を４００Å程度の厚さに積層する。

【００５４】次いで、ａ−Ｓｉ層に対してチャネル部を
パターニングした後、ゲート絶縁膜８にコンタクトホー
ル１１をエッチングによって形成し、その後、ＩＴＯ(I
ndium Tin Oxide)などの透明導電膜をスパッタリングな
どにより１０００〜１５００Å程度の厚さに積層し、パ
ターニングを行うことによって、画素電極４（４ａ，４
ｂ）、及びドレイン電極５ｂとソース電極５ａとを形成
する。その際、基準電位線３とＴＦＴ１とが上記のコン
タクトホール１１で結線する。その後、さらに、プラズ
マＣＶＤでＳｉＮｘを２０００Å程度の厚さに積層して
パターニングし、保護膜１２を形成する。

【００５５】また、上記液晶表示装置において、修正用
導電部６の形成によって生じる画素電極４ｂと基準電位
線３との間の容量値は、３０×１０^-15 （Ｆａｒａｄ）
以下に設定されている。これにより、修正用導電部６の
形成によって画素電極４ｂと基準電位線３との間に生じ
る負荷容量によって、シャドーイングによる表示不良が
発生せず、良好な表示品位を有している。

【００５６】ところで、実施形態１の修正用導電部６
は、図２に示すように、基準電位線３を枝状に画素電極
４ｂの下部にまで延設して形成したが、本発明にかかる
修正用導電部は、形成方法によっていろいろな実施形態
が存在する。続いて、本発明の他の実施形態を説明す
る。但し、修正用導電部の形状や個数、配設位置等は、
これらの実施形態に何ら限定されるものではない。

【００５７】図３、図４、図５、図６、図７に、本発明
の実施形態２，３，４，５，６の各アクティブマトリク
ス型液晶表示装置における画素基板における修正用導電
部が形成された要部の平面図を示す。

【００５８】図３に示す実施形態２の構成は、図１０の
断面図（図３におけるＢ−Ｂ’線矢視断面図）にも示す
ように、画素電極４ｂの一部が枝状に、ゲート絶縁膜８
を介してその下層に形成された基準電位線３と交差する
ようにその上部にまで延設して形成されており、この延
設部分が修正用導電部１３となっている。

【００５９】画素電極４ｂを駆動するＴＦＴ１に不良が
発生した場合は、この修正用導電部１３と基準電位線３
との交差部（○印付記）にレーザ光を照射し、画素電極
４ｂと基準電位線３とを短絡させる。

【００６０】図４に示す実施形態３の構成は、図１１の
断面図（図４におけるＣ−Ｃ’線矢視断面図）にも示す
ように、基準電位線３の一部と画素電極４ｂの一部とが
互いに相手側と重なり合うように、枝状にゲート絶縁膜
８を介して延設して形成されている。画素電極４ｂの一
部が延設された延設部分と、基準電位線３の一部が延設
された延設部分とが、修正用導電部１４・１５となる。

【００６１】画素電極４ｂを駆動するＴＦＴ１に不良が
発生した場合、これら修正用導電部１４・１５の交差部
（○印付記）にレーザ光を照射し、画素電極４ｂと基準
電位線３とを短絡させる。

【００６２】図５に示す実施形態４の構成では、実施形
態３と同様に基準電位線３の一部と画素電極４ｂの一部
とが互いに相手側と重なり合うように、枝状に、ゲート
絶縁膜８を介して延設して形成されている構成である
が、ここでは、交差部が２カ所になるように構成されて
いる。

【００６３】画素電極４ｂを駆動するＴＦＴ１に不良が
発生した場合、これら修正用導電部１４・１５・１５の
交差部（○印付記）にレーザ光を照射し、画素電極４ｂ
と基準電位線３とを短絡させる。もちろん、交差部の一
方側のみにレーザ光を照射するだけでもよい。

【００６４】図６に示す実施形態５の構成では、図１２
の断面図（図６におけるＤ−Ｄ’線矢視断面図）にも示
すように、修正用導電部が、第１及び第２の分割導電部
１６・１７とに分割形成されている構成である。第１の
分割導電部１６は、ゲート絶縁膜８上に形成され、画素
電極４ｂと同工程で作成され、コンタクトホール３３を
介して基準電位線３に接続されている。第２の分割導電
部１７は、基準電位線３や走査線２と同工程で作成さ
れ、第１の分割導電部１６及び画素電極４ｂとゲート絶
縁膜８を介して重なるように形成されている。

【００６５】画素電極４ｂを駆動するＴＦＴ１に不良が
発生した場合、第１の分割導電部１６及び画素電極４ｂ
と第２の分割導電部１７との各交差部（○印付記）にレ
ーザ光をそれぞれ照射し、画素電極４ｂと基準電位線３
とを短絡させる。

【００６６】図７に示す実施形態６の構成では、図１３
の断面図（図７におけるＥ−Ｅ’線矢視断面図）にも示
すように、修正用導電部が、第１〜第４の分割導電部１
８〜２１に分割形成されている構成である。第１の分割
導電部１８及び第３の分割導電部２０は、ゲート絶縁膜
８上に形成され、画素電極４ｂと同工程で作成されてい
る。このうち、第１の分割導電部１８は、コンタクトホ
ール３３を介して基準電位線３に接続されている。第２
の分割導電部１９及び第４の分割導電部２１は、基準電
位線３や走査線２と同工程で作成され、第２の分割導電
部１９は第１の分割導電部１８及び第３の分割導電部２
０と、第４の分割導電部２１は、第３の分割導電部２０
及び画素電極４ｂと、それぞれゲート絶縁膜８を介して
重なるように形成されている。

【００６７】画素電極４ｂを駆動するＴＦＴ１に不良が
発生した場合、第１の分割導電部１８及び第３の分割導
電部２０と第２の分割導電部１９との各交差部（○印付
記）、及び、第３の分割導電部２０及び画素電極４ｂと
第４の分割導電部２１との各交差部（○印付記）の計４
カ所にレーザ光をそれぞれ照射し、画素電極４ｂと基準
電位線３とを短絡させる。

【００６８】ここで、実施形態１〜６の各構成について
考察する。実施形態１〜４の構成においては、修正用導
電部を、修正時に接続される相手側と交差するように画
素電極４ｂ及び／又は基準電位線３の一部を延設して形
成しているので、画素基板を複雑な構成とせず、非常に
簡単な構成で画素欠陥の修正を可能とする。また、レー
ザ光の照射も交差部１カ所ですみ、修正作業が容易であ
る。

【００６９】一方、実施形態５，６の構成においては、
修正用導電部が複数の分割導電部からなり、少なくとも
一つの分割導電部（１７，１９，２１）が、画素電極４
ｂ及び基準電位線３の何れにも電気的に接続されること
なく配設されている。したがって、ゲート絶縁膜８と修
正用導電部とを介して画素電極４ｂと基準電位線３との
間に生じる負荷容量を、複数個、直列に配置したことと
なるので、修正用導電部を設けたことにより画素電極４
ｂと基準電位線３との間に生じるトータルの負荷容量を
減らすことができる。

【００７０】図１４に実施形態１〜４の負荷容量、図１
５に実施形態５の負荷容量、図１６に実施形態６の負荷
容量を模式的に示す。

【００７１】これらの図から分かるように、実施形態５
では、画素電極４ｂと基準電位線３との間の容量を実施
形態１〜４の半分に、実施形態６では１／４の値にでき
る。

【００７２】したがって、実施の形態５，６の構成は、
レーザ光を照射する箇所が増えて、修正作業は実施の形
態１〜４の構成に比べてやや複雑化するが、シャドーイ
ングの原因となる上記の負荷容量を効率よく下げること
ができ、より表示品位を向上し得る構造と言える。

【００７３】

【発明の効果】以上のように、本発明の請求項１記載の
アクティブマトリクス型液晶表示装置は、マトリクス状
に配設された画素電極、各画素電極毎に配設され、第１
端子が画素電極に接続された３端子のスイッチング素
子、及び各スイッチング素子の行方向に並ぶ素子列毎に
それぞれ配設され、各スイッチング素子の第２端子が接
続された走査線及び第３端子が接続された基準電位線を
有する画素基板と、該画素基板に対向配置され、上記画
素電極の各々に対向する対向電極及び該対向電極の列方
向に並ぶもの同士を接続するデータ線を有する対向基板
と、上記画素基板と対向基板とに挟持される液晶層とを
備えたアクティブマトリクス型液晶表示装置において、
上記画素電極と基準電位線とを絶縁層が破壊されること
で接続する修正用導電部が設けられている構成である。

【００７４】これにより、基準電位線と走査線とが同一
基板上で交差するものではなく、また、データ信号も別
基板に形成されるので、断線不良が格段に減り、製造コ
ストも低減され、信頼性も向上する上、修正用導電部に
より、スイッチング素子の不良により画素欠陥を簡単に
目立たなく修正できる。

【００７５】その結果、簡単な構成でありながら、歩留
まりが向上し、大幅のコストアップなしに表示品位を向
上させ得るアクティブマトリクス型液晶表示装置の提供
できるという効果を奏する。

【００７６】本発明の請求項２記載のアクティブマトリ
クス型液晶表示装置は、請求項１記載の構成において、
絶縁層と修正用導電部とを介して画素電極と基準電位線
との間に生じる容量が、３０×１０^-15 （Ｆａｒａｄ）
以下に設定されている構成である。

【００７７】これにより、基準電位線に接続される負荷
容量が基準信号の減衰にほとんど影響することがなくな
るため、修正用導電部を設けたことによって生じるシャ
ドーイングを無くすことができる。

【００７８】その結果、請求項１に記載の構成よりも、
さらに表示品位の優れたものとできるという効果を奏す
る。

【００７９】本発明の請求項３記載のアクティブマトリ
クス型液晶表示装置は、請求項１記載の構成において、
修正用導電部が、修正時に接続される相手側と交差する
ように画素電極及び／又は基準電位線の一部を延設して
形成されている構成である。

【００８０】これにより、画素基板側を複雑な構造にす
ることなく修正用導電部を形成でき、請求項１の構成を
より簡単な構成で実現できるという効果を奏する。

【００８１】本発明の請求項４記載のアクティブマトリ
クス型液晶表示装置は、請求項１記載の構成において、
修正用導電部が複数の分割導電部からなり、少なくとも
一つの分割導電部が、画素電極及び基準電位線の何れに
も接続されることなく配設されている構成である。

【００８２】これにより、修正用導電部を設けたことに
より画素電極と基準電位線との間に生じる負荷容量のト
ータル量を減らすことができ、シャドーイングを低減す
る効果がより高まり、表示品位を一層向上させることが
できる。

【００８３】その結果、請求項１に記載の構成よりも、
さらに表示品位の優れたアクティブマトリクス型液晶表
示装置を、容易に実現できるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施形態１に係るアクティブマトリク
ス型液晶表示装置の概略構成を示す一部断面分解斜視図
である。

【図２】図１のアクティブマトリクス型液晶表示装置に
おける画素基板の要部を示す平面図である。

【図３】本発明の実施形態２に係るアクティブマトリク
ス型液晶表示装置における画素基板の要部を示す平面図
である。

【図４】本発明の実施形態３に係るアクティブマトリク
ス型液晶表示装置における画素基板の要部を示す平面図
である。

【図５】本発明の実施形態４に係るアクティブマトリク
ス型液晶表示装置における画素基板の要部を示す平面図
である。

【図６】本発明の実施形態５に係るアクティブマトリク
ス型液晶表示装置における画素基板の要部を示す平面図
である。

【図７】本発明の実施形態６に係るアクティブマトリク
ス型液晶表示装置における画素基板の要部を示す平面図
である。

【図８】図２のＡＡ−ＡＡ’線矢視断面図である。

【図９】図２のＡ−Ａ’線矢視断面図である。

【図１０】図３のＢ−Ｂ’線矢視断面図である。

【図１１】図４のＣ−Ｃ’線矢視断面図である。

【図１２】図６のＤ−Ｄ’線矢視断面図である。

【図１３】図７のＥ−Ｅ’線矢視断面図である。

【図１４】図２〜図５の画素基板における、修正用導電
部とゲート絶縁膜を介して基準電位線と画素電極との間
に形成される負荷容量を模式的に示す説明図である。

【図１５】図６の画素基板における、修正用導電部とゲ
ート絶縁膜を介して基準電位線と画素電極との間に形成
される負荷容量を模式的に示す説明図である。

【図１６】図７の画素基板における、修正用導電部とゲ
ート絶縁膜を介して基準電位線と画素電極との間に形成
される負荷容量を模式的に示す説明図である。

【図１７】従来の、対向基板に共通電極を持つ構造のア
クティブマトリクス型液晶表示装置の等価回路図であ
る。

【図１８】従来の、対向基板にデータ線を有する対向マ
トリクス構造のアクティブマトリクス型液晶表示装置の
構成を示す分解斜視図である。

【符号の説明】

１ ＴＦＴ（スイッチング素子） ２ 走査線 ２ａ ゲート電極（第２端子） ３ 基準電位線 ４ 画素電極 ５ａ ソース電極（第３端子） ５ｂ ドレイン電極（第１端子） ６ 修正用導電部 ８ ゲート絶縁膜（絶縁層） １３ 修正用導電部 １４ 修正用導電部 １５ 修正用導電部 １６ 分割導電部 １７ 分割導電部 １８ 分割導電部 １９ 分割導電部 ２０ 分割導電部 ２１ 分割導電部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 恵一 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 井上 尚人 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 2H092 JA26 JA29 JA38 JA42 JB01 JB13 JB23 JB32 JB72 JB73 JB75 MA47 NA13 NA25 NA27 NA29 PA06 QA07

Claims (4)

【特許請求の範囲】
1. 【請求項１】マトリクス状に配設された画素電極、各画
   素電極毎に配設され、第１端子が画素電極に接続された
   ３端子のスイッチング素子、及び各スイッチング素子の
   行方向に並ぶ素子列毎にそれぞれ配設され、各スイッチ
   ング素子の第２端子が接続された走査線及び第３端子が
   接続された基準電位線を有する画素基板と、該画素基板
   に対向配置され、上記画素電極の各々に対向する対向電
   極及び該対向電極の列方向に並ぶもの同士を接続するデ
   ータ線を有する対向基板と、上記画素基板と対向基板と
   に挟持される液晶層とを備えたアクティブマトリクス型
   液晶表示装置において、 上記画素電極と基準電位線とを絶縁層が破壊されること
   で接続する修正用導電部が設けられていることを特徴と
   するアクティブマトリクス型液晶表示装置。
2. 【請求項２】上記絶縁層と修正用導電部とを介して上記
   の画素電極と基準電位線との間に生じる容量が、３０×
   １０^-15 （Ｆａｒａｄ）以下に設定されていることを特
   徴とする請求項１記載のアクティブマトリクス型液晶表
   示装置。
3. 【請求項３】上記修正用導電部が、修正時に接続される
   相手側と交差するように画素電極及び／又は基準電位線
   の一部を延設して形成されていることを特徴とする請求
   項１記載のアクティブマトリクス型液晶表示装置。
4. 【請求項４】上記の修正用導電部が複数の分割導電部か
   らなり、少なくとも一つの分割導電部が、画素電極及び
   基準電位線の何れにも接続されることなく配設されてい
   ることを特徴とする請求項１記載のアクティブマトリク
   ス型液晶表示装置。