ITRM940669A1 - "metodo ed apparecchio per controllare il fattore di utilizzazione di un oscillatore" - Google Patents

Abstract

Un circuito di controllo (45) regola il fattore di utilizzazione di un segnale di uscita di un circuito oscillatore (12). Il circuito di controllo varia la tensione di polarizzazione effettiva di un amplificatore (16) in un oscillatore di "Pierce" abilitando una sequenza di stadi a transistori (44, 46, 48). Le variazioni nella tensione di polarizzazione dell'amplificatore variano in proporzione il rapporto di utilizzazione del segnale di uscita di oscillatore. Ogni stadio a transistori include un primo ed un secondo transistore (60, 56) accoppiati selettivamente in parallelo all'amplificatore. Ogni transistore nel circuito ha parametri di lavoro inferiori a quelli dei transistori di amplificatore in modo che la tensione di polarizzazione di amplificatore possa essere aumentata o diminuita in modo incrementale in modo da produrre un segnale di uscita con un rapporto di utilizzazione ad alta precisione.

Description

DESCRIZIONE dell'invenzione industriale dal titolo "METODO ED APPARECCHIO PER CONTROLLARE IL FATTORE DI UTILIZZAZIONE DI UN OSCILLATORE"

DESCRIZIONE

FONDAMENTO DELL'INVENZIONE

Questa invenzione si riferisce generalmente a circuiti oscillanti e più particolarmente a un sistema per selezionare il rapporto di utilizzazione di un segnale di tensione digitale.

I circuiti oscillatori vengono utilizzati per generare segnali di temporizzazione che sincronizzano circuiti digitali. Un circuito oscillatore al quarzo che utilizza la tecnologia dei semiconduttori a ossido metallico (MOS) èl1oscillatore di "Pierce". Gli oscillatori di Pierce sono ben noti agli esperti nella tecnica e sono descritti in dettaglio in "Crystal Oscillator's Using HCMOS ICs", Synetics Data Book 1986. Gli oscillatori di Pierce sono anche descritti nel brevetto U.S. No. 4.383.244 di Saari che è qui incorporato per riferimento.

L'oscillatore di Pierce genera un segnale ripetitivo da un quarzo che viene quindi amplificato con un invertitore. L'invertitore genera un segnale di "clock" con differenti livelli logici digitali per sincronizzare i circuiti logici digitali. L'invertitore ha un grande guadagno in modo da rivelare accuratamente piccole variazioni nella tensione di uscita del quarzo. Tuttavia, con un invertitore ad alto guadagno, risulta critico che i circuiti a transistori nell'invertitore siano combinati regolarmente in modo da fornire segnali di "clock" con un rapporto di utilizzazione consistente.

I presenti oscillatori, così come l'oscillatore di Pierce prima descritto, hanno difficoltà a fornire fattore di utilizzazione consistente per differenti componenti di circuiti integrati (IC). Per esempio, a causa di variazioni di processo, due circuiti integrati con lo stesso progetto di circuito di oscillatore possono generare segnali di clock con differenti rapporti di utilizzazione. Una disuguaglianza di processo tra un primo ed un secondo FET (utilizzati tipicamente per creare un invertitore) possono variare significativamente il rapporto di utilizzazione dell'uscita del circuito oscillatore. Così, variazioni minime di processo in differenti "wafer" IC o anche differenti "chip" IC dello stesso "wafer" possono variare le caratteristiche del segnale di clock.

E' anche difficile modificare efficacemente le frequenze di clock senza dover anche ricalcolare i parametri di processo per ogni componente nel circuito oscillante. Per esempio, un quarzo a 16 MHz noto come quarzo fondamentale, può avere un rapporto di utilizzazione intrinseco del 50% con un dato invertitore. Un rapporto di utilizzazione del 50% (rapporto di utilizzazione 50/50) corrisponde ad un segnale che è un uno logico per il primo semiperiodo di "clock" e uno zero logico per il secondo semiperiodo di "clock". Tuttavia, un quarzo a 32 MHz, noto come quarzo armonico, oscilla sulla terza armonica. Mentre il quarzo a 16 MHz può generare il desiderato rapporto di utilizzazione 50/50, il quarzo a 32 MHz può creare un diverso rapporto di utilizzazione con lo stesso amplificatore.

Inoltre, ogni circuito digitale può avere requisiti variabili di rapporto di utilizzazione.

Ad esempio, un primo circuito oscillante può richiedere un rapporto di utilizzazione 50/50 mentre un secondo circuito può richiedere un rapporto di utilizzazione 60/40. Dovendo riprogettare il circuito oscillatore e di conseguenza i parametri di processo dei transistori, quali la lunghezza di canale e la larghezza di canale, per ogni frequenza di oscillazione e ogni rapporto di utilizzazione richiesti, il tempo e il costo del progetto aumentano. Inoltre, a causa di variazioni del processo dei circuiti integrati (IC), come prima descritto, il circuito oscillatore può ancora non funzionare come progettato originariamente.

Di conseguenza, rimane la necessità che un circuito oscillatore fornisca un segnale di clock con un rapporto di utilizzazione consistente in un vasto campo di parametri di processo di circuiti integrati e di frequenze operative.

SOMMARIO DELL INVENZIONE

Pertanto è uno scopo dell'invenzione mantenere un rapporto di utilizzazione di un segnale di "clock" consistente per circuiti oscillatori con parametri di processo variabili.

Un altro scopo dell'invenzione è di ridurre il tempo e il costo richiesti per variare le caratteristiche di temporizzazione di un circuito oscillatore .

Un ulteriore scopo dell invenzione è di ricalibrare automaticamente un segnale di clock in modo da corrispondere a una risposta di uscita desiderata .

L'invenzione è un circuito di calibrazione che regola il rapporto di utilizzazione di un circuito di oscillazione. Un circuito oscillatore tipico di "Pierce" include un quarzo che genera un segnale di ingresso ripetitivo e un amplificatore (per esempio un invertitore) che riceve il segnale di oscillatore a quarzo e genera un corrispondente segnale di "clock" logico digitale. Il segnale di "clock" ha un dato rapporto di utilizzazione con livelli logici che variano secondo una data tensione di polarizzazione di amplificatore. Il circuito di calibrazione è accoppiato attraverso il circuito di oscillatore e varia la tensione di polarizzazione di amplificatore abilitando i vari stadi a transistori. La variazione della tensione di polarizzazione di amplificatore varia proporzionalmente il rapporto di utilizzazione del segnale di "clock".

Il circuito di calibrazione comprende stadi multipli a transistori che aumentano o diminuiscono la tensione di polarizzazione di amplificatore. Ogni stadio a transistori include un primo ed un secondo transistore. Sia il primo sia il secondo transistore possono essere accoppiati selettivamente in parallelo con l'amplificatore. L'amplificatore e ogni stadio a transistori di circuito di calibrazione possiede sostanzialmente la stessa configurazione di circuito. Tuttavia, ogni transistore nei circuiti di calibrazione ha parametri di processo inferiori a quelli dei transistori di amplificatore. Così, la tensione di polarizzazione di amplificatore viene aumentata o diminuita in modo incrementale attivando il transistore appropriato in un numero appropriato di stadi a transistori.

Rilevando la tensione di polarizzazione di amplificatore, il circuito di calibrazione determina quale transistore e il numero di stadi a transistori da attivare. La tensione di polarizzazione rilevata iniziale viene confrontata con una tensione di riferimento. In dipendenza dal fatto che la tensione di polarizzazione di amplificatore sia al di sopra o al di sotto della tensione di riferimento, il circuito di calibrazione attiva o il primo o il secondo transistore in ogni stadio a transistori. I successivi stadi vengono abilitati finché la tensione di polarizzazione di amplificatore uguaglia sostanzialmente la tensione di riferimento. Così, l'invenzione varia automaticamente o selettivamente il circuito oscillatore in modo da generare un segnale di "clock" con un rapporto di utilizzazione altamente preciso .

La tensione di riferimento rappresenta una tensione di polarizzazione di amplificatore desiderata che produce un segnale di "clock" col rapporto di utilizzazione desiderato. Così, variando la tensione di polarizzazione di amplificatore effettiva in modo da corrispondere alla tensione di riferimento si regola il segnale di "clock" in modo da fornire una risposta di uscita desiderata. Per esempio, può essere desiderabile che il segnale di "clock" abbia un rapporto di utilizzazione che è un uno logico per il primo semiperiodo di "clock" e sia uno zero logico per il secondo semiperiodo di ogni periodo di "clock" (cioè un rapporto di utilizzazione 50/50) . Per una tensione di alimentatore Vα,α,,' una tensione di polarizzazione di amplificatore di Vdd/2 genererà tipicamente un segnale di "clock" con un rapporto di utilizzazione 50/50. Così, la tensione di riferimento viene predisposta a Vdd/2 e la tensione di polarizzazione di amplificatore effettiva è regolata finché essa non coincide con la tensione dì riferimento. La tensione di riferimento è programmabile consentendo che vengano regolate le caratteristiche di uscita desiderate del segnale di "clock". Per esempio, il rapporto di utilizzazione del segnale di "clock" può essere regolato per varie applicazioni e condizioni operative di circuito.

Quanto precede e altri scopi, caratteristiche e vantaggi dell'invenzione saranno più facilmente evidenti in base alla seguente descrizione dettagliata di una realizzazione preferita dell'invenzione che procede con riferimento ai disegni annessi.

BREVE DESCRIZIONE DEI DISEGNI

La figura 1 è uno schema di circuito di un oscillatore di "Pierce " della tecnica antecedente.

La figura 2 è uno schema di circuito dettagliato dell'invertitore mostrato in figura 1. La figura 3 è la risposta di uscita per l'invertitore mostrato in figura 1.

La figura 4 è uno schema di circuito di un divisore di tensione utilizzante due transistori ad effetto di campo.

La figura 5 è uno schema di circuito rappresentante il circuito invertitore mostrato in figura 2, con una tensione di polarizzazione variabile .

La figura 6 è uno schema di circuito di un circuito di controllo di fattore di utilizzazione secondo l'invenzione.

La figura 7 è uno schema di circuito del generatore di riferimento di tensione mostrato in figura 6.

La figura 8 è uno schema di circuito del circuito di controllo di fattore di utilizzazione mostrato in figura 6 con parametri binari di processo di transistore.

DESCRIZIONE DETTAGLIATA

La figura 1 è uno schema di circuito di un oscillatore di "Pierce" della tecnica antecedente 12. L'oscillatore di "Pierce" include un circuito a quarzo comprendente un quarzo 18, un condensatore 20, un condensatore 22. Un resistore di retroazione 14 e un invertitore 16 sono accoppiati al circuito a quarzo tra un terminale di ingresso 25 ed un terminale di uscita 24.

La figura 2 è uno schema dettagliato di circuito dell'invertitore 16 mostrato in figura l. L'invertitore include un FET 26 a canale p e un FET 28 a canale n accoppiati ciascuno ai loro rispettivi "gate" sul terminale di ingresso 25 e accoppiati alle loro uscite sul terminale 24.

L'invertitore 16 riceve un segnale periodico relativamente piccolo generato dal quarzo 18 al terminale di ingresso 25 e genera una tensione di uscita (V ) al terminale di uscita 24. L'invertitore 16 agisce come un amplificatore che crea un segnale al terminale di uscita 24 con i livelli logici di tensione digitali appropriati per pilotare i circuiti logici digitali (non mostrati) accoppiati al terminale di uscita 24. Il resistore di retroazione 14 polarizza l'invertitore a saturazione in modo da realizzare un massimo guadagno.

Poiché l'invertitore 16 funziona come un amplificatore di segnale, esso deve fornire un guadagno massimo per trasferire efficacemente il segnale dell'oscillatore a quarzo sul terminale 25 (Vin) o in un uno logico o in uno zero logico sul terminale 24. Con un guadagno più alto di invertitore il segnale di uscita sul terminale 24 impiega una più alta percentuale di ogni ciclo di ''clock" in uno dei due livello logici digitali (cioè, uno logico o zero logico).

Per una maggiore spiegazione, la figura 3 e la risposta di uscita per l'invertitore 16 mostrato in figura 1. La curva 30 mostra che una bassa tensione di ingresso sul terminale di ingresso 25 {figura 1) fa sì che la tensione di uscita (VouC) sul terminale 24 sia sostanzialmente uguale alla tensione di alimentatore Vdd cioè (uno logico), come mostrato dalla sezione di curva 32. Quando la tensione di ingresso aumenta, VQut cade a zero volt (cioè, zero logico), come mostrato dalla sezione di curva 34. E’ desiderabile avere una sezione di transizione ripida 36 in modo che un segnale di ingresso relativamente piccolo dal quarzo 18 (figura 1) possa pilotare l'uscita dell'invertitore 16 sia ad un livello logico uno sia ad un livello logico zero. Inoltre, una pendenza piùripida nella sezione di transizione 36 riduce l'ammontare di tempo in cui il segnale di "clock" rimane in uno stato di transizione instabile .

La pendenza della curva 30 aumenta proporzionalmente al guadagno dell'invertitore 16. Tuttavia, con un alto guadagno di invertitore diventa critico adattare perfettamente il FET 26 e il FET 28 (figura 2). Se i FET non sono adattati perfettamente, è probabile che il fattore di utilizzazione della tensione di uscita sul terminale di uscita 24 si discosti dal valore voluto. Per esempio, transistori di invertitore disadattati che hanno larghezze di canale, lunghezze di canale, o tensioni di soglia differenti modificano la tensione di polarizzazione di invertitore e in corrispondenza modificano il fattore di utilizzazione del segnale di uscita atteso. La tensione di polarizzazione, come qui usata, si riferisce alla risposta di uscita di stato stazionario del circuito invertitore 16.

Gli effetti di disadattamento di transistore sulla tensione di polarizzazione di invertitore sono illustrati ulteriormente in figura 4. Il termine tensione di polarizzazione viene utilizzato per definire la risposta di uscita dell'invertitore 16 quando non pilotato dalla tensione di ingresso (Vin) dal circuito a quarzo {figura 1). Per esempio, la figura 4 mostra i FET 26, 28 dal circuito di invertitore di figura 2 riconfigurati essenzialmente come un divisore di tensione. Se il transistore a canale n 26 e il transistore a canale p 28 sono perfettamente bilanciati, per esempio, se i transistori 26 e 28 hanno gli stessi parametri di processo, come larghezza di canale e lunghezza di canale uguali, il cortocircuito di entrambi i "gate" di FET con i rispettivi "drain" genera una tensione di polarizzazione sul terminale di uscita 24 pari a Vdd/2. Ciò è equivalente ad avere due resistor! di uguale dimensione. Con i transistori di invertitore ugualmente adattati, la tensione di uscita sul terminale 24 in figura 1 ha il desiderato rapporto di utilizzazione di 50%. Tuttavia, a causa di variazioni di processo di circuiti integrati, la resistenza equivalente di entrambi i FET 26 e 28 spesso non è la stessa.

Con riferimento di nuovo alla figura 3, la tensione di polarizzazione di invertitore rappresentata dalla linea tratteggiata 38, dovrebbe essere approssimativamente una via di mezzo tra il livello di tensione uno logico ed il livello di tensione zero logico (cioè, Vdd/2) per un fattore di utilizzazione di 50/50. Tuttavia, la tensione di polarizzazione di invertitore, e di conseguenza il rapporto di utilizzazione può variare da Vdd/2 se i FET 26 e 28 in figura 2 non sono perfettamente adattati.

Una tensione di polarizzazione più alta genera un più alto fattore di utilizzazione (cioè, la tensione di uscita rimane ad un livello di tensione uno logico per una maggiore percentuale di ogni periodo di "clock"). In alternativa, se la tensione di polarizzazione è più bassa di Vdd/2 (per esempio, la linea tratteggiata 38 è a una tensione inferiore) , VQut avrà un fattore di utilizzazione più basso. Così, qualsiasi disuguaglianza di processo tra i FET 26 e 28 nell’invertitore 16 (figura 1) varia il rapporto di utilizzazione della tensione di uscita sul terminale di uscita 24 . Le disuguaglianze di processo nei circuiti di oscillatore sono particolarmente problematiche nei quarzi armonici operanti ad alte frequenze. Se non vi è un buon adattamento tra i circuiti di amplificatore e il corrispondente circuito a quarzo, il fattore di utilizzazione può variare significativamente da quello che è stato originariamente desiderato.

La figura 5 è un circuito a resistere rappresentante l'impedenza dell'invertitore 16 mostrata in figura 2 con una tensione di polarizzazione regolata. Per correggere le diseguaglianze di processo tra i transistori nell'invertitore 16, i parametri effettivi di processo per uno dei transistori vengono modificati. Per esempio, R rappresenta l'impedenza del FET 26 ed R2 rappresenta l'impedenza del FET 28. Se R^^ e R2 non sono uguali, viene aggiunta una impedenza addizionale al FET 26 (cioè, AR:) o al FET 28 (cioè, AR21 finché l'impedenza totale effettiva 40 del FET 26 non è uguale all'impedenza totale 42 del FET 28. Adottando l'impedenza 40 e 42 la tensione di polarizzazione sul terminale 24 si sposta ad ν <2>·

Per creare una R1 e R2 controllabili che sono utilizzate per adattare efficacemente i parametri di processo dei FET 26 e 28, stadi multipli a transistori vengono accoppiati selettivamente attraverso il FET 26 e il FET 28 (figura 2) come descritto ulteriormente di seguito .

La figura 6 è uno schema di circuito mostrante un circuito oscillatore con un rapporto di utilizzazione regolabile secondo l'invenzione. Il circuito di oscillatore,mostrato precedentemente in figura 1, è accoppiato al terminale di ingresso 25 e al terminale di uscita 24 a un circuito di controllo di rapporto di utilizzazione 45. Il circuito di oscillatore 12 è mostrato con i FET 26 e 28 (cioè, invertitore 16 in figura 1). Il circuito di controllo di fattore di utilizzazione 45 comprende gli stadi a transistori 44, 46, 48, un generatore di riferimento di tensione 52, il comparatore 50, e la logica di decodifica 54.

Il comparatore 50 riceve il segnale di uscita (Vout) dal circuito di oscillatore 12 e un segnale desiderato di riferimento di tensione (V f) dal generatore di riferimento di tensione 52. Il comparatore 50 fornisce un segnale di controllo di uscita al circuito logico di decodifica 54. La logica di decodifica 54 accoppia selettivamente i vari stadi a transistori 44, 46 e 48 al circuito di oscillatore 12. Il circuito di calibrazione è accoppiato al circuito di oscillatore 12 per controllare il valore di Xout. al terminale 24.

E' importante notare che XQut si riferisce alla tensione di polarizzazione dell'invertitore 16 o con nessun segnale di ingresso o con un segnale di ingresso predeterminato sul terminale di ingresso 25. In alternativa, VQut si riferisce alla tensione di uscita fornita dall'invertitore 16 dopo essere stata portata come segnale di ingresso dal quarzo 18 sul terminale 25. Così, Xout viene regolato prima dell'attivazione del quarzo 18 in modo che la tensione di uscita VQut abbia un rapporto di utilizzazione desiderato.

Ogni stadio a transistori 44, 46 e 48 può aumentare o diminuire la tensione di polarizzazione di invertitore variando efficacemente il fattore di utilizzazione di VQUt. Con riferimento allo stadio a transistori 44, un transistore a canale p 56 viene accoppiato selettivamente mediante il commutatore 58 in modo da aumentare XQUt e un transistore a canale n 60 è accoppiato selettivamente mediante il commutatore 62 al terminale di ingresso 25 in modo da diminuire X . Ogni stadio a transistori nel circuito di controllo ha sostanzialmente la stessa configurazione di circuito dell'invertitore 16.

Tuttavia, i FET 56 e 60 hanno parametri di processo inferiori a quelli dei corrispondenti FET 26 e 28 nell'invertitore 16. Questi parametri di processo inferiori in ogni stadio a transistori consentono di applicare minori variazioni incrementali a Xout·

Come prima descritto, il comparatore 50 confronta XQut con un riferimento desiderato di tensione Vref in uscita dal generatore di riferimento di tensione 52. La figura 7 è un esempio di un semplice circuito divisore di tensione che fornisce la tensione desiderata di riferimento Vdd/2 all'uscita del generatore di riferimento di tensione 52. In una realizzazione del circuito 52, i resistori di polisilicio 66 e 68 sono adattati entro 0,1% in modo da generare un riferimento di tensione di alta precisione V f.

In alternativa, il generatore di riferimento di tensione comprende un convertitore digitaleanalogico che varia selettivamente Vref secondo un segnale di ingresso da un dispositivo di controllo esterno (non mostrato). Il dispositivo di controllo, quale un microprocessore, è fissato al generatore di riferimento di tensione sul terminale 64.

La logica di decodifica 54 riceve il segnale di controllo di uscita dal comparatore 50 e collega di conseguenza o scollega i commutatori 58, 59, 62 e 63 in ogni stadio a transistori. La logica di decodifica 54 è tipicamente un oscillatore ad anello o una macchina di stato. Per esempio, la logica di decodifica 54 abilita o il FET 56 o il FET 60 nello stadio 44 e quindi attende per un certo valore di tempo in modo da determinare il nuovo stato di <'>Χ . Quindi, se necessario, la logica di decodifica 54 abilita i transistori aggiunti negli stadi a transistori 46 e 48 finché XQut non è sostanzialmente uguale V .

In alternativa, la logica di decodifica può essere progettata in modo da determinare la differenza di tensione tra Xouc e Vret, e abilitare il numero appropriato di stadi a transitori allo stesso momento. La realizzazione della logica di decodifica è un dettaglio di progetto che dovrebbe essere noto agli esperti nella tecnica.

In una realizzazione dell'invenzione, se X _ è più alta di f, la logica di decodifica 54 apre il commutatore normalmente chiuso 63 e chiude il commutatore normalmente aperto 62. Così, il FET a canale n 60 viene accoppiato efficacemente in parallelo con il FET 28 dall'invertitore 16. L'abilitazione del FET 60 riduce Xou„c sul terminale 24 regolando così le caratteristiche operative effettive del FET 28 in modo da coincidere più strettamente con le caratteristiche operative del FET 26. Se X è ancora maggiore di Vref dopo l'abilitazione del FET 60, la logica di decodifica 54 abilita il successivo FET a canale n dallo stadio a transistore 46. I FET a canale n aggiuntivi dallo stadio 48, ecc vengono abilitati finché XQut è sostanzialmente uguale Vref.

In alternativa, se Xout è inferiore a la logica di decodifica 54 abilita il FET a canale P 56 aprendo il commutatore normalmente chiuso 59 e chiudendo il commutatore normalmente aperto 58 nello stadio a transistori 44. Così, il FET 56 è accoppiato in parallelo al FET 26. Il FET 56 in unione all'invertitore FET 26 si adattano perfettamente alle caratteristiche operative del FET 26 rispetto al FET 26 funzionante da solo. Di conseguenza, i FET a canale p aggiuntivi dagli stadi a transistori 46, 48, ecc, possono essere abilitati finché XQUt è sostanzialmente uguale

Così, gli stadi multipli a transistori 44, 46 e 48 sono utilizzati per adattare i parametri di processo dei FET di invertitore 26 e 28. E' importante notare che ogni stadio a transistori è utilizzato per compensare ogni variazione di processo tra il FET 26 e il FET 28. Per esempio, le variazioni di processo possono creare larghezze di canale, lunghezze di canale, o tensioni di soglia differenti in ogni invertitore FET. Poiché X viene variata finché non raggiunge la risposta di uscita teorica V f, il sistema di controllo di fattore di utilizzazione in figura 6 corregge ogni variazione di processo di IC che può modificare la risposta desiderata del segnale di uscita generata dal circuito di oscillatore 12.

I parametri di processo di ogni transistore in ogni stadio a transistori 44, 46, 48, ecc. possono essere fabbricati in modo da variare Xout in varie quantità. Per esempio, un codice a peso binario consente ad ogni stadio successivo a transistori di variare X _ in incrementi successivamente minori. La figura 8 è lo schema di circuito mostrato in figura 6 con gli stadi a transistori pesati. I transistori 56 e 60 hanno ciascuno una larghezza di canale di 2 micrometri (μτη) e una lunghezza di canale di 1 μπι (cioè, un rapporto di canale 2/1) . I transistori nello stadio 44 hanno un rapporto di canale 4/1 (cioè, larghezza di canale 4 μπι/ lunghezza di canale di 1 μτη) e lo stadio a transistore 48 ha un rapporto di canale 8/1.

Così, ogni stadio a transistori fornisce un livello più alto di controllo di processo che rende le variazioni di XQut proporzionalmente inferiori. In alternativa, ogni stadio a transistori può avere lo stesso rapporto di canale o una qualunque combinazione che sia più efficace per adattare la tecnologia di processo del dato circuito dì oscillatore. La caratteristica di processo per ogni transistore in ogni stadio a transistori dipendono dalla precisione richiesta nell’adattamento dei FET di invertitore 26 e 28. Per esempio, se i transistori nell'invertitore hanno una corrente operativa massima di 100 milliamp (ma), i transistori di calibrazione dovrebbero avere una dimensione minore come ad esempio un transistore avente una corrente operativa massima di 0,2 ma.

Il circuito di figura 6 può essere anche utilizzato per programmare selettivamente il rapporto di utilizzazione di Xout in opposizione alla procedura di adattamento di transizione prima descritta.

Precedentemente, è stato descritto come il circuito di controllo di rapporto di utilizzazione in figura 6 sia stato utilizzato per adattare i transistori nell invertitore 16 in modo da generare, per esempio, un rapporto di utilizzazione di 50%. Tuttavia, il circuito di controllo di fattore di utilizzazione può essere anche utilizzato per selezionare differenti rapporti di utilizzazione. Per esempio, se VQut ha attualmente un rapporto di utilizzazione di 50/50, i FET a canale p aggiuntivi 56 (figura 6) possono essere abilitati per aumentare il rapporto di utilizzazione di VQut (per esempio 55/45).

La variazione del rapporto di utilizzazione viene realizzata aumentando o diminuendo semplicemente V f. Di conseguenza, la logica di decodifica 54 abilita gli stadi a transistori finché Xout non raggiunge la nuova tensione di riferimento. Così, la tensione di polarizzazione di amplificatore effettiva XQut varia creando variazioni corrispondenti nel fattore di utilizzazione di Vout... Per il circuito mostrato in figura 6, l'aumento di Vref aumenta il rapporto di utilizzazione di Vout e la riduzione di Vref riduce il fattore di utilizzazione di VOU_t.

Il circuito di calibrazione di figura 6 opera normalmente durante ogni sequenza di alimentazione di IC. Tuttavia, il sistema può essere abilitato esternamente, per esempio, mediante un bit di registro nella logica di decodifica 54. Così, un microprocessore esterno (non mostrato) può iniziare una procedura di calibrazione per Vout secondo vari stimoli esterni di ingresso (per esempio, temperatura) . Il circuito di calibrazione è abbastanza semplice da porre in una cella di piazzola sul lato di un "chip" IC.

Il circuito mostrato in figura 6 funziona nel modo seguente. Durante l'avviamento del circuito iniziale, il quarzo 18 non può fornire un segnale di ingresso alternato al terminale di ingresso 25. Per esempio, una tensione predeterminata è predisposta sul terminale di ingresso 25. La tensione desiderata di riferimento Vree_ viene quindi fornita dal generatore di riferimento di tensione 52. Il circuito di logica di decodifica 54 è abilitato e il circuito di controllo di fattore di utilizzazione 45 misura la tensione di polarizzazione XQUt all'ingresso invertente del comparatore 50. La tensione di polarizzazione XQut viene modificata come descritto prima finché essa non è sostanzialmente la stessa di Vree

A questo punto, la tensione di polarizzazione X „ dell'invertitore 16 è ad un valore tale che produce un rapporto di utilizzazione desiderato V . Il quarzo 18 viene quindi abilitato, per esempio, rimuovendo il segnale esterno sul terminale di ingresso 25 o mediante un circuito di commutazione. Il quarzo 18 fornisce quindi un segnale al terminale di ingresso 25 che pilota l invertitore 16 e fornisce un segnale di uscita V col desiderato rapporto di utilizzazione.

Avendo descritto e illustrato i principi dell'invenzione in una realizzazione preferita di essa, dovrebbe essere chiaro che l'invenzione può essere modificata in una disposizione e in un dettaglio senza discostarsì da tali principi. Rivendichiamo tutte le modifiche e le variazioni che possono apparire entro lo spirito e il campo delle seguenti rivendicazioni.

Claims (10)

1. RIVENDICAZIONI 1. Sistema di controllo di oscillatore comprendente : un oscillatore (12) per generare un segnale ripetitivo di attivazione; un circuito di amplificatore (16) accoppiato all'oscillatore avente un ingresso (25) per ricevere il segnale di attivazione di oscillatore e una uscita (24) per fornire un segnale di temporizzazione logico digitale con un dato rapporto di utilizzazione, il circuito di amplificatore avendo una data tensione di polarizzazione; e un circuito di controllo (45) accoppiato all'amplificatore per controllare il rapporto di utilizzazione del segnale di temporizzazione secondo la tensione di polarizzazione di amplificatore .
2. 2. Sistema secondo la rivendicazione 1, in cui il circuito di controllo comprende stadi multipli a transistori selezionabili (44, 46, 48) sia per aumentare, sia per diminuire la tensione di polarizzazione di amplificatore.
3. 3. Sistema secondo la rivendicazione 2, in cui ogni stadio a transistori include un primo e un secondo transistore (56, 60) accoppiati ciascuno selettivamente in parallelo con l'amplificatore, il primo transistore (56) per aumentare la tensione di polarizzazione di amplificatore e il secondo transistore (60) per diminuire la tensione di polarizzazione di amplificatore.
4. 4. Sistema secondo la rivendicazione 2, in cui l'amplificatore (16) e ogni stadio a transistori di circuito di controllo ha sostanzialmente la stessa configurazione di circuito, ogni stadio a transistori avendo una tensione di polarizzazione inferiore a quella dell'amplificatore.
5. 5. Sistema secondo la rivendicazione 1, in cui il circuito di controllo include mezzi per sorvegliare la tensione di polarizzazione di amplificatore (50).
6. 6. Sistema secondo la rivendicazione 5, in cui i mezzi per sorvegliare la tensione di polarizzazione di amplificatore comprendono un comparatore (50) che confronta la tensione di polarizzazione di amplificatore con un riferimento di tensione (52).
7. 7. Sistema secondo la rivendicazione 6 in cui il riferimento di tensione (52) è programmabile per variare selettivamente il fattore di utilizzazione del segnale di temporizzazione.
8. 8. Sistema secondo la rivendicazione 1, in cui il circuito di controllo include una logica di decodifica (54) che regola la tensione di polarizzazione di amplificatore in una sequenza prefedefinita .
9. 9. Sistema secondo la rivendicazione 1, in cui l'amplificatore include un primo FET a canale p (26) e un secondo FET a canale n (28) e il dispositivo di controllo comprende una schiera di FET a canale n selezionabili (60) accoppiati in parallelo con il FET a canale n di amplificatore e una schiera di FET a canale p selezionabili (56) accoppiati in parallelo col FET a canale p di amplificatore .
10. 10. Sistema secondo la rivendicazione 9, in cui ogni transistore nell'amplificatore (16) e il dispositivo di controllo (45) ha un dato insieme di parametri di processo per controllare le caratteristiche funzionali del transistore, ogni transistore nel dispositivo di controllo avendo parametri di processo più piccoli di quelli dei transistori di amplificatore in modo che la tensione di alimentazione di amplificatore possa essere aumentata o diminuita in modo incrementale in modo da produrre un segnale di uscita con un fattore di utilizzazione di alta precisione.