ITMI981054A1 - Sistema per trasmettere segnali stm-1 - Google Patents

Description

La presente invenzione riguarda un sistema trasmettere segnali STM-1 della gerarchia sincrona digitale, i quali presentano più parole di sincronizzazione di quadro, laddove in un dispositivo trasmettitore mediante un'operazione di stivaggio la velocità di trasmissione dei Bit di un segnale da emettere viene adattata ad una velocità di trasmissione dei Bit di riferimento.

La struttura di quadro di un segnale STM-1 è definita nelle raccomandazioni ITU-T G.708 e G.709. Per la trasmissione dei dati sono preassegnate determinate strutture di dati, i cosiddetti Synchronous Transport Modules (STM ), per cui esistono diversi stadi gerarchici. Il più basso stadio gerarchico è costituito dai segnali STM-1 aventi una velocità di trasmissione dei Bit di 155,52 Mbit/s. I segnali strutturati STM, indipendentemente dal loro stadio gerarchico, rappresentano tutti un quadro in una struttura a blocchi, in cui esiste una zona di segnale utile e il cosiddetto Section Overhead (SOH), in cui accanto ad informazioni di comando a servizi ausiliari del tipo più vario si trovano anche più parole di sincronizzazione di quadro.

In sistemi di trasmissione per segnali STM-1 si verifica che è necessario sincronizzare fra di loro due oppure più segnali STM-1; ad esempio in un sistema di trasmissione a fasce direttivi, quando due segnali STM-1 modulati vengono trasmessi nella stessa allocazione di frequenza, tuttavia con differenti polarizzazioni. In un tale caso dal lato di ricezione si impiegano cosiddetti disaccoppiatoi di depolarizzazione, per evitare un inammissibile pregiudicamento della qualità di trasmissione in seguito ai fenomeni di depolarizzazione nella tratta erziana. I disaccoppiatoi di depolarizzazione producono un effetto ottimale soltanto quando entrambi i segnali di dati da trasmettere vengono sincronizzati fra di loro dal lato di trasmissione rispettivamente vengono sincronizzati con un impulso ritmico di riferimento.

Un sistema per la sincronizzazione di due segnali STM-1, come rappresentato nell'introduzione, è noto dall'EP 0475 497 B1. In questo sistema si stabilisce un sincronismo delle cadenze dei Bit fra due segnali STM-1, in quanto nel Container virtuale VC (zona dei dati utili) del quadro STM-1 in punti preassegnati si inseriscono Bit di stivaggio fissi e variabili. I punti di stivaggio fissi dovranno essere sempre dotati di un Bit di stivaggio, mentre i punti per i Bit di stivaggio variabili, a seconda della decisione di un circuito decisionale di stivaggio, o vengono occupati con un Bit di informazione oppure con un Bit di stivaggio.

Vantaggi dell'invenzione

Conformemente alle caratteristiche della rivendicazione 1 per la sincronizzazione della velocità di trasmissione dei Bit di un segnale STM-1 su una velocità di trasmissione dei Bit di riferimento si adotta un'operazione di stivaggio, in cui uno o più Bit vengono inseriti in una delle parole di sincronizzazione di quadro del segnale STM-1 oppure vengono tolti da questa. Questo sistema non richiede ridondanza.

Ulteriori vantaggiosi sviluppi dell'invenzione conformemente alla rivendicazione 1 risultano dalle sottorivendicazioni. In base a ciò in un dispositivo ricevitore, ricevente il segnale STM-1 con velocità variata di trasmissione dei Bit, si determina la distanza delle parole di sincronizzazione di quadro del segnale STM-1 e per ripristinare le originarie parole di sincronizzazione di quadro si inserisce o si toglie un numero corrispondente di Bit.

Nel dispositivo trasmettitore è possibile modificare aggiuntivamente l'informazione delle parole di sincronizzazione di quadro e nel dispositivo ricevitore è possibile identificare le parole di sincronizzazione di quadro sulla base della loro informazione modificata.

Nel dispositivo trasmettitore il segnale STM-1, da sincronizzare su una preassegnata cadenza di Bit di riferimento, viene registrato in una memoria elastica, la cui cadenza di registrazione corrisponde all'attuale cadenza dei Bit del segnale STM-1 e la cui cadenza di lettura corrisponde alla cadenza dei Bit di riferimento. In dipendenza della differenza fra cadenza di registrazione e cadenza di lettura si inseriscono in una delle parole di sincronizzazione di quadro del segnale STM-1 oppure si tolgono da essa, un numero tale di Bit che si verifica un'adeguamento fra la cadenza di registrazione e la cadenza di lettura.

Nel dispositivo ricevitore il segnale STM-1, di cui è ripristinata l'originaria lunghezza di parola di sincronizzazione di quadro, viene registrato in una memoria elastica e letto di nuovo con una cadenza di lettura corrispondente all'originaria velocità di trasmissione dei Bit sul lato di trasmissione .

Descrizione di esempi di realizzazione

In base a più esempi di realizzazione rappresentati nel disegno l'invenzione viene illustrata più dettagliatamente in seguito.

In particolare:

la figura 1 mostra un quadro STM-l,

la figura 2 mostra più parole di sincronizzazione di quadro,

la figura 3 mostra il diagramma funzionale di un dispositivo trasmettitore, e la figura 4 mostra il diagramma funzionale di un dispositivo ricevitore.

Nella figura 1 è rappresentato un quadro STM-l, come quello definito nelle raccomandazioni ITU-T G.708 e G.709. Il quadro STM-l è formato da un Container virtuale ve - si tratta della zona dei dati utili - e da un Section Overhead ad esso anteposto. Il Section Overhead è formato da un Regenerator Section Overhead RSOH e da un Multiplex Section Overhead MSOH.

Il Regenerator Section Overhead RSOH contiene tre parole di sincronizzazione di quadro Al e tre parole di sincronizzazione di quadro Λ2- Inoltre in esso sono contenuti i Byte E1 e FI per la trasmissione vocale e la trasmissione dei dati, i Byte DI, D2 e D3 come canale di comunicazione dei dati per compiti di gestione di rete, un Byte CI per 1'identificazione dei singoli quadri STM-1, nonché un Byte B1 per l'informazione relativa alle infrazioni di parità verificatesi in seguito ad errori di Bit in una sezione di rigeneratore.

Il Multiplex Section Overhead MSOH contiene tre Byte B2 per l'informazione in merito a infrazioni di parità verificatesi in seguito ad errori di Bit in una sezione Multiplex della rete SDH. Inoltre sono previsti Byte D4 fino a D12 per trasmettere informazioni di gestione di rete. Esistono inoltre Byte K1 e K2 per comandare circuiti equivalenti nella rete SDH, nonché Byte ZI e Z2 finora riservati ancora per futuri utilizzi. I campi crociati simbolizzano sei Bit, che sono tenuti liberi per l'utilizzazione nazionale. Infine anche attualmente 26 Byte (campi liberi) sono riservati per future standardizzazioni internazionali.

Fra il Regenerator Section Overhead RSOH ed il Multiplex Section Overhead MSOH si trova una Administration Unit AU.

Per l'operazione di sincronizzazione descritta in seguito sono interessanti soltanto le parole di sincronizzazione di quadro Al e A2. Queste parole di sincronizzazione di quadro Al e A2 sono rappresentate dettagliatamente nella figura 2. La fila centrale in figura 2 mostra le parole di sincronizzazione di quadro Al e A2 con le loro normali lunghezze di parola di rispettivamente 8 Bit. Tutte le parole di sincronizzazione di quadro Al e A2 insieme hanno quindi la lunghezza di parola di sincronizzazione di quadro RSWL. Per la prima parola di sincronizzazione di quadro non tutti gli 8 Bit sono impegnati con informazioni ma soltanto la mezza parola di sincronizzazione di quadro 1/2 Al contiene informazione e gli altri 4 Bit sono liberi. La ripartizione fra Bit impegnati e Bit liberi può essere indicata anche diversamente da come effettuato in questo esempio di realizzazione. Parimenti anche una qualsiasi altra delle complessive sei parole di sincronizzazione di quadro Al, A2 può essere impegnata solo parzialmente con informazione.

Nella figura 3 è rappresentato un diagramma funzionale di un dispositivo trasmettitore modificante un segnale STM-1 (SI) in corrispondenza della sua entrata nella sua velocità di trasmissione dei Bit, in modo che se adattato ad una cadenza di riferimento T2. La cadenza di riferimento T2 o è ricavata da un'altro segnale STM-1, rispetto al quale dovrà essere sincrono il-segnale di uscita S2, oppure deriva da un generatore centrale di cadenze di riferimento.

Dal segnale di entrata SI in un primo momento in un circuito 1 viene determinata la velocità di trasmissione dei Bit, ossia la cadenza dei Bit Tl. In un blocco circuitale 2 vengono prelevati i dati del segnale di entrata SI con la cadenza Tl. In tal caso ha luogo una sincronizzazione di quadro, in modo tale che il segnale di entrata SI viene suddiviso in quadri STM-1, laddove la sincronizzazione di quadro si orienta in corrispondenza delle parole di sincronizzazione di quadro Al, A2 contenute in maniera equidistante nel segnale STM-1 (SI). Nel successivo blocco circuitale 3 per la necessaria sincronizzazione del segnale di entrata SI ha luogo un'operazione di stivaggio, in cui o nella prima parola di sincronizzazione di quadro Al vengono inseriti uno o più Bit, quando la cadenza Tl di Bit del segnale di entrata SI è inferiore alla cadenza di riferimento T2, oppure in cui dalla prima parola di sincronizzazione di quadro Al vengono tolti uno oppure più Bit, quando la cadenza di Bit TI del segnale di entrata SI è superiore alla cadenza di riferimento T2. La riga superiore in figura 2 mostra le parole di sincronizzazione di quadro Al, A2, da cui si è tolto un Bit, e la riga inferiore mostra le parole di sincronizzazione di quadro Al, A2 ampliate in ragione di 2 Bit.

L'informazione precisante quanti Bit dovranno essere inseriti oppure tolti, viene ricevuta dal blocco circuitale 3 tramite un segnale di stivaggio SBS. Dopo l'operazione di stivaggio il segnale di entrata modificato SI viene registrato in una memoria elastica 4. La cadenza di registrazione della memoria elastica 4 corrisponde alla cadenza di Bit, modificata mediante l'operazione di stivaggio, del segnale di entrata SI. La cadenza di lettura della memoria elastica 4, con cui viene letto in uscita il segnale di uscita S2, è la cadenza di riferimento T2. Un blocco circuitale 5 sorveglia lo stato di riempimento della memoria elastica 4 e fornisce ad un seguente organo decisionale di stivaggio 6 un'informazione in merito alla memorizzazione fra la cadenza di registrazione e la cadenza di lettura. L'organo decisionale di stivaggio 6 dalla differenza fra la cadenza di registrazione e la cadenza di lettura ricava il segnale di stivaggio SBS, in cui sta l'informazione precisante quanti Bit dovranno essere inseriti nella parola di sincronizzazione di quadro Al e quanti Bit dovranno essere tolti da essa. La memoria elastica 4, la sorveglianza 5 del suo stato di riempimento e l'organo decisionale di stivaggio non dovranno essere qui necessariamente descritti più dettagliatamente in quanto rientranti nell'attuale stato della tecnica (ad esempio EP 0 475 497 Bl). All'uscita della memoria elastica 4 è applicato un segnale STM-1 (S2), che con la propria velocità di trasmissione dei Bit è sincronizzato sulla cadenza di riferimento T2.

Il sistema di trasmissione a fasci direttivi non può modificare la corrente di dati in modo inammissibile. Pertanto in un dispositivo ricevitore, rappresentato nella figura 4, viene nuovamente revocata l'operazione di stivaggio precedentemente effettuata nel dispositivo trasmettitore. All'entrata del dispositivo ricevitore - è applicato il segnale STM-1 sincronizzato S2. Un blocco circuitale 7 in un primo momento ricava la cadenza di Bit T2 da questo segnale di entrata S2. Il blocco circuitale 8 similmente al blocco circuitale 2 precedentemente descritto esegue una sincronizzazione quadro del segnale S2, in quanto esso con orientamento alle parole di sincronizzazione di quadro Al, A2 suddivide il segnale S2 in quadri STM-1.

Nel blocco circuitale 9 vengono identificate le parole di sincronizzazione di quadro Al e A2. In tal caso si determina in ragione di quanti Bit la distanza fra le parole di sincronizzazione di quadro di due quadri consecutivi si scosta dalla norma (vedere figura 2 fila centrale). Con l'informazione dal blocco circuitale 9 un organo decisionale 10 di eliminazione dello stivaggio ricava un segnale SBE di eliminazione dello stivaggio, che viene addotto ad un blocco circuitale 11 seguente il circuito di sincronizzazione di quadro 8. Nel blocco circuitale 11 viene eliminato lo stivaggio del segnale STM-1 S2; ossia alla prima parola di sincronizzazione di quadro di ogni quadro STM-1, in seguito all'informazione del segnale di eliminazione dello stivaggio SBE vengono aggiunti Bit in numero pari a quelli che sono stati tolti nel dispositivo di trasmissione e vengono tolti tanti Bit quanti quelli aggiunti nel dispositivo di trasmissione. Il segnale privato dello stivaggio viene registrato in una memoria elastica 12. Una unità di derivazione 13 di cadenza ricava dalla cadenza di registrazione una cadenza di lettura T3, con cui il segnale STM-1 (S3) viene letto in uscita dalla memoria elastica 12. La cadenza di lettura T3 corrisponde esattamente alla cadenza TI e ϋ segnale dei dati S3 corrisponde al segnale dei dati SI sul lato di trasmissione.

Per migliorare l'identificazione delle parole di sincronizzazione di quadro Al, A2 nel dispositivo di ricezione si può modificare nel dispositivo di trasmissione nel blocco circuitale 3 aggiuntivamente anche l'informazione delle parole di sincronizzazione di quadro Al, A2. Il circuito di sincronizzazione di quadro 8 nel dispositivo ricevitore riconosce le parole di sincronizzazione di quadro dall'informazione modificata. Tuttavia si dovrà revocare di nuovo questa variazione di informazione nelle parole di sincronizzazione di quadro Al, A2 nel blocco circuitale 11.

Claims (5)

1. RIVENDICAZIONI 1. Sistema per trasmettere segnali (STM-1) della gerarchia digitale sincrona, che presentano più parole di sincronizzazione di quadro, laddove in un dispositivo trasmettitore mediante un'operazione di stivaggio la velocità di trasmissione dei Bit di un segnale da emettere viene adattata ad una velocità di trasmissione dei Bit di riferimento, caratterizzato dal fatto che per l'operazione di stivaggio uno o più Bit vengono inseriti in una delle parole di sincronizzazione di quadro (Al, A2) oppure vengono tolti da questa.
2. 2. Sistema secondo la rivendicazione (1), caratterizzato dal fatto che il dispositivo ricevitore (7 ... 13), che riceve il segnale (STM-1 S2) con velocità di trasmissione dei Bit modificata, determina la distanza delle parole di sincronizzazione di quadro di quadri consecutivi in questo segnale (STM-1 - S2) e per ripristinare l'originaria lunghezza di parola di sincronizzazione di quadro (RSWL) inserisce o toglie un numero corrispondente di Bit.
3. 3. Sistema secondo la rivendicazione (1) oppure (2), caratterizzato dal fatto che nel dispositivo trasmettitore (1 ... 6) viene modificata l'informazione delle parole di sincronizzazione di quadro (Al, A2) e nel dispositivo ricevitore (7 ... 13) vengono identificate le parole di sincronizzazione di quadro (Al, A2) in seguito alla loro informazione modificata.
4. 4. Sistema secondo la rivendicazione (1), caratterizzato dal fatto che nel dispositivo trasmettitore (1 ... 6) il segnale (STM-1 - SI) da sincronizzare su una preassegnata cadenza di Bit di riferimento (T2), viene registrato in una memoria elastica (4), la cui cadenza di registrazione corrisponde all'attuale cadenza di Bit (Tl) del segnale (STM-1 - SI) e la cui cadenza di lettura corrisponde alla cadenza di Bit di riferimento (T2), nonché in dipendenza della differenza fra cadenza di registrazione e cadenza di lettura vengono inseriti in una delle parole di sincronizzazione di quadro (Al, A2) del segnale (STM-1) oppure tolti da esso, una quantità tale di Bit cosicché si verifica un'adeguamento fra la cadenza di registrazione e la cadenza di lettura.
5. 5. Sistema secondo la rivendicazione (2), caratterizzato dal fatto che nel dispositivo ricevitore (7 ... 13) il segnale (STM-1), di cui è ripristinata l'originaria lunghezza di parola di sincronizzazione di quadro (RSWL), viene registrato in una memoria elastica (12) e di nuovo letto in uscita con una cadenza di lettura (T3) corrispondente alla cadenza di Bit (Tl) in un segnale di entrata (SI) lato-trasmissione.