ITMI20100756A1 - Cella base di memoria e banco di memoria - Google Patents

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ITMI20100756A1
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IT
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memory
memory base
base cell
cell
inverter
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IT000756A
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Roberto Canegallo
Massimiliano Innocenti
Claudio Mucci
Valentina Nardone
Luca Perugini
Stefano Pucillo
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St Microelectronics Srl
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Description

“CELLA BASE DI MEMORIA E BANCO DI MEMORIAâ€
DESCRIZIONE
Forma oggetto della presente invenzione una cella base di memoria SRAM (dall’acronimo inglese, Static Random Access Memory) ed un banco di memoria comprendente una pluralità di celle base di memoria SRAM basate su una architettura di tipo sea of gate.
Una cella base di memoria SRAM à ̈ predisposta per contenere un bit di informazione e viene tipicamente implementata all’interno di una struttura full custom (progettata ad-hoc) costruita a partire da una architettura elementare al fine di minimizzare alcuni parametri di riferimento tra cui il più importante à ̈ l’occupazione di area.
Tale cella elementare à ̈ costituita tipicamente da un gruppo di 4 transistor di tipo MOS a canale N e 2 transistor di tipo MOS a canale P, opportunamente dimensionati al fine di implementare una “logica a rapporto†nella quale la capacità di pilotare un determinato segnale varia a seconda della dimensione del transistor. Tale soluzione permette di garantire il comportamento corretto della cella in ogni condizione di funzionamento e di ridurre al minimo il numero di transistori necessari.
Una cella base di memoria SRAM, essendo costituita da un predeterminato numero di celle elementari fra loro adiacenti, risulta di fatto una struttura con un predeterminato numero transistor in cui tali transistor sono configurati per formare un circuito retro azionato comprendente due invertitori logici le cui uscite sono collegate, rispettivamente, alla linea di scrittura ed alla linea di lettura dei dati della cella base di memoria SRAM, tramite rispettivi pass transistor.
Ad oggi, nella progettazione e fabbricazione di circuiti integrati, in cui una cella base di memoria come quella descritta in precedenza rappresenta uno degli elementi fondamentali, à ̈ fortemente sentita l’esigenza di soddisfare requisiti sempre più stringenti quali l’aumento della resa e producibilità dei circuiti integrati, l’elevata affidabilità, l’elevata regolarità di progettazione, l’aumento delle prestazioni in termini di riduzione dell’area occupata, la flessibilità d’impiego in diverse applicazioni (automotive, wireless, consumer), e così via.
Il raggiungimento di ciascuno dei suddetti requisiti comporta altresì una riduzione dei costi di progettazione e di fabbricazione di tali circuiti integrati.
Un banco di memoria costituito da celle base di memoria SRAM come quella descritta in precedenza rappresenta uno degli elementi fondamentali che possono essere compresi in un circuito integrato.
Pertanto, l’esigenza sopra indicata vale anche per la singola cella base di memoria contenuta in un rispettivo banco di memoria.
Lo scopo della presente invenzione à ̈ quello di fornire una cella base di memoria alternativa a quella dell’arte nota sopra descritta che presenti un’elevata flessibilità, un’elevata regolarità e una occupazione di area relativamente ridotta.
Tale scopo à ̈ raggiunto mediante una cella base di memoria in accordo con la rivendicazione 1.
Forme preferite di detta cella base di memoria sono definite nelle rivendicazioni dipendenti 2-6.
Forma oggetto della presente invenzione anche un banco di memoria come definito nella rivendicazione 7 ed una sua forma di realizzazione preferita come definita nella rivendicazione 8.
Ulteriori caratteristiche e vantaggi della cella base di memoria secondo l’invenzione risulteranno dalla descrizione di seguito riportata di esempi preferiti di realizzazione, dati a titolo indicativo e non limitativo, con riferimento alle annesse figure, in cui:
- la figura 1 illustra, da un punto di vista circuitale, una cella base di memoria secondo un esempio dell’invenzione;
- la figura 2 illustra, da un punto di vista circuitale, una cella base di memoria secondo un ulteriore esempio dell’invenzione;
- la figura 3 illustra schematicamente da un punto di vista logico una meccanismo di precarica della linea dati di lettura di celle base di memoria del tipo mostrata nell’esempio della figura 2;
- la figura 4 illustra schematicamente da un punto di vista logico, una linea di scrittura di due celle base di memoria del tipo mostrata nell’esempio della figura 1 o nell’ulteriore esempio della figura 2;
- la figura 5 illustra schematicamente una struttura di layout della cella base di memoria dell’esempio della figura 2 affiancato alla cella base di memoria della figura 2 al fine di evidenziare la disposizione dei terminali della cella base di memoria della figura 2 nel rispettivo layout come contatti;
- la figura 6 illustra schematicamente la struttura di layout della figura 4 affiancato alla cella base di memoria della figura 2 al fine di evidenziare la disposizione dei transistor impiegati per la costruzione della cella base di memoria della figura 2 nel rispettivo layout, e
- la figura 7 illustra schematicamente mediante rappresentazione a blocchi un banco di memoria in cui à ̈ implementata all’interno una pluralità di celle base di memoria secondo l’esempio della figura 1 o l’esempio della figura 2.
Con riferimento alle suddette figure, si fa presente che, per motivi di semplicità, elementi comuni ed analoghi sono indicati con i medesimi riferimenti.
Con particolare riferimento alla figura, viene descritta una cella base di memoria, indicata nel complesso con il riferimento numerico 1, secondo un primo esempio dell’invenzione.
La cella base di memoria 1 comprende una pluralità di n celle elementari, ad esempio cinque, ciascuna includente un transistore MOS a canale P ed un transistore NMOS a canale N disposti con i terminali di gate in verticale e le aree attive in orizzontale rispetto ad un piano di riferimento. Ciascuna delle celle elementari à ̈ disposta rispetto alle celle elementari ad essa adiacenti in modo che la combinazione della pluralità di celle adiacenti costruisca una cosiddetta struttura sea of gate, di per sé nota, con elevata regolarità.
Un esempio di struttura sea of gate impiegabile anche per la realizzazione della cella base di memoria 1 à ̈ mostrata dalla struttura di layout delle figure 5 e 6. Si fa presente infatti che la struttura di layout delle figure 5 e 6 fa riferimento ad una cella base di memoria secondo un ulteriore esempio dell’invenzione che verrà descritta nel seguito.
Ritornando all’esempio della figura 1, la cella base di memoria 1 à ̈ costruita a partire da una struttura sea of gate comprendente una pluralità di cinque celle elementari del tipo descritte in precedenza. Pertanto la cella base di memoria 1 della figura 1 comprende cinque transistor MOS a canale n aventi tutti una stessa prima larghezza di canale W1 e cinque transistor MOS a canale p aventi tutti una stessa seconda larghezza di canale W2, differente comunque dalla prima larghezza di canale W1.
La pluralità di transistor della struttura sea of gate formante la cella base di memoria 1 à ̈ predisposta, mediante opportune connessioni elettriche in metal tra i singoli transistor, in modo tale da definire gli elementi logici per l’implementazione della cella base di memoria 1, come descritto nel seguito.
Tale cella base di memoria 1 comprende un elemento bistabile 2 per l’immagazzinamento di un bit di informazione avente un nodo di ingresso IN operativamente collegato ad una linea di scrittura dati WL della cella base di memoria 1 ed un nodo di uscita OUT operativamente collegato ad una linea di lettura dati RL della cella base di memoria 1.
In particolare, la cella base di memoria 1 comprende inoltre un elemento di trasferimento di ingresso 3 ed un elemento di trasferimento di uscita 4. L’elemento di trasferimento di ingresso 3 risulta predisposto per collegare operativamente l’elemento bistabile 2 alla linea dati di scrittura WL. L’elemento di trasferimento di uscita 4 risulta predisposto per collegare operativamente l’elemento bistabile 2 alla linea dati di lettura RL.
Inoltre, l’elemento bistabile 2 comprende un primo invertitore 5 avente un rispettivo terminale di ingresso 6 operativamente collegato al nodo di ingresso IN dell’elemento bistabile 2 ed un rispettivo terminale di uscita 7 operativamente collegato al nodo di uscita OUT dell’elemento bistabile 2.
Ancora, l’elemento bistabile 2 comprende inoltre un secondo invertitore 8 avente un rispettivo terminale di ingresso 9 operativamente collegato al nodo di uscita OUT dell’elemento bistabile 2 e conseguentemente al terminale di uscita 7 del primo invertitore 5 ed un rispettivo terminale di uscita 10 operativamente collegato al nodo di ingresso IN dell’elemento bistabile 2 e conseguentemente al terminale di ingresso 6 del primo invertitore 5.
Pertanto, il primo invertitore 5 ed il secondo invertitore 8 sono predisposti in modo tale da risultare in un collegamento di retroazione l’uno rispetto all’altro tra il nodo di ingresso IN ed il nodo di uscita OUT dell’elemento bistabile 2.
Facendo sempre riferimento alla figura 1, da un punto di vista circuitale, il primo inverter 5 à ̈, ad esempio, un inverter in tecnologia CMOS, di per sé noto, comprendente un primo transistor T1 di tipo MOS a canale P ed un secondo transistor T2 di tipo MOS a canale N.
I terminali di gate del primo transistor T1 e del secondo transistor T2, fra loro collegati, rappresentano il terminale di ingresso 6 del primo inverter 5. I terminali di drain del primo transistor T1 e del secondo transistor T2, fra loro collegati, rappresentano il terminale di uscita 7 del primo inverter 5. Il terminale di source del primo transistore T1 risulta elettricamente collegato ad un primo potenziale di riferimento VDD, definibile come potenziale di alimentazione superiore del circuito. Il terminale di source del secondo transistor T2 risulta elettricamente collegato ad un secondo potenziale di riferimento GND, definibile come potenziale di alimentazione inferiore del circuito, ad esempio la massa.
Sempre da un punto di vista circuitale, il secondo inverter 8 include un inverter tristate in tecnologia CMOS, di per sé noto, comprendente un primo transistor T3 di tipo MOS a canale p, un secondo transistor T4 di tipo MOS a canale p, un terzo transistor T5 di tipo MOS a canale n, un quarto transistor T6 di tipo MOS a canale n.
I terminali di gate del primo transistor T3 e del quarto transistor T6 del secondo inverter 8, fra loro collegati, rappresentano il terminale di ingresso 9 del secondo inverter 8. I terminali di drain del secondo transistor T4 e del terzo transistor T5 del secondo inverter 8, fra loro collegati, rappresentano il terminale di uscita 10 del secondo inverter 8. Il primo transistor T3 del secondo inverter 8 presenta il rispettivo terminale di source elettricamente collegato al primo potenziale di riferimento VDD ed il rispettivo terminale di drain elettricamente collegato al terminale di source del secondo transistor T4 del secondo inverter 8. Il quarto transistor T6 del secondo inverter 8 presenta il rispettivo terminale di source elettricamente collegato al secondo potenziale di riferimento GND ed il rispettivo terminale di drain elettricamente collegato al terminale di source del terzo transistor T5 del secondo inverter T5.
Ritornando in generale al secondo inverter 8 dell’elemento bistabile 2, esso comprende un primo terminale di abilitazione in scrittura 11 della cella base di memoria 1 per ricevere in ingresso un rispettivo segnale logico di abilitazione in scrittura WR ed un secondo terminale di abilitazione in scrittura 12 per ricevere in ingresso il segnale logico di abilitazione in scrittura negato WRn.
Da un punto di vista circuitale, il primo terminale di abilitazione in scrittura 11 à ̈ il terminale di gate del secondo transistor T4 del secondo inverter 8 dell’elemento bistabile 2. Il secondo terminale di abilitazione in scrittura 12 à ̈ il terminale di gate del terzo transistor T5 del secondo inverter 8.
Sempre da un punto di vista circuitale, l’elemento di trasferimento di ingresso 3 comprende un primo transistor T7 di tipo MOS a canale P ed un secondo transistor T8 di tipo MOS a canale N predisposti in configurazione pass transistor, di per sé nota, per consentire la scrittura del bit di informazione dalla linea dati di scrittura WL alla cella base di memoria 1.
In particolare, il primo transistor T7 dell’elemento di trasferimento di ingresso 3 presenta un rispettivo terminale di controllo 20 (terminale di gate) predisposto per ricevere il segnale logico di abilitazione alla scrittura negato WRn ed gli terminali (drain e source) elettricamente collegati al nodo di ingresso IN dell’elemento bistabile 2 ed alla linea dati di scrittura WL in modo tale che il primo transistor T7 dell’elemento di trasferimento di ingresso 3 risulti in configurazione pass transistor.
Il secondo transistor T8 dell’elemento di trasferimento di ingresso 3 presenta un rispettivo terminale di controllo 21 (terminale di gate) predisposto per ricevere il segnale logico di abilitazione alla scrittura WR ed i terminali (drain e source) elettricamente collegati al nodo di ingresso IN dell’elemento bistabile 2 ed alla linea dati di scrittura WL in modo tale che il secondo transistor T8 dell’elemento di trasferimento di ingresso 3 risulti in configurazione pass transistor.
Da un punto di vista logico, l’elemento di trasferimento di ingresso 3 consente di trasferire il bit di informazione da scrivere nella celle base di memoria 1 dalla linea dati di scrittura WL all’elemento bistabile 2 sulla base del segnale logico di abilitazione alla scrittura WR (fase di scrittura della celle base di memoria 1).
Ritornando al secondo inverter 8 dell’elemento bistabile 2, si fa presente esso comprende il primo terminale di abilitazione in scrittura 11 per ricevere il segnale logico di abilitazione in scrittura WR ed il secondo terminale di abilitazione in scrittura 12 per ricevere il segnale logico di abilitazione in scrittura negato WRn in modo tale che il secondo inverter 8 dell’elemento bistabile 2 risulti disabilitato alla scrittura quando l’elemento di trasferimento di ingresso 3 risulta abilitato alla scrittura del bit di informazione.
Per quanto riguarda invece l’elemento di trasferimento di uscita 4, da un punto di vista circuitale, esso comprende, analogamente all’elemento di trasferimento di ingresso 3, un primo transistor T9 di tipo MOS a canale P ed un secondo transistor T10 di tipo MOS a canale N predisposti in configurazione pass transistor, di per sé nota, per consentire la lettura del bit di informazione immagazzinato in fase di scrittura all’interno della cella base di memoria 1.
In particolare, il primo transistor T9 dell’elemento di trasferimento di uscita 4 presenta un rispettivo terminale di controllo 13 (terminale di gate) predisposto per ricevere un segnale logico di abilitazione alla lettura negato RDn ed gli altri terminali (drain e source) elettricamente collegati al nodo di uscita OUT dell’elemento bistabile 2 ed alla linea dati di lettura RL in modo tale che il primo transistor T9 dell’elemento di trasferimento in uscita 4 risulta in configurazione pass transistor.
Il secondo transistor T10 dell’elemento di trasferimento di uscita 4 presenta un rispettivo terminale di controllo 14 (terminale di gate) predisposto per ricevere in ingresso un segnale logico di abilitazione alla lettura RD ed gli altri terminali (drain e source) elettricamente collegati al nodo di uscita OUT dell’elemento bistabile 2 ed alla linea dati di lettura RL in modo tale che anche il secondo transistor T10 dell’elemento di trasferimento di uscita 4 risulti in configurazione pass transistor.
Da un punto di vista logico, l’elemento di trasferimento di uscita 4 consente di trasferire il bit di informazione dalla celle base di memoria 1, dall’elemento bistabile 2 in cui à ̈ stato immagazzinato, alla linea dati di lettura RL sulla base del segnale logico di abilitazione alla lettura RD (fase di lettura della cella di memoria 1).
Ritornando in generale alla cella base di memoria 1 come descritta (figura 1), si fa presente che tramite l’impiego del segnale di abilitazione alla scrittura WR e del segnale di abilitazione alla scrittura negato WRn sia per comandare l’elemento di trasferimento di ingresso 3 sia per comandare il secondo inverter 8, consente di aprire la cella base di memoria 1 alla scrittura disabilitando di fatto il secondo inverter 8 (tristate) al fine di evitare, vantaggiosamente, il dimensionamento a rapporto della pluralità di transistor che formano la cella base di memoria 1. In altre parole, in una cella base di memoria 1 dell’esempio di figura 1 il dimensionamento del rapporto W/L non à ̈ necessario in quanto tale rapporto à ̈ uguale per tutti i transistori omologhi, rispettivamente a canale p e a canale n, e risulta fissato dalla particolare implementazione dell’elemento base della suddetta strutture sea of gate.
Con riferimento ora alla figura 2, una cella base di memoria secondo un ulteriore esempio dell’invenzione, indicato nel complesso ancora con riferimento numerico 1’, comprende un elemento bistabile 2 ed un elemento di trasferimento di ingresso 3 del tutto analoghi a quelli descritti con riferimento all’esempio della figura 1. A tal proposito, nella figura 2 sono riportati per completezza i riferimenti numerici e alfanumerici principali già impiegati nella figura 1 per indicare gli elementi analoghi tra la cella base di memoria 1 di figura 1 e l’ulteriore celle base di memoria 1’ della figura 2.
Con particolare riferimento ora alla figura 2, la cella base di memoria 1’ comprende un elemento di trasferimento di uscita 4’ interposto tra il nodo di uscita OUT dell’elemento bistabile 2 e la linea dati di lettura RL che risulta differente da quello indicato nell’esempio di figura 1. Infatti, tale elemento di trasferimento di uscita 4’ comprende un solo transistor TR di tipo MOS a canale N predisposto in configurazione pass transistor.
In particolare, il transistor TR’ dell’elemento di trasferimento di uscita 4’ presenta un rispettivo terminale di controllo 15 (terminale di gate) predisposto per ricevere un segnale di abilitazione alla scrittura RD del tutto analogo a quello impiegato nella cella base di memoria 1 della figura 1 ed i rispettivi altri terminali (drain e source) elettricamente collegati al nodo di uscita OUT dell’elemento bistabile 2 ed alla linea dati di lettura RL in modo tale che tale transistor risulti in configurazione pass transistor.
In questa particolare esempio del’invenzione, la presenza di un solo pass transistor (transistor TR) implica l’impiego di un meccanismo cosiddetto di precarica della linea di lettura (non mostrato nella figura 2) combinato con il transistor TR dell’elemento di trasferimento di uscita 4’. In questo modo à ̈ vantaggiosamente possibile ottenere un adeguato margine di stabilità della cella base di memoria 1, rispetto ad esempio alla forma di realizzazione descritta con riferimento alla figura 1.
Infatti, per quanto riguarda l’elemento di trasferimento di uscita 3 dell’esempio della figura 1, si fa presente che l’impiego di due transistor (T9 e T10), in configurazione pass transistor rispettivamente comandati da un segnale di abilitazione in lettura RD ed un segnale di abilitazione in lettura negato RDn consente vantaggiosamente di evitare l’utilizzo di una precarica della linea RL durante la lettura del dato, ma implica un potenziale problema relativo al margine di stabilità della cella base di memoria 1.
Al contrario, in riferimento all’elemento di trasferimento di uscita 3 dell’esempio della figura 2, l’impiego di un solo transistor (TR), in configurazione pass transistor comandato da un segnale di abilitazione in lettura RD, consente vantaggiosamente di mantenere un margine di stabilità della cella base di memoria adeguato, nonostante implichi l’utilizzo di un meccanismo di precarica della linea RL durante la fase di lettura del dato.
Inoltre, sulla base di quanto indicato, la cella base di memoria 1 non si configura come una cella di memoria SRAM standard ma bensì come un circuito di tipo latch con un elemento di trasferimento in ingresso ed un elemento di trasferimento in uscita preferibilmente ottimizzati al fine di ridurre l’area occupata dalla cella base di memoria ed il carico sulle linee dati di scrittura e lettura, rispettivamente.
Di fatto, l’esempio di realizzazione della figura 1 può anche essere definita cella base di memoria senza precarica mentre l’ulteriore esempio di realizzazione della cella base di memoria della figura 2 può essere definita con precarica.
Per entrambe gli esempi di figura 1 e figura 2, la cella base di memoria 1 presenta la linea dati di scrittura WL e la linea dati di lettura RL fra loro distinte ma condivise comunque fra celle base di memoria adiacenti al fine di ridurre vantaggiosamente l’area occupata da ciascuna cella base di memoria.
Al tal proposito, nella figura 3, à ̈ riportato da un punto di vista logico, un esempio di meccanismo di precarica di una linea di lettura, indicata sempre con il riferimento RL, di una pluralità di celle base di memoria del tutto analoghe alla cella base di memoria 1 della figura 2, indicate nella figura 3 tutte con lo stesso riferimento numerico 1. Ciascuna delle celle base di memoria 1 à ̈ rappresentata schematicamente da un blocco B includente sia l’elemento bistabile di immagazzinamento del bit di informazione sia dell’elemento di trasferimento di ingresso (non mostrati nella figura). Ciascun blocco B à ̈ operativamente collegato alla linea dati di lettura RL tramite un rispettivo transistor di tipo MOS a canale N in configurazione pass transistor in modo del tutto analogo al transistor TR descritto in precedenza con riferimento alla figura 2, indicato per semplicità sempre con il riferimento TR. Ciascuno dei pass transistor TR mostrati nella figura 3 à ̈ comandato da un rispettivo segnale di abilitazione in lettura RDB.
Il meccanismo di precarica della linea dati di lettura RL comprende un ulteriore transistor TR’ di tipo MOS a canale P in configurazione pass transistor elettricamente collegato tra il primo potenziale di riferimento VDD e la linea dati di lettura RL, avente un rispettivo terminale di controllo per ricevere un segnale di abilitazione di precarica negato PREn, che abilita la precarica (ad esempio al valore VDD) della linea di lettura RL durante la fase di precarica, per poi spegnersi durante la fase di valutazione e permettere cosi’ la effettiva lettura del dato dalla cella di memoria.
Inoltre, tale meccanismo di precarica della linea dati di lettura RL della figura 3 comprende un buffer tristate BFL predisposto per ricevere in ingresso la linea dati di lettura RL e fornire in uscita un segnale logico Qn rappresentativo del valore contenuto nella cella di memoria aperta in lettura sulla base di un segnale di abilitazione in lettura della colonna RE (Read Enable).
Da un punto di vista del funzionamento, la fase di precarica della linea di lettura RL avviene quando il segnale logico di clock di riferimento del banco di memoria comprendente la pluralità di celle base di memoria à ̈ a livello alto. In questa condizione la linea dati di lettura RL à ̈ forzata al primo potenziale di riferimento VDD (potenziale di alimentazione superiore del circuito) e tutte le celle base di memoria 1 risultano chiuse in quanto sui terminali di comando dei rispettivi pass transistor TR à ̈ presente un rispettivo segnale di abilitazione nullo (RDB=0).
Durante una successiva fase di lettura (evaluation phase), in corrispondenza di un livello del segnale di clock di riferimento pari al secondo potenziale di riferimento GND, l’ulteriore pass transistor TR’ del meccanismo di precarica viene disabilitato, la linea dati di lettura RL si scarica al valore pari al secondo potenziale di riferimento GND se nella cella base di memoria 1 correntemente aperta in lettura (TR aperto) à ̈ contenuto un bit di informazione pari 0 oppure resta al valore di precarica pari al primo potenziale di riferimento VDD se nella cella base di memoria 1 à ̈ contenuto un bit di informazione pari a 1. Tale valore presente sulla linea dati di lettura RL passa tramite il buffer tristate BFL (abilitato dal segnale di controllo RE) all’uscita della memoria.
Ogni linea dati di lettura RL Ã ̈ collegata ad un buffer tristate del tutto analogo al buffer tristate BFL. A seconda di quale linea dati di lettura RL si sta indirizzando un solo buffer tristate viene abilitato a trasferire il dato della cella base di memoria letta in uscita.
Con riferimento ora alla figura 4, viene ora descritta una fase di scrittura di una pluralità di celle base di memoria (nella figura 4 ne sono mostrate soltanto una prima ed una seconda indicate rispettivamente con il riferimento numerico 1’ e 1†) del tutto analoghe alla cella base di memoria dell’esempio di figura 1 o alla cella base di memoria dell’ulteriore esempio di figura 2, descritte in precedenza.
In particolare, la prima cella base di memoria 1’ e la seconda cella base di memoria 1†comprendono entrambe un rispettivo elemento bistabile 2 includente un primo inverter 5 ed un secondo inverter 8 fra loro disposti in retroazione in una configurazione secondo un approccio di tipo latch, di per sé noto. Ciascun elemento bistabile 2 à ̈ operativamente collegato alla linea dati di scrittura WL per mezzo di un rispettivo elemento di trasferimento di ingresso 3.
In ciascuna cella base di memoria, sia l’elemento di trasferimento di ingresso 3 sia il secondo inverter 8 sono predisposti per ricevere il medesimo segnale di abilitazione alla scrittura, indicato con en1’ per la cella base di memoria indicata con 1’ ed indicato con en1†per la cella base di memoria indicata con 1†.
Sulla linea dati di scrittura à ̈ disposto un buffer di pilotaggio esterno BFW, di per sé noto, il cui dimensionamento non à ̈ critico.
Con riferimento alla figura 4, al pari della figura 1 e 2, emergono che le soluzioni proposte secondo gli esempio descritti che il secondo inverter (tristate) della cella base di memoria à ̈ disabilitato durante la fase di scrittura (abilitazione dell’elemento di trasferimento di ingresso) consentendo di fatto una logica senza rapporto dei transistor impiegati, richiedendo segnali di abilitazione in scrittura dedicati ed un approccio di configurazione del tipo a latch.
Si noti inoltre che nella configurazione proposta negli esempi descritti la lunghezza della linea dati di scrittura WL non à ̈ critica in quanto durante la scrittura il secondo inverter tristate 8 della cella base di memoria 1 à ̈ disabilitato, quindi se il buffer di pilotaggio esterno BFW à ̈ in grado di pilotare la linea dati di scrittura WL, il dato verrà sempre scritto correttamente all’interno della cella base di memoria 1. Nel caso in cui si utilizzasse una linea dati di scrittura più lunga, sarebbe semplicemente necessario utilizzare un buffer di pilotaggio esterno BFW più grande, senza agire minimamente sulle celle base di memoria 1.
La figura 5 mostra un layout di una struttura sea of gate, indicato nel complesso con il riferimento numerico 100, rappresentativo di una cella base di memoria 1 dell’esempio della figura 2, per praticità nuovamente mostrata a fianco del layout 100 anche nella figura 5, al fine di evidenziare nel layout 100 la disposizione dei terminali di contatto della cella base di memoria 1 della figura 2. Si noti che in particolare i collegamenti denominati “IN†, ovvero “α†, e “OUT†, ovvero “Π́†, sottendono 4 diversi contatti (2 terminali di gate e 2 terminali di source/drain), come si evince chiaramente da layout 100.
Come mostrato, la cella base di memoria 1 Ã ̈ costruita a partire da cinque celle elementari identiche, che vanno a costituire la struttura sea of gate, indicate nella figura rispettivamente con c1, c2, c3, c4 e c5.
Ad esempio, in una forma di realizzazione, ciascuna delle celle elementari c1, c2, c3, c4 e c5 rappresenta una cella elementare di base per implementazione di un ordine di modifica o Engineering Change Order (ECO), di per sé noto. In particolare, ciascuna cella elementare di base ha una struttura simmetrica rispetto ad un asse centrale virtuale di riferimento, rispetto al quale tutte le aree di diffusione e le aree degli impianti di strati di materiale sono, sostanzialmente, speculari.
Vantaggiosamente, ciascuna cella elementare di base ECO ha una larghezza uguale al passo o pitch minimo, cioà ̈ ha un passo pari a quello della minima cella di libreria standard implementata nella tecnologia di riferimento. In tal modo, ciascuna cella elementare di base della figura 5 à ̈ collegabile alle altre celle elementari di base del layout per ottenere la cella base di memoria secondo l’invenzione ottimizzando l’area complessivamente occupata dal circuito.
Inoltre, si osservi che le celle elementari di base c1, c2, c3, c4 e c5 che formano la cella base di memoria dell’esempio dell’invenzione hanno i rispettivi strati di diffusione P+ e N+ in comune e le rispettive regioni attive P e N in comune.
Tali strati in comune formano rispettivi strati di diffusione complessivi e rispettive regioni attive complessive. Pertanto, le maschere di diffusione e quelle delle regioni attive impiegate nel processo integrato su silicio sono regolari.
Si fa presente che, oltre per realizzare la cella base di memoria dell’invenzione, le celle elementari di base (c1, c2, c3, c4, c5) dell’esempio di layout della figura 5, possono essere collegate tra loro e con altri cluster di celle elementari di base in modo da implementare funzioni logiche complesse, come per esempio NAND, NOR, Flip Flop e Latch.
La figura 6 illustra il layout della struttura sea of gate 100 rappresentativo della cella base di memoria 1 dell’esempio della figura 2, per praticità nuovamente mostrata anche nella figura 6, al fine di evidenziare nel layout 100 la disposizione dei transistor impiegati per la costruzione della cella base di memoria 1 della figura 2.
In particolare, nella figura 6 à ̈ indicato con il riferimento A la coppia di transistor formanti l’elemento di trasferimento di ingresso 3, con il riferimento B la coppia centrale di transistor del secondo inverter 8 comandati dal segnale di abilitazione alla scrittura WR e dal segnale di abilitazione alla scrittura negato WRn, con il riferimento C la coppia di transistor esterna del secondo inverter 8 collegati al nodo di uscita OUT dell’elemento bistabile 2, con il riferimento D la coppia di transistor formanti il primo inverter 5 dell’elemento bistabile 2, con il riferimento E il singolo transistor formante l’elemento di trasferimento in uscita 4’.
Con riferimento alla figura 7, viene ora descritto un banco di memoria, indicato nel suo complesso con il riferimento BK, comprendente una pluralità di celle base di memoria in cui ciascuna cella base di memoria à ̈ del tutto analoga a quella descritta in riferimento ad uno degli esempi dell’invenzione di figura 1 o di figura 2.
La una pluralità di celle base di memoria à ̈ distribuita lungo una pluralità di colonne (COL0-COL7) ed una pluralità di righe.
Nell’esempio della figura 7, il banco di memoria BK può essere predisposto per l’immagazzinamento di 128 parole (word) di 8 bit ciascuna (banco di memoria BK da 1 Kbit), per un totale di 1024 bit a cui corrispondono 1024 celle base di memoria come quelle descritte in riferimento ad uno degli esempi dell’invenzione di figura 1 o di figura 2.
Da un punto di vista architetturale, le singole parole da 8 bit sono raggruppate in 8 colonne COL7-COL0 indirizzate da un rispettivo decoder COL-DEC 3X8, di per sé noto.
Ogni colonna comprende pertanto 16 parole da 8 bit ciascuna organizzate in 16 righe indirizzate da un rispettivo decoder RIG-DEC 4X16, di per sé noto.
Pertanto, il banco di memoria BK comprende una pluralità di decoder di riga RIG-DEC per indirizzare una riga al fine di selezionare una predeterminata cella base di memoria ed una pluralità di decoder di colonna (COL-DEC) per indirizzare una colonna al fine di selezionare la predeterminata cella base di memoria.
Si noti che i 16 elementi di ogni colonna sono organizzati in modo tale da mettere in comune le linee dati di scrittura WL e le linee dati di lettura RL delle celle base di memoria adiacenti, al fine ottenere una vantaggiosa riduzione di area occupata dal banco di memoria BK.
Inoltre, questo tipo di configurazione consente vantaggiosamente di impiegare distinti decoder (COL-DEC e RIG-DEC) per colonna e riga, rispettivamente, riducendo di fatto la complessità ed il tempo richiesto per ciascuna decodifica.
Dal momento che una sola cella base di memoria necessita di poter essere aperta singolarmente in scrittura in un dato momento, ogni colonna COL0-COL7 comprende una rispettiva logica di abilitazione EN-L predisposta per abilitare i segnali di scrittura per le celle di memoria indirizzate sulla base dei valori forniti, rispettivamente, dal decoder di riga RIG-DEC e dal decoder di colonna COL-DEC.
Si noti inoltre che in accordo con lo scopo della presente invenzione, tutta la logica di decodifica, composta dalla pluralità di decoder di colonna COL-DEC e di decoder di riga RIG-DEC, viene implementata utilizzando la stessa struttura sea of gate già descritto per la cella base di memoria, garantendo così la completa omogeneità dell’architettura di base della memoria.
Per quanto riguarda l’interfacciamento con dispositivi esterni, il banco di memoria BK comprende inoltre una porta di scrittura D della pluralità di celle base di memoria, una porta di lettura Q della pluralità di celle base di memoria, un bus di indirizzo A per indirizzare una cella base di memoria ed un bus di controllo per selezionare l'operazione da effettuare (scrittura o lettura) sulla cella base di memoria indirizzata.
Per quanto riguarda gli ingressi logici del banco di memoria BK, si fa presente che essi sono sincroni rispetto ad un segnale di clock di riferimento fornito dall'esterno al fine di evitare percorsi combinatori tra ingressi e uscite.
Si osservi inoltre che il banco di memoria BK può quindi essere vantaggiosamente esteso sia come numero di parole sia come dimensione della parola (word) mediante replicazione e composizione dei singoli banchi.
In particolare, può essere aggiunto un ulteriore livello di decodifica programmabile che permette di comporre i banchi in modo automatizzato tramite un flusso di generazione dei tagli di memoria.
In base alla composizione dei decoder e alla posizione e numero dei banchi di memoria da 1Kbit utilizzati, Ã ̈ possibile realizzare tagli di memoria fino a 4KByte con dimensione della parola pari a 8, 16 o 32 bit.
Infine, questa tipologia di banco di memoria può essere inoltre estesa per realizzare una memoria di tipo 2port con una porta di lettura Q ed una porta di scrittura D fra loro distinte e sincronizzate su due segnali di clock di riferimento esterni indipendenti. Inoltre, impiegando due indirizzi distinti per la porta di scrittura e la porta di lettura, à ̈ possibile vantaggiosamente eseguire un’operazione di lettura di una cella base di memoria mentre si esegue un’operazione di scrittura su un'altra cella base di memoria, distinta dalla precedente. Si noti che anche in questo caso il taglio di memoria base à ̈ impiegabile per generare tagli di memoria diversi mediante un codice (script) automatizzato.
Come si può constatare, lo scopo dell’invenzione à ̈ pienamente raggiunto in quanto la cella base di memoria secondo gli esempi di realizzazione descritta presenta, come indicato anche in precedenza, un’architettura di base omogena basata un approccio di tipo sea of gate, una conseguente maggiore flessibilità e facilità di integrazione rispetto alle celle standard descritte con riferimento alla tecnica nota e una occupazione di area relativamente ridotta in considerazione del tipo di architettura scelta.
Inoltre, il fatto di impiegare transistor di tipo NMOS e PMOS di dimensioni fissate sia per la cella base di memoria sia per la logica di decodifica consente di ottenere un aumento della regolarità. Infine, l’impiego di una struttura sea of gate per formare una cella base di memoria riduce sensibilmente i costi di maschera da sostenere nel processo di fabbricazione della cella base di memoria.
Ancora, si fa presente che la cella di memoria descritta à ̈ implementata a partire da una struttura altamente regolare e compatta composta da una molteplicità di elementi base uguali e replicati, sul modello di una struttura sea of gate, in cui l’elemento base della struttura à ̈ una cella configurabile di larghezza minima in relazione alla particolare tecnologia impiegata.
Inoltre si fa presente che l’elemento di trasferimento di uscita implementato sulla base della stessa struttura regolare in cui à ̈ ottenuta la cella base di memoria à ̈ ottenuto in modo da formare una struttura continua ed omogenea con la cella base di memoria.
Infine, si fa presente che la logica di decodifica del banco di memoria descritto comprendente la pluralità di decoder di riga (RIG-DEC) e la pluralità di decoder di colonna (COL-DEC) risultano implementati sulla base della stessa struttura regolare in modo da formare, vantaggiosamente, una struttura continua ed omogenea con la cella base di memoria.
In modo del tutto analogo, anche la logica di abilitazione di ciascuna colonna della pluralità di colonne del banco di memoria risulta vantaggiosamente implementata sulla base della stessa struttura regolare in modo da formare anch’essa una struttura continua ed omogenea con il banco di memoria.
Alle forme di realizzazione della cella base di memoria sopra descritta, un tecnico del ramo, per soddisfare esigenze contingenti, potrà apportare modifiche, adattamenti e sostituzioni di elementi con altri funzionalmente equivalenti, senza uscire dall'ambito delle seguenti rivendicazioni. Ognuna delle caratteristiche descritte come appartenente ad una possibile forma di realizzazione può essere realizzata indipendentemente dalle altre forme di realizzazione descritte.

Claims (8)

  1. RIVENDICAZIONI 1. Cella base di memoria (1) per l’immagazzinamento di un bit di informazione, comprendente: - un elemento bistabile (2) comprendente un nodo di ingresso (IN) operativamente collegato ad una linea dati di scrittura (WL) della cella base di memoria (1) ed un nodo di uscita (OUT) operativamente collegato ad una linea dati di lettura (RL) della cella base di memoria (1), detto elemento bistabile (2) comprendendo inoltre un primo inverter (5) ed un secondo inverter (8) predisposti in configurazione a retroazione l’uno rispetto all’altro tra il nodo di ingresso (IN) ed il nodo di uscita (OUT ) dell’elemento bistabile (2); - un elemento di trasferimento di ingresso (3) operativamente collegato fra la linea dati di scrittura (WL) della cella base di memoria (1) ed il nodo di ingresso (IN) dell’elemento bistabile (2) per trasferire un bit di informazione dalla linea dati di scrittura (WL) all’elemento bistabile (2), detto elemento di trasferimento di ingresso (3) essendo munito di primo terminale di controllo (21) per ricevere un segnale logico di abilitazione in scrittura (WR), detto elemento di trasferimento di ingresso (3) essendo inoltre munito di un ulteriore terminale di controllo (20) per ricevere il segnale logico di abilitazione in scrittura negato (WRn), detto secondo inverter (8) dell’elemento bistabile (2) comprendendo un primo terminale di abilitazione in scrittura (11) per ricevere il segnale logico di abilitazione in scrittura (WR) ed un secondo terminale di abilitazione in scrittura (12) per ricevere il segnale logico di abilitazione in scrittura negato (WRn) in modo tale che il secondo inverter (8) dell’elemento bistabile (2) risulti disabilitato alla scrittura quando l’elemento di trasferimento di ingresso (3) risulta abilitato alla scrittura del bit di informazione.
  2. 2. Cella base di memoria (1) secondo la rivendicazione 1, comprendente inoltre un elemento di trasferimento di uscita (4; 4’) operativamente collegato fra il nodo di uscita (OUT) dell’elemento bistabile (2) e la linea dati di lettura (RL) della cella base di memoria (1) per trasferire un bit di informazione dall’elemento bistabile (2) alla linea dati di scrittura (RL), detto elemento di trasferimento di uscita (4; 4’) essendo munito di un rispettivo terminale di controllo (15) per ricevere un segnale logico di abilitazione in lettura (RD).
  3. 3. Cella base di memoria (1) secondo la rivendicazione 2, in cui l’elemento di trasferimento di uscita (4’) comprende inoltre un ulteriore terminale di controllo (13) per ricevere un segnale logico di abilitazione in lettura negato (RDn).
  4. 4. Cella base di memoria (1) secondo una qualsiasi delle rivendicazioni precedenti, in cui il secondo inverter (8) Ã ̈ un inverter tristate.
  5. 5. Cella base di memoria (1) secondo una qualsiasi delle rivendicazioni precedenti, in cui l’elemento di trasferimento di ingresso (3) comprende pass transistor.
  6. 6. Cella base di memoria (1) secondo la rivendicazione 2, in cui l’elemento di trasferimento di uscita (4) comprende pass transistor.
  7. 7. Banco di memoria (BK) comprendente una pluralità di celle base di memoria distribuite lungo una pluralità di colonne (COL0-COL7) ed una pluralità di righe, detto banco di memoria (BK) comprendendo: - una pluralità di decoder di riga (RIG-DEC) per indirizzare una riga al fine di selezionare una predeterminata cella base di memoria, - una pluralità di decoder di colonna (COL-DEC) per indirizzare una colonna al fine di selezionare la predeterminata cella base di memoria, - una porta di scrittura (D) della pluralità di celle base di memoria; - una porta di lettura (Q) della pluralità di celle base di memoria; - un bus di indirizzo (A) per indirizzare la cella base di memoria; - un bus di controllo per selezionare l'operazione da effettuare sulla cella base di memoria indirizzata, detto banco di memoria (BK) essendo caratterizzato dal fatto che ciascuna cella base di memoria à ̈ in accordo ad una delle rivendicazioni precedenti da 1 a 6.
  8. 8. Banco di memoria (BK) secondo la rivendicazione 7, in cui ciascuna colonna della pluralità di colonne (COL0-COL7) comprende una rispettiva logica di abilitazione (EN-L) predisposta per generare i segnali di scrittura per una cella base di memoria sulla base di valori forniti, rispettivamente, dal rispettivo decoder di riga (RIG-DEC) e dal rispettivo decoder di colonna (COL-DEC).
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