IT9068081A1 - Metodo per la scrittura e la lettura di memorie non volatili, memoria non volatile, cella di memoria relativa nonche' procedimento per la loro fabbricazione - Google Patents

Description

D E S C R IZ IO N E

del brevetto per invenzione industriale

La presente invenzione riguarda un metodo per la scrittura e la lettura di memorie non volatili, una memoria non volatile, una cella di memoria relativa nonché un procedimento per la loro fabbricazione.

Come è noto, le memorie non volatili, in particolare le memorie EEPROM, sono costituite da una pluralità di transistori, costituenti le "celle" della memoria, nelle quali è possibile immagazzinare cariche elettriche tali da impedire l'accensione del transistore quando a questo viene applicato un opportuno potenziale di lettura. Di conseguenza, associando la presenza e l'assenza di tali cariche a differenti stati logici, rilevando lo stato di conducibilità o meno del transistore è possibile memorizzare uno stato logico (informazione binaria) in ogni cella, in modo non volatile, ma riprogrammabile.

Come indicato, la lettura delle celle avviene applicando un adatto potenziale alla cella. In particolare, dopo l'applicazione della tensione di lettura, la tensione esistente sulla cella varia fino a stabilizzarsi al suo valore di regime, dopo di che viene effettuata la lettura vera e propria, cioè la rilevazione della conducibilità della cella per discriminare lo stato logico memorizzato.

Il transitorio di tensione fino al valore di regime, come si è detto, richiede un certo tempo, tipicamente compreso fra 100 e 1000 ns., per cui la rilevazione dell'informazione (stato logico) immagazzinata nelle singole celle EEPROM può essere effettuata solo con un considerevole ritardo rispetto al momento dell'interrogazione (applicazione della tensione di lettura). Di conseguenza, è estremamente auspicabile la riduzione del tempo di transitorio, per aumentare la velocità di risposta della memoria.

Attualmente, tale riduzione viene ricercata in vari modi, configurando e dimensionando opportunamente le celle, tuttavia non è possibile scendere al di sotto di valori prefissati che costituiscono un limite difficilmente oltrepassabile con il principio di scrittura e lettura attualmente utilizzato.

Scopo dell'invenzione è quindi mettere a disposizione un metodo per la scrittura e la lettura di memorie non volatili, una memoria non volatile ed una cella di memoria relativa, nonché un procedimento per la loro fabbricazione, che consentano di ridurre ad un minimo il tempo di ritardo nel rilevamento del dato immagazzinato in ogni singola cella.

Secondo la presente invenzione viene realizzato un metodo per la scrittura e la lettura di memorie non volatili, come definito nella rivendicazione 1. Inoltre viene realizzata una memoria non volatile come definita nella rivendicazione 5, una cella di memoria come definita nella rivendicazione 16 nonché un procedimento per la loro fabbricazione come definito nella rivendicazione 21.

Per la comprensione della presente invenzione ne viene ora descritta una forma di realizzazione preferita, a puro titolo di esempio non limitativo, con riferimento ai disegni allegati, nei quali:

- la figura 1 mostra uno schema elettrico semplificato di una matrice secondo l'invenzione;

- la figura 2 mostra uno schema elettrico equivalente di una cella di memoria secondo la presente invenzione;

- la figura 3 mostra un diagramma relativo all'andamento della tensione nel tempo dopo l'applicazione di un segnale di interrogazione;

- la figura 4 è una vista in pianta dall'alto su una porzione di una piastrina di semiconduttore integrante la memoria secondo l'invenzione;

le figure 5 e 6 mostrano sezioni trasversali della porzione di piastrina mostrata in figura 4, prese rispettivamente lungo le linee V-V e VI-VI; e

- la figura 7 mostra l'equivalente elettrico della forma di realizzazione della cella di memoria mostrata nelle figure 4-6 e dei relativi collegamenti per la lettura della cella stessa.

In figura 1, con 1 è indicata una piastrina di materiale semiconduttore, tipicamente silicio, in cui è integrata una pluralità di celle di memoria 2 formanti una matrice di memoria 20. Sulla o nella piastrina 1 si estendono una pluralità di linee di parola 3, definenti ciascuna una riga della matrice, una pluralità di linee di bit 4, perpendicolari alle linee di parola 3 e definenti le colonne della matrice, ed un pluralità di linee di scrittura 5, parallele alle linee di bit 4. Ogni cella è quindi dotata di tre terminali 6, 7, 8 per il collegamento rispettivamente ad una linea di parola 3, ad una linea di bit 4 e ad una linea di scrittura 5.

Ogni linea di bit 4 è controllata da un transistore di precarico ("preload") 10 MOS a canale P, avente un primo terminale (ad esempio di pozzo o "drain") collegato ad una estremità della linea 4 rispettiva, un secondo terminale (ad esempio di sorgente o "source") collegato ad una linea a potenziale di riferimento (massa) attraverso una linea 11 ed un terminale di porta o "gate" collegato ad un morsetto 13 ricevente un segnale di selezione di bit.

L'altra estremità di ogni linea di bit 4 è collegata al terminale di porta 18 di un rispettivo transistore 14 a canale N operante come "buffer" e avente un terminale (ad esempio di source) collegato al substrato della piastrina 1, posto a massa ed un secondo terminale (ad esemplo di draln) alimentato ad un circuito di comparazione 15, qui formato da una porta 16 di prodotto logico o AND avente un primo ingresso collegato con il transistore 14 ed un secondo ingresso ricevente un segnale di comparazione t di durata opportuna, come verrà spiegato più in dettaglio in seguito.

L'uscita del circuito di comparazione 15 fornisce quindi l'informazione relativa al dato immagazzinato nella cella di memoria selezionata nel modo chiarito più avanti .

Ogni cella di memoria 2 secondo l'invenzione può essere rappresentata elettricamente nel modo illustrato in figura 2. In particolare, la cella 2 rappresenta una linea di ritardo RC avente impedenza che può assumere due valori differenti a seconda della programmazione della cella, cioè dell'informazione binaria memorizzata.

La cella 2 è rappresentata quindi dal collegamento in serie di un condensatore C e di un resistore R . Nell'esempio di realizzazione della cella secondo la figura 2, l'elemento che determina la variazione della impedenza a seconda dell'informazione memorizzata è costituito dal resistore Rc, il cui valore è controllato attraverso il terminale 8, collegato alla linea di scrittura 5 (figura 1).

La cella 2 definisce in pratica un bipolo avente un ingresso (terminale 6 collegato alla linea di parola 3) al quale viene applicato un impulso di interrogazione, ed un'uscita (terminale 7 collegato alla linea di bit 4) sulla quale viene letta l'informazione memorizzata nella cella, nonché un terminale di programmazione o scrittura (terminale 8) che consente la scrittura della cella di volta in volta indirizzata sotto forma di differente impedenza della stessa.

Di conseguenza, quando alimentata in ingresso con un impulso di interrogazione o lettura, la cella risponde con un ritardo che è funzione dell'impedenza della cella stessa e che quindi, secondo l'invenzione, può essere utilizzato per discriminare lo stato logico ovvero l'informazione memorizzata all'interno della cella stessa.

In particolare la matrice dì memoria 20 mostrata in figura 1 opera come segue. La scrittura avviene applicando un potenziale di valore opportuno (ad esempio di 10 V) a tutte le linee di scrittura, tranne quella relativa alla colonna cui appartiene la cella da scrivere, mantenendo a 0 V (a massa) tutte linee di parola 3 tranne quella relativa alla riga cui appartiene la cella da scrivere, riga che quindi è portata ad un potenziale di tunnel (tipicamente 15-20 V) e mantenendo a 0 V tutte le linee di bit 4 (tale condizione è ottenuta mantenendo a zero il potenziale sui morsetti 13 di selezione di bit, di modo che i transistori di precarico 10, del tipo a canale P, sono accesi e mantengono le linee di bit 4 al potenziale della linea 11, cioè a massa). In questa condizione di polarizzazione, in tutte le celle, tranne in quella selezionata (all'incrocio della linea di scrittura 5 mantenuta a 0 V e della linea di parola 3 posta al potenziale di tunnel) presentano fra linea di parola 3 e linea di scrittura 5 un potenziale (nel caso specifico di 5-10 V) tale da impedire l'effetto tunnel e quindi la scrittura (modifica dell'impedenza) della cella. Al contrario, la cella selezionata vede tra linea di parola e lìnea dì scrittura una differenza di potenziale pari al potenziale di tunnel, e viene quindi scritta (modifica la sua impedenza da un valore più alto ad un valore più basso).

In lettura, tutte le linee di scrittura 5 sono mantenute a potenziale nullo (a massa), tutte le linee di parola 3, tranne quella della cella da leggere, vengono mantenute a potenziale nullo, mentre tutti i morsetti di selezione di bit 13 sono mantenuti a potenziale nullo, tranne quello della colonna cui appartiene la cella da leggere. In questa condizione tutti i transistori di precarico 10, tranne quello della colonna cui appartiene la cella da leggere, sono accesi e mantengono la relativa linea di bit vincolata a massa, mentre il transistore 10 relativo alla colonna della cella da leggere viene portato ad un potenziale (ad esempio di 5 V) tale da interdire il transistore di precarico 10 stesso. Di conseguenza la corrispondente linea di bit 4 è fluttuante. L'applicazione del potenziale di lettura (tipicamente 5 V) o segnale di interrogazione alla linea di parola 3 relativa alla riga cui appartiene la cella da leggere fa sì che le celle di memoria 2 collegate a tale linea di parola, dopo un ritardo la cui entità è determinata dalla impedenza delle celle, tendano a trasmettere in uscita, sulle linee di bit associate, un segnale di risposta. Tuttavìa, per tutte le celle 2 collegate alle lìnee di bit non selezionate non succede niente, in quanto esse sono vincolate a massa. La lìnea di bit 4 della cella da leggere invece è fluttuante e può portarsi, dopo il ritardo detto, ad un potenziale più alto, provocando l'accensione del transistore di buffer 14 e l'invio del segnale al circuito comparatore 15 avente la funzione di rilevare il tempo necessario al segnale inviato in ingresso alla cella selezionata per raggiungere una soglia prefissata.

A tale proposito si faccia riferimento alla figura 3, mostrante l'andamento della tensione sulla porta del transistore 18. In particolare, la curva A descrive l'andamento della tensione VM nel caso che la cella letta presenti il valore di impedenza minore (e precisamente è stato illustrato il caso in cui il resistore R presenta un valore di 1 ΚΩ, con una costante di tempo complessiva -dovuta cioè non solo alla cella 2, ma anche alle altre resistenze e capacità nel circuito, sulle quali ci si soffermerà in seguito con riferimento alla figura 7- pari a ) corrispondente alla memorizzazione del bit "1". La curva B descrive invece l'andamento della tensione nel caso di memorizzazione del bit "0", cioè corrispondente al valore di impedenza maggiore (con R pari a 100 ΜΩ, corrispondente ad una costante di tempo totale pari a ).

Con l'andamento mostrato delle tensioni, utilizzando come impulso di riferimento in ingresso della porta 16 un segnale di durata tc pari a 0.5 ns e di ampiezza 0,8 V, è possibile rilevare se la cella selezionata memorizza il bit 0 (correlato a bassa impedenza), nel qual caso il basso ritardo di propagazione del segnale di interrogazione fa sì che questo venga ricevuto (o superi la soglia prefissata) entro il tempo di comparazione tc , provocando la commutazione dell'uscita del circuito 15 allo stato basso, oppure se la cella memorizza il bit "1" (elevata impedenza), nel qual caso il ritardo di propagazione del segnale di interrogazione fa sì che questo non arrivi entro il tempo di comparazione, per cui l'uscita del circuito 15 si mantiene alta.

Come si nota, il ritardo di acquisizione del dato memorizzato nella cella di memoria selezionata è estremamente minore rispetto ai tempi attualmente necessari, comportando un'elevatissima velocità di lettura della memoria.

Al termine del tempo di lettura, tutte le linee di parola e i morsetti di selezione di bit vengono portati a potenziale di massa, provocando la riaccensione del transistore di precarico 10 in precedenza interdetto e vincolando di nuovo a massa tutte le linee di parola, compresa quella della cella appena letta. Ciò consente lo scarico della carica accumulata nel transistore di buffer 14, operante come capacità e avente la funzione di amplificare il segnale di risposta della cella 2 selezionata. In tal modo la matrice di memoria 20 è in condizione di riposo e può ricevere un successivo impulso di lettura.

Ovviamente il circuito di comparazione 15 può essere configurato anche diversamente, purché sia in grado di discriminare tra gli stati logici memorizzati dalla cella selezionata (a causa della differente impedenza) in base al ritardo con cui la cella stessa trasmette in uscita il segnale di interrogazione, ovvero al ritardo di risposta della cella al segnale di interrogazione.

Un esempio di realizzazione fisica di una cella ad impedenza variabile, il cui schema elettrico è mostrato in figura 2, è illustrato nelle figure 4-6.

Le celle 2 sono realizzate in un substrato 30 di tipo P definente una superficie maggiore S (figura 6) e nel quale si estendono, parallele e a distanza reciproca, le linee di scrittura 5, formate da strisce 31 diffuse o impiantate di tipo N.

Strìsce dì ossido di campo 32 si estendono in direzione trasversale alle strisce 31, intersecandole. Le strisce dì ossido 32 si estendono nel substrato 30 per una profondità inferiore alle strisce 31 e sporgono parzialmente dalla superficie maggiore S del substrato, in modo da separare reciprocamente celle adiacenti di una stessa colonna (cioè allineate lungo una lìnea di scrittura) . Inoltre all'interno del substrato 30 è formata anche una pluralità di regioni 33 di conduzione di tipo P+. In particolare, ogni regione 33 si estende dalla superficie maggiore S del substrato all'interno di una striscia 31, ma per una profondità minore rispetto a questa. Ogni regione 33 si estende praticamente fra due strisce di ossido di campo 32 adiacenti (indicate con 32’ e 32" in figura 5, rispettivamente a sinistra e a destra della regione 33 più a destra in questa figura) e presenta un bordo di delimitazione laterale (quello sinistro in figura 5) contiguo alla striscia di ossido di campo 32 , mentre il bordo opposto (a destra nella stessa figura) si estende a distanza dalla striscia di ossido di campo 32". In tal modo tra la regione 33 e la striscia 32" è presente una zona 34, delimitata da linea tratteggiata in figura 5, che, a seconda della programmazione della cella, ha lo stesso tipo di conduttività della linea di scrittura 31 (cioè N), oppure presenta tipo di conducibilità opposto (P), come si vedrà più dettagliatamente in seguito.

Al di sopra del substrato 30 sono previste regioni o "stack" di porta 35 definenti ciascuno la regione di controllo delle celle 2. In dettaglio, ogni stack di porta 35 si estende al di sopra di una rispettiva zona 34, parzialmente in sovrapposizione alla regione 33 e alla striscia di ossido di campo 32, con una configurazione a gradino. Ogni stack 35 comprende, sovrapposti direttamente uno all'altro, uno strato di ossido sottile 36, a contatto con la linea di scrittura 31, uno strato di porta flottante 37, tipicamente di silicio policristallino, un secondo strato di ossido 38, più spesso del precedente, ed uno strato di porta di controllo 39, anch'esso tipicamente di silicio policristallino.

Trasversalmente alle linee di scrittura 31 si estende una pluralità di strisce 40 di siliciuro di tungsteno, costituenti le linee di parola 3 che passano al di sopra degli stack di porta 35 e a zone 41 di ossido (specificamente di BPSG-Boron Phosphorous Silicon Glass) che si estendono, al di sopra del substrato 30, fra le celle 2. Lateralmente ad ogni stack di porta 35 sono previste regioni di ossido 43 ("spacer") di elevata qualità, annegate nelle zone 41 di ossido.

Le zone di ossido 41 appartengono ad uno strato 45 che copre tutta la superficie del substrato, lateralmente alle regioni di ossido 43, al di sopra delle linee di parola 3. Al di sopra di tale strato 45 si estende una pluralità di strisce 46, ad esempio di alluminio-silicio, definenti le linee di bit 4. In dettaglio, le strisce 46 BÌ estendono parallelamente e sono sovrapposte alle lìnee di scrittura 5 (strisce 31), come si nota in particolare in figura 4, nella quale parte delle linee di bit 4 e delle linee di parola 3 è stata interrotta per evidenziare gli strati sottostanti (nella figura 4 è stato inoltre omesso lo strato di ossido 45 per motivi di chiarezza di rappresentazione).

In corrispondenza delle regioni 33, le strisce 46 sono collegate a porzioni di contatto 47 che si estendono dalle strisce 46 attraverso lo strato di ossido 45 fino alle regioni 33, per mettere tali regioni 33 in contatto elettrico con le linee di parola 4.

Infine, tutta la superficie è coperta da uno strato di passivante 48.

La cella mostrata nelle figure 4-6 viene fabbricata come segue. Inizialmente vengono definite, su un substrato di silicio [100] di tipo P, strisce in cui realizzare le linee dì scrittura 4, mediante mascheratura. Successivamente nelle strisce così definite per mascheratura vengono diffusi o impiantati ioni di drogante di tipo N (fosforo o arsenico) per ottenere le strisce 31.

Mediante operazioni di mascheratura vengono definite le aree dove crescere le regioni di ossido di campo, quindi ossido di campo (SiO2 di isolamento) viene cresciuto nelle aree definite, portando alla formazione delle regioni 32. In seguito vengono definite, tramite mascheratura, le aree in cui devono essere realizzate le regioni 33 di tipo P+, quindi in tali aree vengono impiantati ioni boro.

Successivamente su tutto il substrato viene cresciuto l’ossido di porta sottile (circa 70-100 A), destinato a formare lo strato 36, quindi viene deposto silicio policristallino, drogato P, avente spessore di 1000-3000 A su tutto il substrato. Quindi, tramite mascheratura, vengono definite le aree da cui rimuovere il silicio policristallino e quindi avviene la rimozione tramite attacco chimico, per la formazione delle regioni 37 di porta fluttuante. Successivamente viene deposto un secondo strato di ossido con spessore di 100-300 A (destinato a formare le regioni 38) e viene deposto un ulteriore strato di silicio policristallino, drogato P e avente spessore di 1000-3000 A, sul secondo strato di ossido. Quindi vengono definite, tramite mascheratura, le aree da cui rimuovere il secondo strato di silicio policristallino (specificamente le aree sovrastanti le regioni 33) e quindi le porzioni non mascherate di tale secondo strato di silicio policristallino vengono rimosse (formazione delle regioni 39).

Successivamente viene depositato uno strato di siliciuro di tungsteno con spessore di 2000-3000 A, su tutto il substrato, vengono definite, mediante mascheratura, le aree da cui rimuovere quest'ultimo strato e quindi porzioni di siliciuro vengono rimosse, per l'ottenimento delle linee di parola 5 (strisce 40). Segue la deposizione, su tutto il substrato, di uno strato di ossido di silicio, con spessore di 7000-10000 A che quindi viene rimosso selettivamente per la formazione delle regioni di spaziatura (spacer 43). Quindi viene deposto uno strato di ossido di silicio BPSG, con spessore di 7000-10000 A su tutto il substrato, vengono definite le aree dei contatti delle regioni 33, tramite mascheratura, l'ossido BPSG viene rimosso, tramite attacco, da tali aree appena definite e viene deposto uno strato di alluminio-silicio, con spessore 2000-5000 A, su tutto il substrato. In seguito, tramite operazioni di mascheratura, vengono definite le aree da cui rimuovere lo strato di alluminio-silicio (definizione delle linee metalliche o "metal") e quindi tale strato viene rimosso dalle aree definite.

Infine viene deposto uno strato di ossido di silicio BPSG o PSG (Phosphorous Silicon Glass) con spessore pari a 5000-10000 A, su tutto il substrato, per la passivazione degli strati sottostanti (strato 48), vengono definite, tramite mascheratura, le aree delle piazzuole di contatto ("pad"), viene attaccato e per ultimo viene rimosso l'ossido di passivazione nelle aree definite per la formazione del pad per il collegamento con i conduttori esterni sul circuito.

Ogni cella di memoria 2 mostrata nelle figure 4-6 ed il relativo collegamento fino all'ingresso del circuito di comparazione 15 possono essere rappresentati elettricamente nel modo illustrato in figura 7. In particolare, la cella 2 è rappresentata dal collegamento in serie di due condensatori C1 e C2 (corrispondenti rispettivamente alla capacità equivalente fra gli strati 39 e 37 di silicio policristallino e alla capacità equivalente fra lo strato 37 di silicio pollcristallino e la striscia 31 di tipo N) e di due resistori Rs e Re (corrispondenti rispettivamente alla resistenza equivalente del contatto della linea di bit 4 e alla resistenza equivalente del cammino elettrico nella striscia 31, e più precisamente nella zona 34 di questa). Il terminale 8 rappresenta lo strato 37 di silicio policristallino; infatti il suo stato di carica (elettroni iniettati durante la fase di scrittura) determina il valore di R^, cioè provoca o meno l'inversione di conducibilità di parte della diffusione N (striscia 31).

Nella figura 7 sono mostrati anche gli equivalenti elettrici delle altre parti della matrice di memoria 20, e specificamente del transistore di precarico 10, della linea di bit 4 nonché del transistore di buffer 14. In dettaglio, il transistore dì precarico 10 è rappresentato da un interruttore posto fra la linea 4 e la massa, la linea di bit 4 è rappresentata da un resistere R disposto fra il terminale 7 della cella 2 e il terminale di porta 10 del transistore di buffer 14 nonché da un condensatore C L collegato fra il terminale 18 e la massa 8. L'interruttore 19, posto fra il condensatore Cl e la massa, è stato introdotto solo per evidenziare che, nei calcoli della costante di tempo, la capacità CL viene trascurata (interruttore 19 aperto). Il transistore di buffer 14 è rappresentato da resistore RM e da un condensatore CM collegati reciprocamente in serie fra il terminale 18 e la massa e rappresentanti rispettivamente la resistenza equivalente di contatto con il transistore di buffer 14 e la capacità equivalente verso il substrato dello stesso transistore di buffer. Infine, in figura 7 è anche mostrata l'impedenza equivalente Zg della regione 33 di tipo P+, rappresentabile dal collegamento in serie di un resistore Rg e di un condensatore posti fra la linea 4 e la massa, e del resto trascurabile al fini della presente invenzione.

A titolo indicativo si forniscono i valori dei componenti equivalenti di figura 7, che hanno consentito di ottenere le curve A e B illustrate in figura 3. I condensatori C1 e C2 presentano capacità di 10-15 F, cosi come condensatori CL (del resto trascurato) e CM, Rs presenta valore di 50 Ω, RL vale 37 Ω, e RM pari a 50 Ω.

Come indicato, la resistenza R^ può assumere due valori differenti a seconda della programmazione della cella 2, effettuata attraverso il terminale 8. Infatti applicando una tensione di scrittura (circa 15-20 V) alla linea di parola e mantenendo a zero il potenziale della linea di scrittura, sullo stack di porta 35 è presente una caduta di tensione pari alla tensione di scrittura. Tale tensione è sufficiente a provocare il cosiddetto "effetto tunnel", cioè il passaggio dello strato di ossido sottile 36 degli elettroni provenienti dalla regione o striscia di scrittura 31 verso la porta fluttuante 37. Tali elettroni provocano quindi l'inversione di polarità della regione 34 che diventa quindi di tipo P. Questa situazione corrisponde alla memorizzazione di un "1" logico nella cella. Viceversa, se la cella non viene scritta, la regione 34 rimane di tipo N, come la striscia 31 di cui fa parte.

Ovviamente nel primo caso (regione 34 con polarità invertita, di tipo P) tra la regione 33 e la regione 34 si ha una giunzione P+/P che non presenta carattere rettificante e quindi costituisce uno strato conduttore con una resistenza dell'ordine del ΚΩ per l'impulso di interrogazione (in tal caso il resistore R ha resistenza appunto di tale grandezza). Viceversa, nel caso che la regione 34 non abbia subito inversione di polarità e quindi presenti conduttività di tipo N, tra la regione 33 e la regione 34 è presente un'interfaccia P+ /N che si estende a tutta la superficie della regione 33. In tal caso la resistenza equivalente è dell'ordine delle centinaia-migliaia di ΜΩ.

Di conseguenza, quando viene applicato il potenziale di lettura (circa 5 V) alla porta di controllo 39 tramite la linea di parola 40, si avrà passaggio di corrente da questa porta 39 attraverso lo strato di ossido 38, la porta fluttuante 37, lo strato di ossido sottile 36, la regione di inversione 34, la regione 33 e la porzione di contatto 47 verso la linea di bit 46 che è fluttuante a causa dell'Interdizione del relativo transistore di buffer 10 (interruttore 10 aperto in figura 7). Ne consegue che la linea di bit si porta anch'essa al potenziale di circa 5 V, accendendo il transistore di buffer 14.

Ovviamente, come già spiegato, il ritardo di propagazione del segnale di Interrogazione, dal momento in cui questo viene fornito in ingresso della cella, sulla linea di parola 3, al momento in cui questo arriva sulla linea di bit 4 e successivamente all'ingresso del circuito di comparazione 15 è differente a seconda del valore della resistenza R (cioè a seconda che nella porta fluttuante 37 della cella da leggere siano state immagazzinate cariche elettriche o meno) ovvero a seconda del dato immagazzinato.

I vantaggi ottenibili con l'invenzione sono i seguenti. Grazie alla realizzazione della cella come linea di ritardo in grado di assumere due valori sostanzialmente differenti, è possibile leggere il contenuto di ciascuna cella di memoria in tempi brevissimi. In particolare, non è necessario, come avveniva nelle celle EEPROM note, aspettare che si sia concluso il transitorio e la tensione applicata sulla cella sì sìa stabilizzata, anzi la lettura avviene, nel caso dì memorizzazione del bit "0" (cioè nel caso di alta impedenza della cella) proprio durante il transitorio. Preferibilmente la comparazione a valle della cella avviene dopo un tempo più lungo rispetto al tempo di assestamento della cella nel caso di impedenza minore ma più lungo del tempo necessario all'assestamento in caso di maggiore impedenza. Ciò porta ad una drastica riduzione del tempo di lettura dagli attuali valori dell'ordine di 100-1000 ns a valori più bassi di gualche ordine di grandezza (specificamente, nell'esempio illustrato, tempi dell'ordine dei 0,5-1 ns sono abbondantemente sufficienti).

Del resto 1 'implementazione del metodo di lettura basato sul differente ritardo di propagazione a seconda del contenuto della cella, secondo l'invenzione, non richiede l'utilizzazione di tecnologie o apparecchiature differenti da quelli già disponibili e ben controllati nel campo della microelettronica, in quanto allo scopo è possibile utilizzare la matrice e la cella sopra descritte, la cui fabbricazione presenta livello di complessità, costi e affidabilità comparabili (se non minori) con quelli del componenti fabbricati in tecnologia VLSI (a grandissima scala di integrazione).

Ovviamente, altre implementazioni dello stesso metodo sono pensabili con celle e matrici di tipo differente, ed in particolare anche con eventuali tecniche che si venissero a sviluppare in futuro.

Risulta infine chiaro che al metodo, alla matrice e alla cella qui descritti ed illustrati possono essere apportate modifiche e varianti senza per questo uscire dall'ambito protettivo della presente invenzione, ed in particolare il circuito di comparazione 15 può essere configurato in modo qualsivoglia, purché in grado di rilevare e discriminare le differenze nei tempi di ritardo .

Claims (23)

1. RIVENDICAZIONI 1. Metodo per la scrittura e la lettura di memorie (20) non volatili comprendenti una pluralità di celle (2) di memoria memorizzanti ciascuna un'informazione, caratterizzato dal fatto che la scrittura di ciascuna cella (2) comprende la fase di modificare in modo duraturo l'impedenza della cella in modo tale per cui la cella presenta un predeterminato valore di impedenza univocamente correlato all'informazione da memorizzare e la lettura di ciascuna cella (2) comprende le fasi di applicare, sull'ingresso (6) della cella, un segnale di interrogazione determinante un segnale di uscita avente ritardo correlato al valore di impedenza memorizzato, e dì discriminare l'informazione memorizzata in base al ritardo del segnale di uscita rispetto al segnale di interrogazione .
2. 2. Metodo secondo la rivendicazione 1, caratterizzato dal fatto che detta fase di modificare l'impedenza comprende la fase di modificare la resistenza (RC) della cella (2).
3. 3. Metodo secondo la rivendicazione 1 o 2, per la memorizzazione di informazioni binarie, caratterizzato dal fatto che la scrittura comprende la fase di modificare l'impedenza intrinseca della cella (2) da un primo ad un secondo valore prefissato per l’ottenimento di primo ed un secondo tempo di ritardo, rispettivamente minore e maggiore, e la fase di discriminare l'informazione comprende le fasi di controllare l'ampiezza del segnale di uscita dopo un intervallo di tempo dall'applicazione del segnale di interrogazione avente durata maggiore di detto primo tempo di ritardo e minore di detto secondo tempo di ritardo.
4. 4. Metodo secondo la rivendicazione 3, caratterizzato dal fatto che detta fase di controllare l'ampiezza comprende la fase di comparare l'ampiezza del segnale di uscita con un segnale di riferimento (tc) avente ampiezza e durata prefissata.
5. 5. Memoria (20) non volatile, comprendente una pluralità di celle (2) per la memorizzazione ciascuna di un'informazione, caratterizzata dal fatto che ciascuna cella (2) è costituita da una linea di ritardo avente un ingresso (6) ed un'uscita (7) e presentante impedenza modificabile in modo discreto a seconda dell'informazione da memorizzare in modo tale per cui, applicando un segnale di interrogazione su detto ingresso (6), detto segnale di interrogazione raggiunge l'uscita (7) di detta cella (2) con un tempo di ritardo dipendente dall'informazione memorizzata.
6. 6. Memoria secondo la rivendicazione 5, caratterizzato dal fatto che ogni detta cella (2) presenta un secondo ingresso di scrittura (8) atto a ricevere un segnale di scrittura atto a modificare l'impedenza di detta cella.
7. 7. Memoria secondo la rivendicazione 5 o 6, caratterizzata dal fatto che ogni linea di ritardo è costituita elettricamente dal collegamento in serie di una capacità (C^,) di valore prefissato e di una resistenza (Rc) di valore modificabile.
8. 8. Memoria secondo una delle rivendicazione da 5 a 7, con dette celle (2) disposte su una pluralità di righe e di colonne e selezionate tramite una pluralità di linee di parola (3) e di bit (4), essendo inoltre previste linee di scrittura (5) estendentisi parallelamente a dette linee di bit, caratterizzata dal fatto che ogni detta linea di bit (4) presenta una prima estremità collegata, attraverso mezzi ad interruttore (10), ad una linea (11) a potenziale di riferimento, ed una seconda estremità collegata ad un circuito di discriminazione (15) del tempo di ritardo.
9. 9. Memoria secondo la rivendicazione 8, caratterizzata dal fatto che detta seconda estremità di ogni detta linea di bit (4) è collegata a detto circuito di discriminazione (15) attraverso un elemento (14) di memoria e di amplificazione.
10. 10. Memoria secondo la rivendicazione 9, caratterizzata dal fatto che detti mezzi ad interruttore (10) e detto elemento (14) di memoria e dì amplificazione comprendono ciascuno un transistore.
11. 11. Memoria secondo la rivendicazione 10, caratterizzata dal fatto che detti transistori (10,14) sono transistori MOS di conducibilità opposta.
12. 12. Memoria secondo la rivendicazione 10 o 11, caratterizzata dal fatto che detto transistore (10) definente detti mezzi ad interruttore presenta un terminale di controllo (13) ricevente un segnale di selezione in modo atto a mantenere la linea dì bit (4) in condizione fluttuante in presenza di detto segnale di interrogazione sulla linea dì parola (3) associata alla cella (2) da leggere e a mantenere detta linea di bit (4) vincolata al potenziale di detta linea (11) a potenziale di riferimento in assenza di detto segnale di interrogazione .
13. 13. Memoria secondo una delle rivendicazioni precedenti, caratterizzata dal fatto di comprendere un substrato (30) di un primo tipo dì conducibilità; una pluralità di linee di scrittura (31) di un secondo tipo di conducibilità, estendentisl parallelamente e a distanza reciproca in detto substrato; una pluralità di regioni di conduzione (33) parzialmente annegate in ciascuna di dette linee di scrittura e isolate elettricamente una dall'altra, dette regioni di conduzione (33) presentando detto primo tipo di conducibilità; una pluralità di regioni di porta (35) allineate reciprocamente in una prima direzione parallela a dette linee di scrittura (31) e in una seconda direzione trasversale a detta prima direzione, ciascuna dette regioni di porta (35) essendo sovrapposta ed a contatto con parte di una rispettiva linea di scrittura (31) e con una porzione di bordo di una rispettiva regione di conduzione (33); una pluralità di linee di parola (40) in materiale elettricamente conduttivo estendentisi parallelamente una all'altra e a distanza reciproca, in detta seconda direzione, ogni detta linea di parola (40) essendo sovrapposta ad una pluralità di regioni di porta (35) disposte reciprocamente allineate in detta seconda direzione; una pluralità di linee di bit (46), estendentisi parallelamente una all'altra in detta prima direzione e a distanza reciproca, ogni detta linea di bit (46) essendo sovrapposta a, ed isolata elettricamente da una rispettiva linea di scrittura (31); e una pluralità di regioni di contatto elettrico (47) estendentisi fra dette linee di bit (46) ed una rispettiva regione di conduzione (33).
14. 14. Memoria secondo la rivendicazione 13, caratterizzata dal fatto che ciascuna detta regione di porta (35) comprende un primo strato (36) elettricamente isolante sovrapposto alla rispettiva linea di scrittura (31), un secondo strato (37) elettricamente conduttivo, formante una porta fluttuante, sovrapposto a detto primo strato, un terzo strato (38) elettricamente isolante sovrapposto a detto secondo strato ed un quarto strato (39) elettricamente conduttivo, definente una porta di controllo, sovrapposto a detto terzo strato.
15. 15 Memoria secondo la rivendicazione 13 o 14, caratterizzata dal fatto che dette linee di scrittura (31) presentano conducibilità di tipo N, detto substrato (30) presenta conducibilità di tipo P e dette regioni di conduzione (33) presentano conducibilità di tipo P+.
16. 16. Cella (2) di memoria per la memorizzazione di un'informazione, caratterizzata dal fatto di comprendere una linea di ritardo avente un ingresso (6) ed un'uscita (7) e presentante impedenza modificabile in modo discreto a seconda dell'informazione da memorizzare in modo tale per cui, applicando un segnale di interrogazione su detto ingresso, detto segnale di interrogazione richiede un differente tempo di ritardo per raggiungere l'uscita di detta cella (2) in dipendenza dalla informazione memorizzata.
17. 17. Cella secondo la rivendicazione 16, caratterizzata dal fatto di presentare un secondo ingresso di scrittura (8) atto a ricevere un eegnale di scrittura atto a modificare l'impedenza di detta cella.
18. 18. Cella secondo la rivendicazione 16 o 17, caratterizzata dal fatto che ogni linea dì ritardo è costituita elettricamente dal collegamento in serie di una capacità (CC) di valore prefissato e di una resistenza (RC) di valore modificabile.
19. 19. Cella secondo una qualsiasi delle rivendicazioni 16-18, caratterizzata dal fatto di comprendere una regione di scrittura (31) di un primo tipo di conducibilità; una regione di conduzione (33) parzialmente annegata in detta regione di scrittura e presentante conducibilità dì tipo opposto a detta regione di scrittura; una regione di porta (35) sovrapposta e a contatto con parte di detta regione di scrittura e con una porzione di bordo di detta regione di conduzione; una regione dì parola (40) in materiale elettricamente conduttivo sovrapposta a detta regione di porta; una regione di bit (46) sovrapposta a, ed isolata elettricamente da, detta regione di scrittura; e una regione di contatto elettrico (47) estendentesi fra detta regione di bit e detta regione di conduzione.
20. 20. Cella secondo la rivendicazione 19, caratterizzata dal fatto che detta regione di porta (35) comprende un primo strato (36) elettricamente isolante sovrapposto a detta regione di scrittura (31), un secondo strato (37) elettricamente conduttivo, formante una porta fluttuante, sovrapposto a detto primo strato, un terzo strato (38) elettricamente isolante sovrapposto a detto secondo strato ed un quarto strato (39) elettricamente conduttivo, definente una porta di controllo, sovrapposto a detto terzo strato.
21. 21. Procedimento per la fabbricazione di una memoria (2) non volatile, caratterizzato dal fatto di formare, in un substrato (30) dì un primo tipo dì conducibilità, una pluralità dì linee di scrittura (31) di un secondo tipo di conducibilità, estendentisi parallelamente e a distanza reciproca nel substrato; formare, in ciascuna linea di scrittura, una pluralità di regioni di conduzione (33) del primo tipo di conducibilità, isolate elettricamente una dall'altra; formare, al di sopra del substrato, una pluralità di regioni di porta (35) sovrapposte e a contatto con parte di una rispettiva linea di scrittura e con una porzione di bordo di una rispettiva regione di conduzione; formare una pluralità di linee di parola (40) in materiale elettricamente conduttivo estendentisi parallelamente una all'altra e a distanza reciproca trasversalmente alle linee di scrittura e al di sopra delle regioni di porta; formare una pluralità dì linee di bit (4), parallelamente una all'altra al di sopra e parallelamente, ma isolate elettricamente dalle linee di scrittura, con regioni di contatto elettrico (47) estendentisi frà le linee di bit (46) e ciascuna regione di conduzione (33).
22. 22. Procedimento secondo la rivendicazione 21 , caratterizzato dal fatto che detta fase di formare detta regione di porta (35) comprende le fasi di: formare un primo strato (36) elettricamente isolante sovrapposto alla rispettiva linea di scrittura (31), formare un secondo strato (37 ) elettricamente conduttivo, formante una porta fluttuante, sovrapposto a detto primo strato, formare un terzo strato ( 38) elettricamente isolante sovrapposto a detto secondo strato e formare un quarto strato ( 39 ) elettricamente conduttivo, definente una porta di controllo, sovrapposto a detto terzo strato.
23. 23. Metodo per la scrittura e la lettura di memorie non volatili, memoria non volatile, cella di memoria relativa nonché procedimento per la loro fabbricazione, come descritti con riferimento ai disegni allegati.