IT9022496A1

IT9022496A1 - Metodo per la riduzione del rumore di fase introdotto nella resincronizzazione di segnali digitali mediante giustificazione, e circuiti integrati per l'implementazione del metodo

Info

Publication number: IT9022496A1
Application number: IT022496A
Authority: IT
Inventors: Giuseppina Licata; Alberto Lometti; Romano Valussi
Original assignee: Telettra S P A Ora Alcatel Italia S P A
Priority date: 1990-12-21
Filing date: 1990-12-21
Publication date: 1992-06-21
Also published as: EP0492548A2; EP0492548B1; DE69124957D1; JP3273511B2; US5276715A; DE69124957T2; IT1244350B; EP0492548A3; ES2097784T3; IT9022496A0; JPH0563689A

Description

Descrizione a corredo di una domanda di brevetto di invenzione industriale dal titolo : "Metodo per la riduzione del rumore di fase introdotto nella resincronizzazione di segnali digitali mediante giustificazione, e circuiti integrati per l'implementazione del metodo"

La presente invenzione concerne un metodo o sistema per la riduzione del rumore di fase introdotto nella resincronizzazione per giustificazione di segnali digitali utilizzati nella trasmissione di dati e/o fonia.

Il trovato comprende anche i dispositivi di implementazione di detto metodo .

Stato dell' arte

E 'noto che nella trasmissione di segnali numerici la tecnica della giustificazione è ampiamente utilizzata al fine di resincronizzare un flusso plesiocrono, caratterizzato da una temporizzazione propria, con un orologio locale.

In particolare tale tecnica è utilizzata negli apparati di multiplazione numerica, per i quali esiste una normativa internazionale (CCITT, ad es.norme G707 ÷ G709 per i multiplatori della gerarchia sincrona) che definisce le caratteristiche dei flussi tributari, le caratteristiche dei flussi aggregati, le strutture delle trame e la posizione ed il numero delle cifre di giustificazione per ogni livello delle gerarchie di multiplazione consolidate. La struttura tradizionale di un resincronizzatore mediante giustificazione consiste in una memoria elastica che viene scritta con la temporizzazione associata al flusso plesiocrono e letta con l' orologio locale, cui è stata sovrapposta una trama che comprende cifre dette di giustificazione o di riempimento.

L'utilizzo o meno delle cifre di riempimento come cifre di informazione o ridondanza consente di attuare la resincronizzazione tra la temporizzazione remota e quella locale.

Si distinguono tre modalità della tecnica di giustificazione: positiva, negativa o positiva-negativa, a seconda che le cifre di riempimento siano normalmente utilizzate come informazione, normalmente non utilizzate come informazione oppure entrambe i tipi di cifre di giustificazione siano presenti in trama.

Convenzionalmente l ' utilizzo delle cifre di riempimento viene deciso, una volta per trama, sulla base del confronto fra il segnale numerico che rappresenta la differenza di fase tra la temporizzazione locale e remota e una (nei casi di giustificazione positiva o negativa) o due (nel caso di giustificazione positiva-negativa) soglie fisse.

E' noto in letteratura, (ad esempio D. L. Duttweiler, "Waiting Time Jitter" , Bell Syst.Tech. J. voi. 51, Jan. 1972,nel seguito indicato come DI), che attuando la giustificazione nel modo anzidetto si introduce un rumore di fase sul flusso resincronizzato, che si rende palese al momento della desincronizzazione mediante PLL ("Phase Locked Loop") e che dipende dalla frequenza di cifra del flusso stesso, dalla frequenza dell'orologio locale e dalla struttura della trama, attraverso il valore del rapporto di riempimento p , definito come :

In particolare il rumore di fase restituito è part icolarmente elevato quando il fattore di riempimento assume valori prossimi ad un numero razionale p/q, dove p e q sono interi positivi.

Il caso pessimo è quello di giustificazione positiva-negativa, in cui il valore del rapport o di riempimento è prossimo a zero e il rumore di fase restituito può avere ampiezza di 1 UIpp ("Unita' di Impulso picco-picco") .

La normativa internazionale definisce i limiti relativi al rumore di fase presente sul flusso desincronizzato (CCITT, ad es. norma G783 per i multiplatori sincroni) e, nel caso di multiplatori plesiocroni, definisce le strutture di trama in modo tale che tali limiti sono rispettati attuando la giustificazione nel modo convenzionale descritto .

Nel caso della gerarchia sincrona, il cui processo di standardizzazione è tuttora in corso, è già evidente che le strutture delle trame normalizzate non consentono la realizzazione convenzionale della, tecnica di giustificazione in quanto il rumore di fase introdotto risulterebbe eccessivo.

Infatti i cosidetti "mapping" dei tributari plesiocroni nei VC ("Virtual Container") della trama STM-1 ( "Synchronous Transport Module di livello 1"),trama base della gerarchia sincrona, implicano rapporti di riempimento particolarmente sfavorevoli per quello che riguarda il rumore di fase introdotto sul segnale, ed in diverse occasioni comportano il caso pessimo di giustificazione positivanegativa, con rapporto di riempimento prossimo a zero. In letteratura sono state recentemente proposte (ad esempio D. Choi, "Waiting Time Jitter Reduction", IEEE Trans, on Comm. voi. 37, no. 11, Nov. 1989, nel seguito indicato con D2) diverse tecniche di riduzione del rumore di fase introdotto dal processo di resincronizzazione nel caso di giustificazione positiva-negativa.

Tali tecniche si basano tutte sul presupposto che è possibile ridurre il rumore di fase modificando artificialmente il valore del rapporto di riempimento mediante una procedura di generazione del segnale di comparazione di fase più complessa di quella carattestica della tecnica convenzionale.

E' indubbio che mediante l'utilizzo delle tecniche proposte sia possibile realizzare lo scopo di ridurre il rumore di fase di resincronizzazione conseguente a giustificazione positiva-negativa entro i limiti convenuti in sede internazionale, aumentando la complessità dei circuiti che realizzano la comparazione di fase. Tale approccio presenta tuttavia un limite ed un inconveniente, il limite è che non sono note in letteratura tecniche atte,a ridurre il rumore di fase nel caso di giustificazione puramente positiva o negativa caratterizzate da rapporto di riempimento "sfavorevole" nel senso anzidetto.

L'inconveniente è che l'entità della riduzione è limitata dalla presenza di "picchi" nella funzione del rumore di fase restituito dopo la desincronizzazione verso la dissintonia del flusso plesiocrono rispetto al valore nominale di frequenza.

Per fissare meglio le idee, la figura 1 riporta il risultato di una simulazione da noi effettuata e relativa all' applicazione di una delle tecniche di cui si e' fatta menzione al caso di un tributario plesiocrono a 2.048 Mb/sec mappato mediante giustificazione positiva-negativa in un VC-12 ("Virtual Container di livello 1,2) di una trama STM-1.

In ordinata abbiamo riportato l'ampiezza picco-picco App del rumore di fase, o jitter, restituito dopo la desincronizzazione mediante PLL, mentre in ascissa è riportata la dissintonia Dfreq tra la frequenza effettiva del flusso plesiocrono e quella nominale, normalizzata alla frequenza di trama.

Risultati di questo tipo sono desumibili dalla letteratura (vedasi D1) per il caso della sola tecnica convenzionale e costituiscono una caratteristica del processo di giustificazione anche nel caso si utilizzino le tecniche di riduzione sopra menzionate.

Quest' ultima considerazione è conseguenza diretta del fatto che tali tecniche, come è riconosciuto in D2, equivalgono alla realizzazione di una procedura convenzionale di giustificazione, in cui si è modificato il valore del rapporto di riempimento. Ne consegue che è possibile fare in modo che i picchi rimangano compresi entro i limiti della normativa, tipicamente mediante scelta di un valore opportuno di p ottenuta con aumento della complessità circuitale, ma non è possibile eliminarli.

Descrizione dell' invenzione

Primo scopo della presente invenzione è un metodo con il quale si riesca ad ottenere la rimozione sia del limite che dell' inconveniente, e che costituisce quindi la realizzazione di una procedura di giustificazione che funziona indifferentemente con giustificazione positiva, negativa o positiva-negativa e consente di ridurre il rumore di fase di resincronizzazione in misura praticamente indipendente dalla dissintonia del flusso plesiocrono rispetto al valore nominale di frequenza.

Questo e altri scopi sono raggiunti con il metodo secondo l' invenzione che si caratterizza ora sostanzialmente per il fatto che:

■ si ricava un segnale di comparazione di fase tra una temporizzazione locale ed una remota,

■ si modifica detto segnale di comparazione mediante un opportuno fattore di scala,

■ si integra con frequenza adeguata il segnale di comparazione di fase cosi' modificato,

■ si quantizza con passo opportuno il segnale così integrato,

■ si decidono gli eventi di giustificazione, da sovrapporsi ad una temporizzazione locale non giustificata, in corrispondenza delle transizioni del segnale quantizzato, e delle opportunità' di giustificazione previste dal formato di trama utilizzato.

Le altre caratteristiche del metodo e dei relativi dispositivi di implementazione sono recitate nelle rivendicazioni in calce.

I diversi aspetti e vantaggi del trovato saranno più facilmente compresi dalla descrizione delle forme di realizzazione (preferite e non limitative) rappresentate nei disegni allegati in cui:

■ la figura 2 mostra uno schema a blocchi del metodo secondo il trovato in una sua forma più semplice e immediata,

■ la figura 3 rappresenta una delle possibili e vantaggiose implementazioni del metodo,

la figura 4 rappresenta una variante dell' implementazione riportata in figura 3,

■ la figura 5 riporta i risultati di una simulazione relativa all' applicazione del trovato allo stesso caso di figura 1, confrontati con i risultati già' riportati in detta figura,

■ la figura 6 riporta i risultati di una simulazione relativa all' applicazione del trovato al caso di un tributario plesiocrono a 44.736 Mb/s, mappato mediante giustificazione positiva in un VC-32 ("Virtual container di livello 3,2") di una trama STM-1 e, per confronto, le prestazioni relative all' applicazione della tecnica convenzionale.

In figura 2 il blocco bl (COMP) rappresenta la funzione di comparazione di fase tra la temporizzazione remota si, proveniente da una sorgente lontana non rappresentata e associata al flusso da resincronizzare, e la temporizzazione locale giustificata s7.

Il risultato dell'elaborazione del blocco bl è il segnale differenza di fase s2, il quale viene moltiplicato nel blocco b2 (MOLT) per una costante Kl, generando il segnale s3. Il blocco b3 (INT) opera l'integrazione del segnale s3 alla frequenza della temporizzazione slO e genera un segnale integrato s4, il quale viene confrontato con le soglie, supposte infinite, di un quantizzatore ideale (blocco b4, QUAKT), essendo K la separazione fra le soglie.

L'uscita del blocco b4 è un segnale s5 quantizzato con passo K, le cui transizioni, campionate alla frequenza della temporizzazione sii, generano nel blocco b5 (GIUST) gli eventi di giustificazione; tali eventi vengono sovrapposti in istanti predeterminati ad una temporizzazione locale s6 per generare la temporizzazione resincronizzata per giustificazione s7.

L'applicazione di s7 all'ingresso del blocco bl tramite la linea Il determina la chiusura dell'anello di retroazione da cui dipende la relazione di uguaglianza in media che si stabilisce tra le frequenze associate alle temporizzazioni si ed s7 e che costituisce il risultato cui è volta la tecnica di giustificazione.

La struttura descritta realizza un sistema di controllo discreto, non lineare e campionato, in conseguenza del fatto che gli eventi di giustificazione possono avvenire solo in istanti predefiniti. Una possibile implementazione del sistema in questione, con tecnica completamente digitale, e' riportata in figura 3, ove si e' rappresentata anche la memoria elastica (blocco b8, BUF) che opera da interfaccia tra i dati (s8) associati alla temporizzazione remota si e quelli (s9) resincronizzati mediante giustificazione con la temporizzazione locale s7.

In figura si e' indicato con si' il valore numerico, codificato in binario in complemento a 2,della fase associata alla temporizzazione di scrittura della memoria elastica, generato da un contatore di scrittura comandato da si (blocco b6, CON_S) e con s77 l7 analogo segnale relativo alla temporizzazione di lettura, generato da un contatore di lettura comandato da s7 (blocco b7, CON_L) .

Le fasi di lettura e di scrittura vengono confrontate nel blocco bl (SOM_1), un sommatore digitale in complemento a 2, e sommate ad un valore costante di polarizzazione sl2, il cui valore dipende dalla frequenza inedia della temporizzazione non giustificata s6 e dalla dimensione della memoria b8.

Il segnale numerico risultante s2 viene moltiplicato per un coefficiente costante Kl, dimensionato come potenza di 2 e pertanto realizzabile mediante uno shifter (blocco b2, SHI), generando il segnale digitale s3.

Tale segnale si applica ad un accumulatore digitale b3, costituito dai blocchi b3' (S0M_2) e b3" (PIP), un sommatore digitale in complemento 2 ed un registro del tipo "ad ingresso parallelo ed uscita parallela"..

Gli aggiornamenti del registro avvengono con frequenza slO; nell' implementazione descritta tale temporizzazione e' quella associata alla lettura della memoria elastica (e7 cioè7 il segnale di clock su cui evolve il contatore b7 (CON_L)), tuttavia, sebbene non ci si impegni su tale punto, e7 opinione degli inventori che qualsiasi valore di frequenza che rispetti il teorema di Shannon relativamente al campionamento del segnale s77 sia adeguato allo scopo.

Il valore accumulato s4 viene quantizzato con passo K nel blocco b4; esso e7 costituito da un circuito ad una o due soglie (b47, SOG) , dalla linea di retroazione 12 e dal blocco di guadagno b4" (GUA) .

In b4' si utilizza una soglia nel caso il sistema debba operare le decisioni relative a giustificazioni puramente positive o negative, due soglie nel caso il sistema debba operare le decisioni relative ad entrambi i tipi di giustificazione.

Il risultato del confronto con le soglie s5', viene applicato al giustif icatore b5, costituito da un generatore di impulsi b5' (GIM) e da un soppressore/addizionatore di fronti di clock b5'' (SAD). Il blocco b5' genera impulsi in corrispondenza dei superamenti delle soglie di b4', con polarità' positiva o negativa secondo il segno della soglia superata. La frequenza di funzionamento del dispositivo e' sii, pari a quella massima possibile di evoluzione degli eventi di giustificazione.

Il treno di impulsi polarizzati s5" da un lato viene applicato mediante la linea 12 al blocco di guadagno b4'', dall' altro causa nel blocco b5'' la sovrapposizione di giustificazioni, positive o negative secondo il segno degli impulsi, alla temporizzazione locale s6, generando la tempori zzazione resincronizzata per giustificazione s7.

La linea 12 ed il blocco b4'' determinano un riporto di valore K all' ingresso dell' accumulatore b3, in corrispondenza di ogni evento di giustificazione e con segno dipendente da quello della giustificazione introdotta.

Tale accorgimento consente di mantenere limitata la dinamica dell' accumulatore b3 e quella del circuito a soglie b4', che nello schema concettuale di figura 2 erano da considerarsi nominalmente infinite. A partire da s7 il contatore di lettura b7 della memoria elastica ricostruisce s7', il quale viene riapplicato al blocco bl di comparazione di fase, determinando la chiusura dell' anello di reazione.

In figura 4 e' rappresentata una variante dello schema di figura 3 in cui si utilizza un circuito ad una sola soglia (blocco b47, SOG) anche nel caso di trama caratterizzata da giustificazione positivanegativa.

In questa implementazione il segnale di temporizzazione locale non giustificato s6 e7 sostituito da un segnale s67 su cui sono sovrapposte, con frequenza opportuna, giustificazioni rigidamente predefinite di polarità determinata.

Il trovato in questo caso genera le sole giustificazioni di polarità7 opposta a quelle predefinite, necessarie e sufficienti a raggiungere la resincronizzazione.

Anche se non ci si impegna su tale punto, le modalità7 di funzionamento del trovato possono essere teorizzate come segue. Con riferimento alla figura 2, la frequenza media fi degli eventi di giustificazione generati sul segnale s7 in seguito ad un valore φD del segnale di comparazione di fase s2 si può7 scrivere come :

essendo fCAMP il valore della frequenza associata alla temporizzazione s10.

L' insieme dei blocchi b2, b3, b4, b5 e' dunque complessivamente assimilabile ad un oscillatore controllato del tipo NCO ("Number Controlled Oscillator") , il cui guadagno vale :

ed allora il trovato e' assimilabile ad un anello ad aggancio di fase (PLL,"Phase Locked Loop") del primo ordine caratterizzato da una banda B pari a (vedasi ad esempio F. M. Gardner, "Phaselock Techniques", Wiley, 1966):

Come e' noto dalla teoria dei controlli automatici (ad esempio vedasi S. Bittanti, N. Schiavoni, "Modellistica e Controllo" , voi. II, CLUP, 1979) un sistema di tale tipo presenta caratteristica

passa—basso nei confronti di un segnale iniettato in ingresso al comparatore di fase, e caratteristica passa-alto nei confronti di un segnale iniettato in uscita all' oscillatore controllato.

Poiché ' il rumore di fase di resincronizzazione e' un effetto della quantizzazione insita nel processo di giustificazione, esso e' assimilabile ad un segnale iniettato nell' anello di retroazione all' uscita del blocco b5, e quindi all' uscita dell' oscillatore controllato. Di conseguenza il dispositivo effettua sul rumore di fase di resincronizzazione un' operazione di filtraggio passa-alto con frequenza di taglio data dalla (4), e quindi opportunamente dimensionabile mediante scelta dei coefficienti K e K1 per ogni condizione di funzionamento relativa alla frequenza del flusso plesiocrono entrante ed al tipo di giustificazione adottata.

Tale filtraggio consente di eliminare le componenti di bassa frequenza del rumore di fase, che sono quelle che determinano le prestazioni del metodo di riduzione in quanto le componenti in alta frequenza vengono automaticamente reiettate dal PLL che opera la desincronizzazione in ricezione.

I risultati conseguibili mediante l' applicazione del metodo sono riassunti alle figura 5 e 6.

Nel caso di giustificazione positiva-negativa si e' proposto un confronto con una delle tecniche di riduzione recentemente proposte in letteratura .di cui si e' parlato, mentre nel caso di giustificazione puramente positiva o negativa si e' proposto un confronto con la tecnica convenzionale, non essendo note agli inventori metodologie alternative.

In entrambi i casi sono evidenti i miglioramenti che l'applicazione del trovato consente in termini di uniformità' e valori assoluti di attenuazione del rumore di fase generato dal processo di resincronizzazione .

Claims

Rivendicazioni 1) Metodo per la riduzione del rumore introdotto nella resincronizzazione per giustificazione di segnali digitali utilizzati per la trasmissione di dati e/o fonia, caratterizzato dal fatto che: ■ si ricava un segnale di comparazione di fase tra una temporizzazione locale ed una remota, ■ si modifica detto segnale di comparazione mediante un opportuno fattore di scala, ■ si integra con frequenza adeguata il segnale di comparazione di fase cosi' modificato, ■ si quantizza con passo opportuno il segnale così integrato, ■ si decidono gli eventi di giustificazione, da sovrapporsi ad una temporizzazione locale non giustificata, in corrispondenza delle transizioni del segnale quantizzato, e delle opportunità' di giustificazione previste dal formato di trama utilizzato.
2) Metodo secondo la rivendicazione 1 in cui la frequenza di integrazione, il valore della costante di moltiplicazione del segnale di comparazione di fase e il passo di quantizzazione sono scelti in modo da dimensionare la banda del dispositivo e quindi da determinarne le prestazioni in termini di riduzione del rumore di fase.
3) Metodo secondo le rivendicazioni 1 e 2 in cui le giustificazioni sono decise in un senso od in senso opposto a seconda che il segnale integrato abbia andamento crescente o decrescente.
4) Metodo secondo la rivendicazione 1 e 3 caratterizzato dal fatto che e' possibile ricondurre il caso di giustificazione positivanegativa al caso di giustificazione puramente positiva o negativa introducendo con frequenza opportuna sul segnale di temporizzazione locale non giustificata delle giustificazioni predefinite di polarità' determinata.
5) Dispositivo per la realizzazione del metodo secondo le rivendicazioni precedenti caratterizzato dal fatto di comprendere almeno due sommatori digitali (con riferimento alle figure 3 e 4, blocchi bl e b3'), due moltiplicatori numerici per costante (blocchi b2 e b4''), un registro PIPO ("Parallel Input Parallel Output’ , blocco b3''), un comparatore ad una o due soglie (blocco b4'),un generatore di impulsi (blocco b5'), ed un soppressore/addizionatore di fronti di clock (blocco b5" ).
6) Dispositivo secondo la rivendicazione 5, comprendente una memoria elastica costituita da un buffer (blocco b8), da un contatore di scrittura (blocco b6) e da un contatore di lettura (blocco b7), agente come interfaccia tra i dati associati alla temporizzazione remota si ed i dati associati alla temporizzazione locale giustificata s7.
7) Dispositivo secondo le rivendicazioni 5 e 6 in cui si genera il segnale di comparazione di fase in forma numerica mediante sottrazione binaria in complemento a 2 degli indirizzi di scrittura e di lettura della.memoria elastica di interfaccia.
8) Dispositivo secondo le rivendicazioni 5,6 e 7 in cui si somma al segnale di comparazione di fase un valore numerico costante di polarizzazione sl2, che ne specializza il funzionamento in dipendenza dalla dimensione della memoria elastica e dalla frequenza media della temporizzazione locale non giustificata s6 o dalla frequenza media della temporizzazione con giustificazioni predefinite s6'.
9) Dispositivo secondo le rivendicazioni 5 in cui si utilizza un generatore di impulsi (blocco b5'), una linea di reazione (linea 12) ed un moltiplicatore per K (blocco b4'') , congiuntamente ad un circuito ad.una o due soglie (blocco 4'), per realizzare una struttura equivalente a quella, ideale, di un quantizzatore a soglie infinite di passo K (blocco b4 in figura 2).
10) Metodo e dispositivo sostanzialmente secondo quanto descritto e rappresentato.