IT201800000928A1 - Dispositivo elettronico a semiconduttore con porta a trincea e relativo metodo di fabbricazione - Google Patents

Dispositivo elettronico a semiconduttore con porta a trincea e relativo metodo di fabbricazione Download PDF

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trench
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porous silicon
conductivity
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Davide Giuseppe Patti
Marco Sambi
Fabrizio Fausto Renzo Toia
Simone Dario Mariani
Elisabetta Pizzi
Giuseppe Barillaro
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St Microelectronics Srl
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Description

DESCRIZIONE
del brevetto per invenzione industriale dal titolo:
“DISPOSITIVO ELETTRONICO A SEMICONDUTTORE CON PORTA A TRINCEA E RELATIVO METODO DI FABBRICAZIONE”
La presente invenzione è relativa ad un dispositivo elettronico a semiconduttore con porta a trincea e metodo di fabbricazione del dispositivo elettronico a semiconduttore con porta a trincea.
Sono noti dispositivi MOSFET di potenza (o power MOSFETs) a conduzione verticale che presentano una regione di porta (“gate”) sepolta, o gate a trincea (“trench gate”).
Ad esempio, il documento brevettuale US 2015/0206968 descrive un dispositivo a semiconduttore LDMOS a canale verticale in cui una trincea di porta si estende in profondità in un corpo semiconduttore e comprende una regione conduttiva, di polisilicio drogato, circondata ed elettricamente isolata dal corpo semiconduttore mediante una regione dielettrica (es., ossido di silicio o nitruro di silicio).
La regione dielettrica può essere formata mediante un processo di deposizione, ad esempio deposizione a fase liquida (“Liquid Phase Deposition”, LPD), oppure mediante una crescita termica di un ossido. Entrambi i processi possiedono alcuni limiti intrinseci. Ad esempio, la deposizione di uno strato dielettrico può causare stress cristallografici di interfaccia che possono compromettere il funzionamento elettrico del dispositivo (es., generando trappole per i portatori di carica), mentre la crescita termica richiede l’utilizzo di strutture a protezione delle regioni superficiali in cui la crescita di un ossido termico è indesiderata o controproducente.
È quindi sentita la necessità di un procedimento di fabbricazione di un dispositivo elettronico con gate a trincea che superi gli svantaggi della tecnica nota.
Secondo la presente invenzione vengono realizzati un dispositivo elettronico a semiconduttore e un metodo di fabbricazione del dispositivo elettronico a semiconduttore, come definiti nelle rivendicazioni allegate.
Per una migliore comprensione della presente invenzione ne vengono ora descritte forme di realizzazione preferite, a puro titolo di esempio non limitativo, con riferimento ai disegni allegati, nei quali le figure 1-11 illustrano, in vista in sezione laterale, fasi di fabbricazione di un dispositivo elettronico a semiconduttore con gate a trincea, secondo una forma di realizzazione della presente invenzione.
Secondo la presente invenzione, è fornito un dispositivo di potenza, in particolare un transistore MOS con elettrodo di sorgente (source) in corrispondenza di un lato fronte del dispositivo, elettrodo di pozzo (drain) in corrispondenza di un lato retro del dispositivo, e gate a trincea che si estende dal lato fronte verso il lato retro.
Le fasi di fabbricazione del dispositivo elettronico secondo la presente invenzione sono descritte nel seguito con riferimento alle figure 1-13. Le figure 1-13 illustrato il dispositivo elettronico in vista in sezione laterale, in un sistema di coordinate spaziali definito da assi X, Y e Z ortogonali tra loro.
In particolare, la presente divulgazione descrive esclusivamente le fasi di fabbricazione di interesse per l’invenzione (ovvero, relative alla realizzazione di una trincea di gate provvista di una regione di isolamento interna). Ulteriori elementi del dispositivo elettronico (es., regioni di bordo o altre strutture), che sono di tipo di per sé noto, non sono qui descritti ed illustrati nelle figure.
In figura 1 è illustrata una fetta 100 comprendente un substrato 1, in particolare di silicio monocristallino, avente una prima conducibilità (qui, di tipo N) ed una prima concentrazione di drogaggio (es., maggiore di 10<19 >atomi/cm<3>). Il substrato 1 è delimitato da un primo lato 1a e da un secondo lato 1b opposti tra loro lungo l’asse Z.
Al di sopra del substrato 1, viene formato uno strato o regione strutturale 2, ad esempio mediante crescita epitassiale di silicio, avente la prima conducibilità (N) concentrazione di droganti inferiore a quella del substrato 1 (es., compresa tra 1·10<15 >e 5·10<16 >ioni/cm<3>). La regione strutturale 2 ha spessore, lungo Z, scelto secondo necessità in funzione della classe di tensione in cui il dispositivo elettronico dovrà operare, e ad esempio compreso tra circa 1.5 µm e 100 µm.
La regione strutturale 2 è delimitata da un primo lato 2a e da un secondo lato 2b opposti tra loro lungo la direzione Z. Il secondo lato 2b della regione strutturale 2 coincide con il primo lato 1a del substrato 1.
Secondo forme di realizzazione alternative (non mostrate), una o più ulteriori regioni strutturali, ad esempio cresciute epitassialmente ed analoghe alla regione strutturale 2, possono essere formate tra il primo lato 1a del substrato 1 e il secondo lato 2b della regione strutturale 2.
Si procede quindi alla formazione, sul primo lato 2a dello strato strutturale 2, di un multistrato di maschera 4, includente: un primo strato di maschera 4a, a contatto con il primo lato 2a, ad es. di ossido di silicio cresciuto mediante ossidazione termica con spessore compreso tra 5 nm e 100 nm; un secondo strato di maschera 4b, immediatamente al di sopra del primo strato di maschera 4a, ad es. di nitruro di silicio con spessore compreso tra 10 nm e 1 µm; e un terzo strato di maschera 4c, immediatamente al di sopra del secondo strato di maschera 4b, ad es. di TEOS o fotoresist con spessore compreso tra 10 nm e 10 µm. Il primo strato di maschera 4a ha la funzione di formare una interfaccia tra lo strato strutturale 2, di silicio, ed il secondo strato di maschera 4b di nitruro di silicio, al fine di evitare uno stress meccanico indotto dal nitruro di silicio ed evitare una nitrurazione (“nitriding”) della superficie del silicio stesso che compromette la funzionalità del dispositivo stesso. Il secondo strato di maschera 4b forma una maschera rigida (“hard mask”) per una successiva fase di attacco dello strato strutturale 2. Il terzo strato di maschera 4c forma una ulteriore maschera rigida per la fase di attacco dello strato strutturale 2.
Mediante tecnica fotolitografica, il multistrato di maschera 4 viene rimosso in corrispondenza di regioni della fetta 100 in cui si desidera formare la trincea di gate. Si procede quindi con un attacco, in particolare di tipo secco (“dry”), ad esempio RIE, per rimuovere porzioni selettive dello strato strutturale 2 esposte attraverso il multistrato di maschera 4 e formando così una trincea 6 delimitata una parete di fondo 6a e una pareti laterali 6b. La trincea 6 ha profondità, misurata a partire dal primo lato 2a dello strato strutturale 2, ad esempio compresa tra 1 e 2 µm.
In vista superiore, sul piano XY, la trincea 6 può avere forma a striscia, con estensione principale lungo l’asse Y da alcuni micrometri ad alcuni millimetri, e larghezza, lungo l’asse X, tra 0.5 µm e 1.5 µm. altri layout possono essere previsti per la trincea 6, ad esempio essa può avere forma, sempre in vista sul piano XY, circolare con diametro compreso tra 0.5 µm e 1.5 µm, o altra forma ancora ad esempio genericamente poligonale.
Quindi, figura 2, viene realizzata, in corrispondenza della parete di fondo 6a della trincea 6, una regione impiantata 8 avente un secondo tipo di conducibilità (qui, di tipo P+), ad esempio mediante una fase di impianto ionico di Boro. Più in particolare, si eseguono una pluralità di impianti successivi tra loro (es., da uno a tre impianti), ciascuno ad una rispettiva energia di impianto ma con stessa dose di atomi droganti (o rispettive dosi scelte in un intervallo limitato, ad esempio non più di un ordine di grandezza). Si forma così la regione impiantata 8 che si estende dalla parete di fondo 6a della trincea 6 per una profondità d1, misurata a partire dalla parete di fondo 6a, pari ad alcuni micrometri. La dose di impianto è esemplificativamente compresa tra 5·10<14 >e 5·10<15 >atomi/cm<3 >e le energie di impianto esemplificativamente comprese tra 100 keV e 1000 keV.
Un successivo processo termico rapido ad alta temperatura (anche noto come RTA o RTP), ad esempio tra 900°C e 1150°C per 30 secondi, attiva il drogante della regione impiantata 8 e ne consente una minima diffusione nello strato strutturale 2, in particolare in profondità. Si forma così, figura 3, una regione drogata 10 avente estensione d2, misurata a partire dalla parete di fondo 6a, di poco maggiore di d1 e pari ad alcuni micrometri
Alternativamente al processo di RTA o RTP, è possibile eseguire un processo di ossidazione di tipo ISSG o, ancora alternativamente, una ossidazione in forno (di tipo umido o secco).
Successivamente, figura 4, la regione drogata 10 viene convertita in una regione di silicio poroso 12.
In generale, la struttura del silicio poroso, da un punto di vista morfologico, si presenta come una rete interconnessa di pori. La dimensione, la direzione, la posizione e la profondità dei pori, dipendono da parametri impostati durante la formazione dello stesso, oltre che dal tipo di conducibilità della regione in cui il silicio poroso è formato.
Infatti, come noto, in base alla densità e al tipo di drogaggio della regione in cui il silicio poroso viene formato, la morfologia del silicio poroso differisce. Nel contesto della presente divulgazione, secondo la forma di realizzazione precedentemente discussa, nel caso di silicio di tipo P, il diametro medio dei pori varia tra 1 nm e 100 nm, la struttura ottenuta è ramificata, altamente interconnessa ed omogenea. Aumentando la dose di drogaggio per formare la regione drogata 10, il diametro dei pori e la distanza tra essi aumentano. La Richiedente ha osservato che la dose di impianto incide sia sul tasso di crescita del silicio poroso che sul grado di porosità (in particolare, maggiore è la dose di droganti, maggiore è il volume dei vuoti a scapito del volume del silicio pieno).
Il sistema utilizzato, per l’etching anodico del silicio, comprende tipicamente una cella con tre elettrodi, di cui uno è rappresentato dalla fetta 100 di silicio cristallino, che contiene una soluzione elettrolitica acquosa.
La fetta 100 si trova ad un potenziale positivo (anodo) rispetto alla soluzione elettrolitica; il lato frontale della fetta 100 (presentante la trincea 6) si trova direttamente a contatto con la soluzione elettrolitica. La soluzione elettrolitica è tipicamente formata da HF, acqua deionizzata ed etanolo. Altri composti possono essere utilizzati per migliorare la bagnabilità della superficie di silicio esposta all’attacco, riducendo la formazione di bolle d’idrogeno che si formano, durante la reazione elettrochimica, in corrispondenza degli elettrodi.
Le caratteristiche della regione di silicio poroso 12 che si desidera formare (dimensione dei pori, direzione, porosità) dipendono sensibilmente dai parametri impostati durante la fase di etching, in particolare da:
- composizione dell’elettrolita in soluzione, e quindi dalla percentuale di HF presente in soluzione, scelta tra 5% e 48%;
- valore della corrente d’anodizzazione, scelta tra 5 e 1000 mA/cm<2>
- tempo d’attacco, scelto tra 5 e 500 secondi;
- resistività del substrato (ovvero, drogaggio, già precedentemente discusso);
- temperatura della soluzione durante il processo, qui condotto a temperatura ambiente.
La reazione di dissoluzione avviene immediatamente per le regioni di silicio di tipo P, che possono essere anodizzate al buio; al contrario, per il silicio di tipo N occorre la presenza d’illuminazione. È così possibile formare la regione di silicio poroso selettivamente in corrispondenza della regione impiantata 10. Le lacune sono necessarie alla reazione chimica di dissoluzione del silicio cristallino, localizzata all’interfaccia Si/soluzione elettrolitica.
Quindi, si passa alla fase di figura 5, in cui la regione di silicio poroso 12 viene trasformata in una regione dielettrica 14, in particolare di ossido di silicio.
La natura porosa della regione di silicio poroso 12, permette di trasformarla con estrema facilità in ossido di silicio (anche noto come PSO “Porous Silicon Oxide”). Il silicio poroso possiede, infatti, un’elevata velocità di ossidazione alle basse temperature, molto più alta rispetto a quella del silicio monocristallino. Questo è dovuto essenzialmente ad un’ampia superficie esposta al processo, il che permette di ottenere strati di ossido di silicio poroso ad elevato spessore in un tempo relativamente contenuto.
A questo fine, viene eseguito un processo di ossidazione in fornace ad alta temperatura (es., un processo termico rapido, a temperatura 1000°C con rampa di salita in temperatura nell’intervallo 5-30 secondi, mantenimento in temperatura nell’intervallo 1-10 minuti, e discesa a temperatura ambiente con rampa di discesa a temperatura ambiente nell’intervallo 30-60 secondi). Questo processo di ossidazione termica rapida, o RTO, trasforma la regione di silicio poroso 12 nella regione dielettrica 14, di ossido di silicio a bassa densità.
Il processo di ossidazione termica qui menzionato causa altresì la formazione di uno strato di ossido sulle pareti laterali 6b della trincea 6, con spessore d3, misurato lungo l’asse X, pari a circa qlc nanometro. Di conseguenza, il volume interno libero della trincea 6 viene ridotto.
Quindi, figura 6, si procede con una fase di formazione, ad esempio tramite deposizione CVD, di uno strato di materiale dielettrico 16 avente densità maggiore della densità della regione dielettrica 14, ad esempio di TEOS (alternativamente può essere scelto tra BPSG, USG e SOG), fino a riempire completamente la trincea 6. Lo strato di materiale dielettrico 16 riempie la trincea 6 e si deposita altresì al di sopra della fetta 100.
Quindi, figura 7, si esegue un attacco chimico anisotropo in plasma per rimuovere progressivamente lo strato di materiale dielettrico 16 e il terzo strato di maschera 4c (entrambi di TEOS in questo esempio), fino a raggiungere il secondo strato di maschera 4b, qui di Si3N4, che funge da strato di interruzione attacco (“etch stop layer”). Una porzione 16’ dello strato di materiale dielettrico 16 permane internamente alla trincea 6, in corrispondenza del lato di fondo 6a, a copertura completa, e protezione, della regione dielettrica 14.
Opzionalmente, si esegue un ulteriore attacco in HF (attacco umido) per completare la rimozione di un eventuale ossido ancora presente sulle pareti interne 6b della trincea 6.
Quindi, figura 8, vengono eseguiti uno due attacchi chimici selettivo per rimuovere rispettivamente il secondo strato di maschera 4b ed il primo strato di maschera 4a sottostante, fino a scoprire il primo lato 2a dello strato strutturale 2.
Quindi, figura 9, si procede con una fase di formazione, ad esempio mediante ossidazione termica, di uno strato di ossido di gate 20 in corrispondenza delle pareti laterali 6b della trincea 6 (ossia all’interfaccia con lo strato strutturale 2 esposto internamente alla trincea 6) e in corrispondenza del primo lato 2a dello strato strutturale 2. Lo strato di ossido di gate 20 ha, ad esempio, spessore compreso tra 10 e 50 nm.
Quindi, figura 10, si esegue una deposizione di uno strato di polisilicio drogato 22, avente il primo tipo di conducibilità (N), e drogaggio compreso tra 10<17 >atomi/cm<3 >e 10<19 >atomi/cm<3>, e, figura 11, successiva fase di attacco per rimuovere lo strato di polisilicio drogato 22 dal fronte della fetta 100 ad eccezione della trincea 6. In altre parole, una regione conduttiva di trincea 24, qui di polisilicio drogato N, si estende nella trincea 6 al di sopra della porzione 16’, riempiendo completamente la trincea 6.
In una diversa forma di realizzazione, non illustrata, la regione conduttiva di trincea 24 riempie solo parzialmente la trincea 6, arrestandosi ad una distanza dal primo lato 2a, misurata lungo Z, compresa tra 100 nm e la profondità della trincea 6.
La regione conduttiva di trincea 24 forma, almeno in parte, l’elettrodo di gate, che risulta elettricamente isolato dallo strato strutturale 2 mediante lo strato di ossido di gate 20 (dielettrico di gate).
Quindi, con riferimento alla figura 12, con note tecniche di impianto di specie droganti e diffusione si formano una regione di corpo (“body”) 30, avente la seconda conducibilità (P), e una o più regioni di sorgente (“source”) 32, aventi la prima conducibilità (N), che risultano autoallineate alla trincea 6 (qui riempita come precedentemente descritto).
La lavorazione della fetta 100 può quindi continuare, figura 13, con una deposizione di dielettrico di pre-metallizzazione 33, un attacco di quest’ultimo per l’apertura di contatti elettrici mediante fotolitografia per raggiungere ed esporre rispettive porzioni superficiali dell’elettrodo di porta 24 e delle regioni di sorgente 32, rispettive deposizioni di uno o più strati metallici che contattano l’elettrodo di porta 24 e le regioni di sorgente 32, e definizione fotolitografica di tali strati metallici 36 per completare la formazione degli elettrodi di sorgente e di porta (la sezione di figura 13 illustra esclusivamente la metallizzazione di porta 36). Una ulteriore deposizione sul retro della fetta (in corrispondenza del secondo lato 1b del substrato 1) consente di formare una metallizzazione di pozzo 38.
In dettaglio, la regione di corpo 30 è formata impiantando specie droganti di tipo P al fine di ottenere un drogaggio compreso tra circa 1·10<17 >ioni/cm<3 >e 5·10<17 >ioni/cm<3>. Più in dettaglio, la regione di corpo 30 è formata nella regione strutturale 2 per una profondità lungo la direzione Z compresa, ad esempio, tra circa 0.5 µm e 1.0 µm.
Le regioni di sorgente 32 si estendono nella regione di corpo 30, affacciate al primo lato 2a della regione strutturale 2, per una profondità lungo la direzione Z compresa, ad esempio, tra circa 100 nm e 150 nm. Le regioni di sorgente 32 hanno ciascuna drogaggio ad esempio pari a circa 1·10<20 >ioni/cm<3>, e si estendono in vista superiore, lateralmente all’elettrodo di porta 24, separate da quest’ultimo mediante il dielettrico 20.
Le metallizzazioni di porta e sorgente 36 sono formate depositando materiale conduttivo sulla fetta 100, in particolare metallo quale ad esempio Alluminio. Analogamente, anche la metallizzazione di pozzo 38 viene formata mediante una fase di deposizione di materiale conduttivo, in particolare metallo, sul retro della fetta 100, completando la formazione del terminale di pozzo.
Si forma così un dispositivo elettronico (qui, un MOSFET di potenza) 40 a conduzione verticale. Dunque, in uso, una corrente elettrica può fluire verticalmente (lungo Z) dalle regioni di sorgente 32 verso la metallizzazione di pozzo 38, attraverso la regione strutturale 2 ed il substrato 1.
Il dispositivo elettronico 40 secondo la presente invenzione è, esemplificativamente, uno tra: un transistore MOS di potenza a conduzione verticale, un transistore IGBT di potenza, un MCT (“MOS Controlled Thyristor”). Altre applicazioni possono essere previste, secondo necessità.
Da un esame delle caratteristiche del trovato realizzato secondo la presente invenzione sono evidenti i vantaggi che esso consente di ottenere.
In particolare, la formazione della regione dielettrica 14 mediante ossidazione di silicio poroso è rapida e poco costosa, e semplifica notevolmente i procedimenti di fabbricazione secondo la tecnica nota.
Inoltre, tale regione dielettrica 14 ha un basso valore di costante dielettrica che consente di ridurre la capacità parassita tra la regione conduttiva di polisilicio 24 (gate) e la porzione dello strato strutturale 2 che si estende al di sotto della regione dielettrica 14 (drain).
La soluzione tecnica secondo la presente invenzione è altresì affidabile, in quanto l’ossido di silicio poroso non genera uno stress significativo all’interfaccia con lo strato strutturale 2. Di conseguenza, non si osservano significative derive di parametri operativi o danni strutturali al dispositivo elettronico così fabbricato, durante la sua vita operativa.
Infine, il processo secondo la presente invenzione è flessibile, in quanto la profondità raggiungibile dalla regione dielettrica 14 è regolabile durante la fase di impianto e diffusione della regione impiantata 10.
Risulta infine chiaro che a quanto qui descritto ed illustrato possono essere apportate modifiche e varianti senza per questo uscire dall’ambito protettivo della presente invenzione, come definito nelle rivendicazioni allegate.
In particolare, la presente invenzione può essere adattata per la fabbricazione di un dispositivo elettronico diverso da quello illustrato nelle figure (ad esempio comprendente una diversa configurazione della regione di corpo e/o delle regioni di sorgente).

Claims (14)

  1. RIVENDICAZIONI 1. Dispositivo elettronico a semiconduttore (40) comprendente: - un corpo semiconduttore (1, 2), avente una prima conducibilità, estendentesi tra un primo lato (2a) e un secondo lato (1b) opposti tra loro lungo un asse (Z); - una regione di corpo (“body region) (30), avente una seconda conducibilità opposta alla prima conducibilità, estendentesi nel corpo semiconduttore (1, 2) in corrispondenza (“at”) del primo lato (2a); - un terminale di sorgente (32), avente la prima conducibilità, estendentesi almeno in parte nella regione di corpo (30); - un terminale di pozzo (38), avente la prima conducibilità, estendentesi in corrispondenza (“at”) del secondo lato (1b) del corpo semiconduttore (1, 2); - una porta a trincea (“gate trench”) (6, 14, 16’, 24), estendentesi nel corpo semiconduttore (1, 2) dal primo lato (2a) verso il secondo lato (1b), attraverso la regione di corpo (30) e la regione di sorgente (32), caratterizzato dal fatto che detta porta a trincea (6, 14, 16’, 24) include una regione dielettrica di ossido di silicio poroso (14) sepolta nel corpo semiconduttore (1, 2) ed una regione conduttiva di porta (24) estendentesi tra la regione dielettrica di ossido di silicio poroso (14) e detto primo lato (2a).
  2. 2. Dispositivo secondo la rivendicazione 1, comprendente inoltre un dielettrico di porta (20) estendentesi tra la regione conduttiva di porta (24) e il corpo semiconduttore (1, 2).
  3. 3. Dispositivo secondo la rivendicazione 1 o 2, in cui detta porta a trincea (6, 14, 16’, 24) include inoltre una regione di protezione (16’) tra la regione dielettrica di ossido di silicio poroso (14) e la regione conduttiva di porta (24), progettata per separare la regione dielettrica di ossido di silicio poroso (14) dalla regione conduttiva di porta (24).
  4. 4. Dispositivo secondo la rivendicazione 3, in cui la regione di protezione (16’) è di un materiale elettricamente isolante.
  5. 5. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, in cui la regione conduttiva di porta (24) è di polisilicio drogato.
  6. 6. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, scelto nel gruppo comprendente: un transistore MOS di potenza a conduzione verticale, un transistore IGBT di potenza, un MCT.
  7. 7. Metodo di fabbricazione di un dispositivo elettronico a semiconduttore (40), comprendente le fasi di: - formare, in corrispondenza (“at”) di un primo lato (2a) di un corpo semiconduttore (1, 2) avente una prima conducibilità (N), una regione di corpo (“body region) (30) avente una seconda conducibilità (P) opposta alla prima conducibilità; - formare, almeno in parte nella regione di corpo (30), un terminale di sorgente (32) avente la prima conducibilità (N); - formare, in corrispondenza (“at”) di un secondo lato (1b), opposto al primo lato (2a), del corpo semiconduttore (1, 2), un terminale di pozzo (38); - formare una trincea (6) in corrispondenza del primo lato (2a) del corpo semiconduttore (1, 2) e attraverso la regione di corpo (30) e la regione di sorgente (32), caratterizzato dal fatto di comprendere inoltre le fasi di: formare una regione di silicio poroso (12) nel corpo semiconduttore (1, 2) in corrispondenza di un lato di fondo (6a) della trincea (6) ed in continuazione spaziale della trincea (6); e ossidare la regione di silicio poroso (12), formando una regione dielettrica di ossido di silicio poroso (14).
  8. 8. Metodo secondo la rivendicazione 7, in cui la fase di formare la regione di silicio poroso (12) comprende: impiantare specie droganti aventi la seconda conducibilità (P) nel corpo semiconduttore (1, 2), in corrispondenza del lato di fondo (6a) della trincea (6); attivare termicamente dette specie droganti impiantate, formando una regione impiantata (10); eseguire una reazione elettrochimica atta a trasformare detta regione impiantata (10) nella regione di silicio poroso (12).
  9. 9. Metodo secondo la rivendicazione 8, in cui detta fase di impiantare specie droganti include eseguire una pluralità di impianti successivi tra loro con differenti energie di impianto nell’intervallo tra 100 keV e 1000 keV e stessa dose di impianto compresa tra 5·10<14 >e 5·10<15 >atomi/cm<3>.
  10. 10. Metodo secondo la rivendicazione 8 o 9, in cui la fase di eseguire la reazione elettrochimica comprende le sottofasi di: inserire detto corpo semiconduttore (1, 2) in una soluzione elettrolitica acquosa includente acido idrofluoridrico in percentuale tra 5% e 48%; mantenere la soluzione elettrolitica a temperatura ambiente; applicare una corrente di anodizzazione con valore tra 5 mA/cm<2 >e 1000 mA/cm<2>;
  11. 11. Metodo secondo una qualsiasi delle rivendicazioni da 8 a 10, in cui la fase di formare la regione di silicio poroso (12) comprende inoltre eseguire un processo di ossidazione termica a temperatura compresa tra 900°C e 1050°C, con rampa di salita in temperatura tra 5 e 60 secondi e mantenimento in temperatura nell’intervallo di 1-10 minuti.
  12. 12. Metodo secondo una qualsiasi delle rivendicazioni da 7 a 11, comprendente inoltre la fase di formare un dielettrico di porta (20) in corrispondenza di pareti laterali (6b) della trincea (6), configurato per isolare la regione conduttiva di porta (24) dal corpo semiconduttore (1, 2).
  13. 13. Metodo secondo una qualsiasi delle rivendicazioni da 7 a 12, comprendente inoltre la fase di formare una regione di protezione (16’) al di sopra della regione dielettrica di ossido di silicio poroso (14), e in cui la fase di formare la regione conduttiva di porta (24) comprende formare la regione conduttiva di porta (24) al di sopra della regione di protezione (16’) in modo tale per cui la regione conduttiva di porta (24) sia separata dalla regione dielettrica di ossido di silicio poroso (14) mediante la regione di protezione (16’).
  14. 14. Metodo secondo la rivendicazione 13, in cui la fase di formare la regione di protezione (16’) comprende depositare materiale isolante nella trincea (6).
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