FR3118505B1 - Système de traitement de matrices par plusieurs processeurs simultanément - Google Patents
Système de traitement de matrices par plusieurs processeurs simultanément Download PDFInfo
- Publication number
- FR3118505B1 FR3118505B1 FR2014301A FR2014301A FR3118505B1 FR 3118505 B1 FR3118505 B1 FR 3118505B1 FR 2014301 A FR2014301 A FR 2014301A FR 2014301 A FR2014301 A FR 2014301A FR 3118505 B1 FR3118505 B1 FR 3118505B1
- Authority
- FR
- France
- Prior art keywords
- processing element
- matrices
- stored
- point
- elements
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000011159 matrix material Substances 0.000 title 1
- 238000000034 method Methods 0.000 abstract 2
- 230000002457 bidirectional effect Effects 0.000 abstract 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/16—Matrix or vector computation, e.g. matrix-matrix or matrix-vector multiplication, matrix factorization
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Data Mining & Analysis (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Algebra (AREA)
- Databases & Information Systems (AREA)
- Software Systems (AREA)
- Advance Control (AREA)
- Multi Processors (AREA)
Abstract
On expose un procédé de traitement par blocs de deux matrices stockées dans une même mémoire partagée, l’une ([a]) étant stockée par rangées et l’autre ([b]) étant stockée par colonnes, utilisant une pluralité d'éléments de traitement (PE), où chaque élément de traitement (PE0) est connecté à la mémoire partagée par un accès de N (256) bits respectif et à un premier élément de traitement adjacent (PE1) par une liaison point à point de N bits bidirectionnelle. Le procédé comprend les étapes suivantes effectuées en un cycle d’instruction de processeur : recevoir (LV) dans les éléments de traitement (PE0-PE3) des segments respectifs différents de N bits d’une même des deux matrices ([b]) par les accès mémoire respectifs ; et échanger (SEND.PE1, RECV.PE1) avec le premier élément de traitement adjacent (PE1), par la liaison point à point, des segments de N bits d’une première ([a]) des deux matrices qui ont été reçus dans les éléments de traitement adjacents (PE0, PE1) lors d’un cycle d'instruction précédent. Figure pour l’abrégé : Fig. 3B
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR2014301A FR3118505B1 (fr) | 2020-12-31 | 2020-12-31 | Système de traitement de matrices par plusieurs processeurs simultanément |
EP21217521.0A EP4024237A1 (fr) | 2020-12-31 | 2021-12-23 | Système de traitement de matrices utilisant plusieurs processeurs simultanément |
US17/566,562 US20220207108A1 (en) | 2020-12-31 | 2021-12-30 | System for processing matrices using multiple processors simultaneously |
CN202111647608.XA CN114691085A (zh) | 2020-12-31 | 2021-12-30 | 同时使用多个处理器来处理矩阵的系统 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR2014301A FR3118505B1 (fr) | 2020-12-31 | 2020-12-31 | Système de traitement de matrices par plusieurs processeurs simultanément |
FR2014301 | 2020-12-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
FR3118505A1 FR3118505A1 (fr) | 2022-07-01 |
FR3118505B1 true FR3118505B1 (fr) | 2024-01-19 |
Family
ID=75690371
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR2014301A Active FR3118505B1 (fr) | 2020-12-31 | 2020-12-31 | Système de traitement de matrices par plusieurs processeurs simultanément |
Country Status (4)
Country | Link |
---|---|
US (1) | US20220207108A1 (fr) |
EP (1) | EP4024237A1 (fr) |
CN (1) | CN114691085A (fr) |
FR (1) | FR3118505B1 (fr) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11657252B2 (en) * | 2019-06-07 | 2023-05-23 | Meta Platforms, Inc. | Point to point connected processing elements with data joiner components |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080250227A1 (en) * | 2007-04-04 | 2008-10-09 | Linderman Michael D | General Purpose Multiprocessor Programming Apparatus And Method |
US10372507B2 (en) * | 2016-12-31 | 2019-08-06 | Intel Corporation | Compute engine architecture to support data-parallel loops with reduction operations |
US11138009B2 (en) * | 2018-08-10 | 2021-10-05 | Nvidia Corporation | Robust, efficient multiprocessor-coprocessor interface |
FR3090932B1 (fr) | 2018-12-20 | 2022-05-27 | Kalray | Système de multiplication de matrices par blocs |
-
2020
- 2020-12-31 FR FR2014301A patent/FR3118505B1/fr active Active
-
2021
- 2021-12-23 EP EP21217521.0A patent/EP4024237A1/fr active Pending
- 2021-12-30 US US17/566,562 patent/US20220207108A1/en active Pending
- 2021-12-30 CN CN202111647608.XA patent/CN114691085A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
CN114691085A (zh) | 2022-07-01 |
FR3118505A1 (fr) | 2022-07-01 |
US20220207108A1 (en) | 2022-06-30 |
EP4024237A1 (fr) | 2022-07-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3049437C2 (de) | Matrixanordnung einer Vielzahl von Verarbeitungselementen | |
FR2431749A1 (fr) | Systeme de memoire dynamique comprenant un dispositif pour effectuer les operations de regeneration en parallele avec des operations normales de memorisation | |
AU598101B2 (en) | Shared memory controller arrangement | |
FR3118505B1 (fr) | Système de traitement de matrices par plusieurs processeurs simultanément | |
JPH076080A (ja) | フィールド・プログラマブル分散処理メモリ | |
CN111626414B (zh) | 一种动态多精度神经网络加速单元 | |
EP3627338A3 (fr) | Utilisation efficace de réseaux systoliques dans un traitement de calcul | |
SE445870B (sv) | Minnesbuffert ansluten till en kommunikationsport for anvendning i ett kommunikationssystem, t ex ett digitalt konferenssystem | |
KR880002077A (ko) | 고속 고밀도 다이내믹 어드레스 번역기 | |
KR930017028A (ko) | 복수개의 ras 신호를 가지는 반도체 메모리 장치 | |
US4520456A (en) | Dual reciprocating pipelined sorter | |
JPS59151268A (ja) | パタ−ン処理システムのアドレスシ−ケンサ | |
FR3109667B1 (fr) | Capteur d’image piloté par évènements et son procédé de lecture | |
US5426602A (en) | Detection of multiple hits within a device having multiple sense outputs | |
GB1259967A (en) | Digital electric computers | |
EP0454836B1 (fr) | Systeme de conservation de l'integrite de donnees memoires | |
FR2430040A1 (fr) | Systeme de traitement de donnees comportant un acces en memoire a anticipation | |
CN1159656C (zh) | 判优器及其总线系统 | |
CN100359498C (zh) | 利用地址调用定序来控制有源存储器总线外围设备的方法与设备 | |
US20090132794A1 (en) | Method and apparatus for performing complex calculations in a multiprocessor array | |
CN104572519A (zh) | 一种用于多处理器的多端口访存控制器及其控制方法 | |
GB1270013A (en) | Improvements in or relating to optical character recognition systems | |
GB1403917A (en) | Method and a circuit for centring a character supplied to the evaluation device of character recognition apparatus | |
EP1481319A4 (fr) | Procede et appareil d'acces parallele a de multiples modules memoire | |
CN116185937A (zh) | 基于众核处理器多层互联架构的二元运算访存优化方法及装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PLFP | Fee payment |
Year of fee payment: 2 |
|
PLSC | Publication of the preliminary search report |
Effective date: 20220701 |
|
PLFP | Fee payment |
Year of fee payment: 3 |
|
PLFP | Fee payment |
Year of fee payment: 4 |