CN100359498C - 利用地址调用定序来控制有源存储器总线外围设备的方法与设备 - Google Patents

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Abstract

一种用于外围控制的系统与方法。本发明涉及利用设备地址调用定序来控制有源存储器总线外围设备。为了防止在有源存储器总线外围设备中因触发事件而引发的内在问题，比如与纠错装置相关联的问题，以及为了将管脚使用减少到最少，提供了一种利用其它设备的存储器地址调用定序来触发上述事件的系统与方法。

Description

利用地址调用定序来控制有源存储器总线外围设备的方法与设备
技术领域
本发明涉及外围控制。更具体而言，本发明涉及利用独立的设备地址调用定序来控制存储器总线外围设备。
背景技术
在对增加的计算机速度及效率的不断要求上，设计者有时候利用专用设备来处理受到特定设计的设备的活动。例如，通常利用视频卡(图形加速器)来改善显示视频图像的计算机系统能力，而不牺牲整个系统性能。当视频卡正在处理图形计算时，它们释放计算机的中央处理单元(CPU)以执行其它命令。
另一个例子与用于加密及解密的专用设备有关。由于越来越多信息是经由因特网传送的，因而安全担忧已变得日益普遍。在本领域中，使用加密技术来防止对经因特网传送的数据进行未授权窃听。数据加密公共协议的一个例子就是加密套接字层(SSL)(SSL 2.0，1995.2.9修订)。当SSL会话启动时，服务器将其‘公共’密钥转发至用户浏览器，所述浏览器使用该密钥来向服务器发回随机生成的‘秘密’密钥，以实现该会话的秘密密钥交换。NetscapeTM开发的SSL与因特网工程任务组(IETF)开发的其它协议及验证方法融和一体，形成新的协议，这就是众所周知的传输层安全协议(TLS)(TLS 1.0，1999年修订)。
诸如在SSL中所用的加密/解密协议，计算密集性很高。信息的编码及解码进程会消耗中央处理单元(CPU)的大量有价值的处理资源。除了加密/解密和视频处理以外，涉及计算密集性的其它活动以及重复性进程也受益于专用外围处理。
在存储器总线上提供专用设备(存储器总线外围设备)时，比如用于加密/解密，所述设备必须是有源的，并且还要能够接收来自于CPU的命令。因此，就期望拥有能通过提供专用的有源存储器外围设备来缓解计算密集性活动的CPU共享响应度的系统。还期望在CPU与专用的有源存储器总线外围设备之间拥有改进的通信系统。
发明内容
在本发明的第一个方面，提供了一种用于由主机启动第一设备中的事件的系统，所述系统包括：
一条信号线，用于在主机与一个或多个第二设备之间传送多个数据值；和
一条分接头线，用于在所述信号线与所述第一设备之间传送所述多个数据值；
其中当所述第一设备在所述分接头线上检测到预定的地址单元序列时，所述事件被启动；并且
其中所述事件选择性地把通信路径从第三设备切换到所述主机和所述第一设备之一上，第三设备被通过总线开关线选择性地耦合到主机和第一设备之一，其中所述总线开关线对事件启动做出响应而选择性地把通信路径从第三设备切换到所述主机和第一设备之一。
在本发明的第二个方面，一种用于由主机启动第一设备中的事件的方法，包括：
利用信号线在主机与一个或多个第二设备之间传送多个数据值；
利用分接头线在所述信号线与所述第一设备之间传送所述多个数据值；和
当所述第一设备在分接头线上检测到预定的地址单元序列时，启动所述事件；并且
响应于所述检测，使用总线开关线对所述事件启动做出响应，来选择性地把通信路径从第三设备切换到主机和第一设备之一上。
在本发明的第三个方面，一种系统，包括：
第一设备，用于执行各种计算密集的任务；
存储器总线，被直接耦合到主机和一个或多个第二设备，所述存储器总线用于在所述主机与所述一个或多个第二设备之间传送多个数据值；
分接头线，用于在所述存储器总线与所述第一设备之间传送所述多个数据值；和
存储器设备，被总线开关线选择性地耦合到所述主机和第一设备之一上，其中所述总线开关线耦合到所述存储器设备，并且对事件启动做出响应，所述总线开关线选择性地在所述第一设备和所述主机之间加以切换，
其中所述分接头线可通信地经由所述存储器总线把所述第一设备与所述主机连接起来，并且其中从所述主机发送到第一设备且包括地址单元序列的控制信号序列引发所述事件启动。
附图说明
图1提供本领域的典型存储器总线的举例说明。
图2举例说明根据本发明原理的有源存储器总线外围设备的操作。
图3a-3c提供表示根据本发明原理针对动态总线外围设备的总线切换过程的流程图。
图4提供根据本发明原理、在顺序地址调用当中所用的地址单元的举例说明，所述顺序地址调用用以触发‘Get Bus’。
具体实施方式
图1提供了本领域的典型存储器总线的举例说明。微处理器芯片组102(主机)使用一个或多个存储器模块104，例如双列直插式存储器模块(DIMM)。主机102典型地经由公用存储器总线而与存储器模块相通信。换言之，每个存储器模块都观察存储器总线106上所传送的所有地址信号、控制信号及数据信号。主机能够规定意图让哪个存储器模块经过利用一系列‘芯片选择’线(总线)108来接收消息。一系列芯片选择“总线”108被提供。在DIMM中，例如，每个芯片选择总线108都将提供到模块正面的芯片选择和到模块背面的芯片选择。每个芯片选择线108都关联于特定的存储器模块104。有效的芯片选择线108规定接收在存储器总线106上当前所传送的数据的是哪个存储器模块。
图2举例说明了根据本发明原理的有源存储器总线外围设备的操作。在本发明的一个实施例中，将现场可编程门阵列202(FPGA)用于加速各种计算密集性任务(比如加密与解密)。为经并行处理单元等实现重复性计算的最佳性能，而对所述FPGA 202进行配置，其中所述重复性计算和其目的(加密/解密等)有关。在一个实施例中，FPGA 202定位于PC-100(已注册的DIMM设计规格(修订本1.2))或PC-133(已注册的DIMM设计规格(修订本1.1))存储器总线206上的DIMM插槽中。在一个实施例中，通过在主机208与FPGA 202之间切换212到板上SDRAM(同步动态随机访问存储器)210的地址/数据/控制连接，在主机计算机208与FPGA 202之间共享板上SDRAM 210，其中所述主机计算机将所述板上SDRAM视为普通存储器(即另一存储器模块204)。在一个实施例中，在任意指定时间，主机208或者FPGA 202会对板上SDRAM 210进行访问。由主机208请求但由FPGA 202直接控制并通过总线开关212进行这个板上SDRAM210的切换。在一个实施例中，主机208必须能发送FPGA 202两条命令：‘将SDRAM总线切换到主机’，以及‘将SDRAM总线切换到FPGA’。从主机的视角来看，可分别将这些称为‘GetBus’(获取总线)和‘PutBus’(分发总线)。
在一个实施例中，不论将板上SDRAM总线开关212连接于哪个设备，都利用信号分接头215将FPGA 202链接到地址及控制信号、以及位于主机存储器总线206上设备214的芯片选择，以便于它能监视由主机208所驱动的值。在一个实施例中，由于大小限制，FPGA 202不具备足够的管脚来监视数据线。因此，不监视数据信号。
发送‘Get Bus’命令的可能装置是：让主机208从板上SDRAM 210存储器中的两个相应触发地址之一读取，或者写入。通过监视地址及控制信号，FPGA202就能检测出何时访问‘Get Bus’命令的触发地址，并且能相应地切换总线。然而，在使用纠错码(ECC)存储器的系统上，这将潜在地引发问题。当主机208发布‘Get Bus’命令时，可能不将其连接于板上SDRAM 210存储器。如果芯片组208试图从板上SDRAM 210存储器中进行读取，则它将读取无效数据或‘无用数据’——作为先前驱动值(电容与电荷泄漏)的结果而碰巧出现在存储器总线206的数据及奇偶线上的任何值——而这可能会产生ECC错误，并带有可能的最终结果(terminal consequence)。所述系统可以判定存储器(设备214)有故障并完全切断到其上的通信。在一些系统中，甚至连中央处理单元(CPU)所请求的写入都可以产生芯片组208的读取，例如，芯片组208从几个单元读取，按请求修改一些数据，继而将其全部写回。因此，所述ECC可能会检查出假错误，且问题可能会产生。
由于这些潜在问题，就可能有必要经备用装置来触发总线开关212。在一个实施例中，除了向板上SDRAM存储器210写入来触发‘Get Bus’之外，主机208还向位于系统存储器总线206上的另一个DIMM 204上的存储器写入，并且FPGA 202通过监视存储器总线206的地址信号来检测上述，其中所述存储器总线206地址信号在芯片组208、设备214(SDRAM 210、总线开关212和FPGA202)以及其它DIMM(存储器模块)204之间共享。在一个实施例中，由于芯片选择信号216并不共享于各种DIMM 214、204(一般而言)之间，因而设备214就无法指明除了其自身214以外还有哪个存储器模块204(或模块的哪一侧)正被访问。此外，由于精确使用存储器总线地址线来选择行、体和列随存储器模块204到存储器模块204的不同而不同，因而设备214就不能精确地指明当前访问到存储器模块204(从保留的2KB开始，如下所释)中的什么偏移量。在一个实施例中，所可能依赖的就是将8条最低有效总线地址线用作为最低有效列地址位。在一个实施例中，通过64位数据字，设备214能指明以2KB为模的什么物理地址正在被访问。例如，对某个未知值N而言，它能指明某一访问是到物理地址2048×N+1224字节的。在一个实施例中，设备214的信息是1224字节的偏移量或者153个64位单元。这仅提供了8位的信息。如果每当看到某一偏移量落入2KB(存储器保留区)时，FPGA 202就执行‘Get Bus’请求，那么它就能时常频繁地无预期地进行此操作，不但可由有意的‘Get Bus’命令来触发，而且也可由操作系统或软件应用程序进行不相关的存储器访问来触发。在一个实施例中，为了将这类偶然的‘Get Bus’切换减到最少，就不仅要通过向单个地址写入、且还要向地址序列写入，从而增加命令中的信息量。在一个实施例中，通过仔细选择序列并使其足够长，就能够使芯片组208无法随机地执行与所述序列相匹配的存储器访问。
在一个实施例中，不必利用‘Put Bus’命令的地址调用序列。因为在‘PutBus’命令时、主机208连接于所述设备的SDRAM 210，所以向所述设备的SDRAM 210上的单个触发地址写入并不是问题。在上述命令之后，FPGA 202将总线切换到其自身上。
图3a-3c提供了表示根据本发明原理针对动态总线外围设备的总线切换过程的流程图。在本发明的一个实施例中，在默认位置302出现总线开关，所述总线开关提供了板上SDRAM与FPGA之间的通信。在一个实施例中，当主机想要访问所述设备的存储器(用于加密/解密等)时304，它给系统加‘自旋锁(spin-lock)’(引起不定循环)，尽可能禁止更多中断，并且尽可能建立对存储器的独占访问和不可中断的执行优先级306。在一个实施例中，主机尽可能快地对所保留的2KB的预定地址序列进行写入308。由于设备所看到的地址是基于64位数据字的，因而序列中的每一个地址都按8字节的不同倍数进行偏移。在一个实施例中，有效的8个偏移的序列如下：1208、464、1736、1056、408、1840、1256和704字节。在一个实施例中，为了让FPGA检测‘Get Bus’命令序列，在每个适当时钟边沿，监视来自于系统存储器总线的8条最低有效地址线。在一个实施例中，将这8位同通过主机使用的字节偏移量除以8所确定的命令序列值进行比较。就上述提供的序列来讲，这些值为：151、58、217、132、51、230、157和88。在一个实施例中，监视先前所看到的部分命令序列，并且当察觉到整个序列时切换到主机。
在一个实施例中，接着将‘自旋锁(spin-lock)’移除，并且再一次使能中断310。在一个实施例中，系统等待某一时间段，该时间段允许FPGA检测命令序列312，并且将SDRAM总线切换314到主机316。在一个实施例中，这个时间段约为5微秒。
在一个实施例中，接下来，由主机给板上SDRAM加载数据，从而进行加密/解密(或者因为其它任何目的)318。在一个实施例中，主机继而调用预定地址序列，以触发‘Put Bus’320。然后，将数据转发至FPGA，以便可以执行计算活动(比如加密/解密)322。在一个实施例中，在所述活动后，比如加密/解密的数据被返回至SDRAM，以便保持324。主机继而利用适当的顺序地址调用(同先前所完成的306-316一样)来触发‘GetBus’326。在一个实施例中，FPGA察觉到这个顺序地址调用，并将总线切换至主机328。在一个实施例中，在等待切换发生330、332之后，主机读取并使用来自于SDRAM的变更(例如加密/解密的)数据(S334)。
图4提供根据本发明原理、在顺序地址调用当中所用的地址单元的举例说明，所述顺序地址调用用以触发‘Get Bus’。在一个实施例中，主机402通过以预定序列向特定的预定存储地址单元写入或从其读取来启动‘Get Bus’命令，所述预定存储器地址单元位于板外存储器的保留区域中。
在一个实施例中，为了在内核及驱动程序加载期间启动系统，采用软件，以2KB边界的物理单元(在除设备406以外的某个(某些)DIMM 410、411、412上)保留至少2KB的存储器。在一个实施例中，在设备偏移量之内保留最高1MB。在一个实施例中，接下来，将所保留的存储区域设置为‘不可高速缓存’，以便立即执行对它的写入。
在一个实施例中，由于设备406看不到芯片选择408，因而它无法得知主机的指定地址正引用哪个DIMM 410、411、412。因此，在一个实施例中，地址调用之间的区别特征就在于进入保留区域中的深度，不论是意图调用哪个DIMM410、411、412。如前所述，地址调用序列仅仅针对一个DIMM 410、411、412的，还是它们针对多个DIMM410、411、412的，都没有关系。
在一个实施例的假定的地址调用序列当中，对第三DIMM 412中的特定地址做出第一存储器调用413。在一个实施例中，然后，对第二DIMM 411中的特定地址做出第二存储器调用414，并接着对第一DIMM 410中的特定单元做出第三存储器调用415。最后，在一个实施例中，对第三DIMM 412中的特定单元做出第四存储器调用416。当一察觉到完全序列，设备406就执行切换。
如前所述，在一个实施例中，这个序列的所有地址调用都可以针对相同DIMM 410、411、412，而不会影响结果。唯一的区别就是：哪个芯片选择408被使能。因为设备406看不到芯片选择408，所以它们将不会改变结果。相同的地址调用序列将会引起‘Get Bus’。
尽管在此具体举例说明并描述了几种实施例，但是将要认识到：上述技术涵盖了本发明的修改及变化，并且在不背离本发明精神和潜在范围的情况下，上述修改及变化皆落入所附权利要求的范围内。

Claims (27)

1.一种用于由主机启动第一设备中的事件的系统，所述系统包括：
一条信号线，用于在主机与一个或多个第二设备之间传送多个数据值；和
一条分接头线，用于在所述信号线与所述第一设备之间传送所述多个数据值；
其中当所述第一设备在所述分接头线上检测到预定的地址单元序列时，所述事件被启动；并且
其中所述事件选择性地把通信路径从第三设备切换到所述主机和所述第一设备之一上，第三设备被通过总线开关线选择性地耦合到主机和第一设备之一，其中所述总线开关线对事件启动做出响应而选择性地把通信路径从第三设备切换到所述主机和第一设备之一。
2.如权利要求1所述的系统，其中所述事件包括：从第一设备与第三设备之间的通信路径切换到信号线与第三设备之间的通信路径。
3.如权利要求1所述的系统，其中所述事件包括：从信号线与第三设备之间的通信路径切换到第一设备与第三设备之间的通信路径。
4.如权利要求1所述的系统，其中所述主机是处理器。
5.如权利要求1所述的系统，其中所述第一设备是逻辑设备。
6.如权利要求1所述的系统，其中一个或多个第二设备中的每一个都是存储器设备。
7.如权利要求1所述的系统，其中所述第三设备是存储器设备。
8.如权利要求1所述的系统，其中所述主机是微处理器芯片组，所述第一设备是现场可编程门阵列(FPGA)，一个或多个第二设备中的每一个都是双列直插式存储器模块(DIMM)，而所述第三设备是同步动态随机访问存储器(SDRAM)。
9.如权利要求1所述的系统，其中多个数据值中的每一个都表示一个或多个第二设备中任何一个设备内的一个存储单元。
10.如权利要求9所述的系统，其中数据值的利用提供对所表示的存储单元的调用。
11.一种用于由主机启动第一设备中的事件的方法，包括：
利用信号线在主机与一个或多个第二设备之间传送多个数据值；
利用分接头线在所述信号线与所述第一设备之间传送所述多个数据值；和
当所述第一设备在分接头线上检测到预定的地址单元序列时，启动所述事件；并且
响应于所述检测，使用总线开关线对所述事件启动做出响应，来选择性地把通信路径从第三设备切换到主机和第一设备之一上。
12.如权利要求11所述的方法，其中所述事件包括：从第一设备与第三设备之间的通信路径以及信号线与第三设备之间的通信路径进行切换。
13.如权利要求11所述的方法，其中所述事件包括：从信号线与第三设备之间的通信路径以及第一设备与第三设备之间的通信路径进行切换。
14.如权利要求11所述的方法，其中所述主机是处理器。
15.如权利要求11所述的方法，其中所述第一设备是逻辑设备。
16.如权利要求11所述的方法，其中一个或多个第二设备中的每一个都是存储器设备。
17.如权利要求11所述的方法，其中所述第三设备是存储器设备。
18.如权利要求11所述的方法，其中所述主机是微处理器芯片组，所述第一设备是现场可编程门阵列(FPGA)，一个或多个第二设备中的每一个都是双列直插式存储器模块(DIMM)，而所述第三设备是同步动态随机访问存储器(SDRAM)。
19.如权利要求11所述的方法，其中多个数据值中的每一个都表示一个或多个第二设备中任何一个设备之内的一个存储单元。
20.如权利要求19所述的方法，其中数据值的利用提供对所表示的存储单元的调用。
21.一种系统，包括：
第一设备，用于执行各种计算密集的任务；
存储器总线，被直接耦合到主机和一个或多个第二设备，所述存储器总线用于在所述主机与所述一个或多个第二设备之间传送多个数据值；
分接头线，用于在所述存储器总线与所述第一设备之间传送所述多个数据值；和
存储器设备，被总线开关线选择性地耦合到所述主机和第一设备之一上，其中所述总线开关线耦合到所述存储器设备，并且对事件启动做出响应，所述总线开关线选择性地在所述第一设备和所述主机之间加以切换，
其中所述分接头线可通信地经由所述存储器总线把所述第一设备与所述主机连接起来，并且其中从所述主机发送到第一设备且包括地址单元序列的控制信号序列引发所述事件启动。
22.如权利要求21所述的系统，其中所述一个或多个第二设备包括存储器设备，并且所述地址单元表示所述一个或多个第二设备中任何一个设备之内的存储器单元。
23.如权利要求21所述的系统，其中所述第一设备是是现场可编程门阵列(FPGA)。
24.如权利要求23所述的系统，其中所述存储器设备是同步动态随机访问存储器(SDRAM)。
25.如权利要求24所述的系统，其中所述一个或多个第二设备包括双列直插式存储器模块(DIMM)。
26.如权利要求21所述的系统，其中事件启动要由所述主机加以控制，并且所述总线开关的选择性切换要由所述第一设备加以控制。
27.如权利要求21所述的系统，其中所述一个或多个第二设备包括存储器设备，并且其中所述地址单元表示所述一个或多个第二设备中的任何一个设备之内的存储器单元。
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