FR3112025A1 - Transistor a electrodes interdigitees, comprenant un terminal de grille connecte par une pluralite de vias verticaux aux electrodes de grille - Google Patents

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Abstract

L’invention concerne un transistor à effet de champ (100) présentant une structure interdigitée et comprenant : - plusieurs cellules élémentaires de transistor (50) disposées en parallèle, chaque cellule élémentaire comprenant une électrode de source (1), une électrode de drain (3) et une électrode de grille (2) intercalée entre les électrodes de source et de drain, - un terminal de source (10) et un terminal de drain (30) respectivement connectés aux électrodes de sources (1) et aux électrodes de drain (3) des cellules élémentaires (50), - un terminal de grille (20) connecté aux électrodes de grille (2) des cellules élémentaires. Le transistor à effet de champ (100) comprend uniquement des vias conducteurs verticaux pour connecter les électrodes de grille au terminal de grille, et le terminal de grille (20) est disposé à l’aplomb de tout ou partie des cellules élémentaires (50). Figure 2

Description

TRANSISTOR A ELECTRODES INTERDIGITEES, COMPRENANT UN TERMINAL DE GRILLE CONNECTE PAR UNE PLURALITE DE VIAS VERTICAUX AUX ELECTRODES DE GRILLE
DOMAINE DE L’INVENTION
La présente invention concerne le domaine des semi-conducteurs et des dispositifs microélectroniques, notamment les dispositifs capables de fonctionner de manière fiable aux fréquences radio et au-dessus, tout en étant capable de gérer des charges de puissance élevées.
Elle concerne en particulier un transistor à effet de champ basé sur une structure d’électrodes interdigitées, définissant une pluralité de cellules élémentaires de transistor disposées en parallèle, chaque cellule élémentaire incluant une électrode de source, une électrode de grille et une électrode de drain, et le terminal de grille du transistor étant connecté aux électrodes de grille des cellules élémentaires par une pluralité de vias verticaux.
ARRIERE PLAN TECHNOLOGIQUE DE L’INVENTION
Un transistor à effet de champ 90 (FET pour « field effect transistor ») basé sur une technologie métal-oxyde-semi-conducteur diffusée latérale (LD-MOS pour « lateral diffused metal-oxide-semiconductor ») présente généralement une structure d’électrodes interdigitées (figure 1a). Une telle structure correspond à la mise en parallèle de plusieurs cellules élémentaires de transistor 50 (ou transistors élémentaires), comprenant chacune une électrode de source 1, une électrode de drain 3 et une électrode de grille 2 intercalée entre les deux précitées. Ces électrodes 1,2,3 prennent la forme de lignes allongées (ou doigts) qui s’étendent sur la région active 40 du transistor 90. Chaque cellule élémentaire 50 présente les mêmes caractéristiques électriques (telles que notamment la tension de seuil (VTH), la tension de claquage Drain-Source (BVDSS) et la résistance à l’état passant (RDS ( on ))) définies par les propriétés du substrat semi-conducteur de la région active 40 et des électrodes 1,2,3 disposées sur cette dernière.
Les électrodes de source 1, de grille 2 et de drain 3 sont respectivement connectées à des terminaux de source 10, de grille 20 et de drain 30. Dans l’exemple de la figure 1a, un terminal de source 10 et un terminal de drain 30 s’étendent en périphérie de la région active 40 selon un axe perpendiculaire à l’axe des électrodes 1,2,3, et à l’opposé l’un de l’autre ; ils sont directement connectés à une extrémité des électrodes respectivement de source 1 et de drain 3. Toujours dans cet exemple, deux terminaux de grille 20 sont disposés dans la périphérie de la région active 40 et connectés à la pluralité d’électrodes de grille 2 des cellules élémentaires 50 par l’intermédiaire d’une ligne de connexion 21 reliée à une extrémité desdites électrodes 2.
La résistance de la ligne de connexion 21, qui est liée à la résistivité du matériau utilisé et à la longueur de ligne entre chaque électrode de grille 2 et un terminal de grille 20, affecte directement les retards de commutation du transistor 90. La figure 1b illustre qualitativement l’augmentation du retard de commutation avec la distance entre une électrode de grille 2 et le terminal de grille 20.
Dans un transistor LD-MOSFET à structure interdigitée, ce retard peut induire une focalisation de courant dans les cellules élémentaires 50 qui sont les plus proches des terminaux de grille 20 : en effet, lors de la commutation à l’état passant du transistor 90, ces cellules élémentaires 50 sont les premières à commuter et voient passer une très grande quantité de courant pendant un faible laps de temps, lié au retard de commutation des cellules élémentaires 50 plus éloignées des terminaux de grille 20. Ce courant élevé, couplée au fort champ électrique impliqué lors de la commutation, génère une contrainte importante sur les transistors élémentaires 50, susceptible de les détériorer.
Pour limiter ce problème, il est possible de former plusieurs terminaux de grille 20 indépendants, connectant chacun une partie des électrodes de grille 2 des cellules élémentaires 50 : la longueur de ligne de connexion 21 peut être réduite et le retard de commutation diminué. Ce type de solution présente néanmoins l’inconvénient de consommer une plus grande surface de la région active 40 pour disposer les terminaux indépendants, et donc de dégrader la résistance du transistor 90 à l’état passant (RDS( on)).
OBJET DE L’INVENTION
La présente invention propose une solution remédiant à tout ou partie des inconvénients précités. Elle concerne en particulier un transistor à effet de champ présentant une structure interdigitée dans laquelle plusieurs cellules élémentaires de transistor sont disposées en parallèle, chacune comprenant une électrode de source, une électrode de grille et une électrode de drain ; les électrodes de grille sont toutes connectées à un terminal de grille par des vias conducteurs verticaux, ledit terminal de grille étant disposé à l’aplomb des cellules élémentaires.
BREVE DESCRIPTION DE L’INVENTION
La présente invention concerne un transistor à effet de champ présentant une structure interdigitée et comprenant :
- plusieurs cellules élémentaires de transistor disposées en parallèle, chaque cellule élémentaire comprenant une électrode de source, une électrode de drain et une électrode de grille intercalée entre les électrodes de source et de drain,
- un terminal de source et un terminal de drain respectivement connectés aux électrodes de sources et aux électrodes de drain des cellules élémentaires,
- un terminal de grille connecté aux électrodes de grille des cellules élémentaires.
Le transistor à effet de champ est remarquable en ce qu’il comprend uniquement des vias conducteurs verticaux pour connecter les électrodes de grille au terminal de grille. Une pluralité de vias conducteurs répartis le long de chaque électrode de grille relie chaque électrode de grille au terminal de grille ; et le terminal de grille est disposé à l’aplomb de tout ou partie des cellules élémentaires.
Selon des caractéristiques avantageuses de l’invention, prises seules ou selon toute combinaison réalisable :
  • le terminal de grille est disposé sur une face avant du transistor, et les vias conducteurs traversent une couche diélectrique intercalée entre les électrodes de grille des cellules élémentaires et le terminal de grille ;
  • le terminal de grille est disposé sur une face arrière du transistor, et les vias conducteurs traversent un substrat semi-conducteur du transistor ;
  • le terminal de grille est formé par un film de cuivre collé sur un support en céramique, sur lequel est assemblée la face arrière du transistor par l’intermédiaire d’une colle conductrice électrique ;
  • les vias conducteurs sont uniformément répartis le long de chaque électrode de grille ;
  • chaque via conducteur présente une section, de forme circulaire, carré, rectangle ou polygonale, comprise entre 1 et 100 microns carrés ;
  • les vias conducteurs comprennent un matériau conducteur électrique choisi parmi le cuivre et l’aluminium ;
  • le transistor à effet de champ comprend une couche superficielle semi-conductrice comprenant un empilement à base de matériaux III-N, en particulier à base de matériau GaN et AlGaN, dans laquelle le canal de conduction consiste en une couche de gaz d’électrons à deux dimensions.
D’autres caractéristiques et avantages de l’invention ressortiront de la description détaillée qui va suivre en référence aux figures annexées sur lesquelles :
Les figures 1a et 1b présentent un transistor à structure interdigitée selon l’état de la technique ;
La figure 2 présente une vue de dessus d’un transistor conforme à la présente invention ;
Les figures 3a et 3b présentent respectivement une vue en coupe d’une cellule élémentaire d’un transistor, et une vue de dessus dudit transistor selon un premier mode de réalisation de l’invention ;
La figure 4 présente un transistor selon le premier mode de réalisation de l’invention (i), comparé à un transistor à structure interdigitée selon l’état de la technique (ii), et localise, sur chaque transistor, la cellule élémentaire pour laquelle la résistance RG, entre son électrode de grille et un plot contactant le terminal de grille, a été évaluée ;
Les figures 5a et 5b présentent respectivement une vue en coupe d’une cellule élémentaire d’un transistor, et une vue de dessus dudit transistor selon un deuxième mode de réalisation de l’invention ;
La figure 6 présente un transistor selon le deuxième mode de réalisation de l’invention (i), comparé à un transistor à structure interdigitée selon l’état de la technique (ii), et localise, sur chaque transistor, la cellule élémentaire pour laquelle la résistance RG, entre son électrode de grille et un plot contactant le terminal de grille, a été évaluée.
Les mêmes références sur les figures pourront être utilisées pour des éléments de même nature.
Les figures sont des représentations schématiques qui, dans un objectif de lisibilité, ne sont pas à l’échelle. En particulier, les épaisseurs des couches selon l’axe z ne sont pas à l’échelle par rapport aux dimensions latérales selon les axes x et y.
DESCRIPTION DETAILLEE DE L’INVENTION
L’invention concerne un transistor à effet de champ (FET) 100 comprenant un substrat semi-conducteur dont au moins une couche superficielle forme la région active du transistor 100. Comme cela est bien connu, la région active définit une région de source, une région de drain et un canal de conduction entre ces deux régions. Le transistor est basé sur une technologie LD-MOS, les régions de source et de drain sont donc incluses dans la couche superficielle et la conduction entre elles se fait latéralement, dans le plan principal (x,y) de ladite couche.
Les régions semi-conductrices de source et de drain sont en contact ohmique avec des électrodes respectivement de source et de drain. Une électrode de grille est disposée entre les électrodes de source et de drain, au-dessus du canal de conduction de la région active. La tension appliquée à l’électrode de grille permet de gérer l’état passant ou bloqué du transistor 100.
Le transistor 100 selon l’invention présente une structure d’électrodes interdigitées comme cela est apparent en vue de dessus sur la figure 2. Il est formé par plusieurs cellules élémentaires de transistor 50 disposées en parallèle dans le plan principal (x,y). Chaque cellule élémentaire 50 comprend une électrode de source 1, une électrode de drain 3 et une électrode de grille 2 intercalée entre les électrodes de source 1 et de drain 3.
Préférentiellement, les électrodes de source 1, de grille 2 et de drain 3 sont formées en aluminium. Elles présentent typiquement une longueur (selon l’axe x sur les figures) comprise entre 1mm et 2mm et une largeur (selon l’axe y sur les figures) comprise entre 1 et 10 microns.
Toutes les électrodes de source 1 des cellules élémentaires 50 sont électriquement connectées au terminal de source 10 du transistor 100. Les électrodes de drain 3 sont quant à elles électriquement connectées au terminal de drain 30 du transistor 100. Comme cela est illustré sur la figure 2, les terminaux de source 10 et de drain 30 s’étendent avantageusement en périphérie de la région active 40, perpendiculairement à l’axe des électrodes 1,3 et sont électriquement reliés à une extrémité des électrodes respectivement de source 1 et de drain 3. En général, les terminaux 10,30 sont disposés dans un plan au-dessus du plan (x,y) dans lequel s’étendent les électrodes 1,3 : des interconnexions verticales (c’est-à-dire selon l’axe z sur les figures) entre une extrémité des électrodes de source 1 et de drain 3 assurent leur liaison électrique respectivement avec le terminal de source 10 et le terminal de drain 30. Ces interconnexions ne sont pas représentées sur les figures.
Les terminaux de source 10 et de drain 30 sont typiquement formés dans le même matériau que les électrodes 1,3.
Le transistor 100 selon l’invention comprend en outre des vias 22 conducteurs et verticaux, pour connecter les électrodes de grille 2 au terminal de grille 20. Le terminal de grille 20 est disposé à l’aplomb de tout ou partie des cellules élémentaires 50, c’est-à-dire qu’il ne se trouve pas dans le même plan (x,y) que les électrodes 1,2,3, et pas nécessairement dans le même plan que les terminaux de source 10 et de drain 30. Le terminal de grille 20 est selon un premier mode de réalisation (figures 3a, 3b), en face avant du transistor 100, au-dessus des électrodes 1,2,3 et séparé de celles-ci par une couche diélectrique 6. Selon une deuxième mode de réalisation (figures 5a, 5b), le terminal de grille 20 est disposé en face arrière du transistor 100, en-dessous des électrodes 1,2,3 et du substrat semi-conducteur 4 dudit transistor 100.
Selon l’un ou l’autre des modes de réalisation, le terminal de grille 20 ne consomme pas de surface utile de la région active 40 car il est situé à l’aplomb de tout ou partie des cellules élémentaires 50 ; il n’est pas adjacent aux cellules élémentaires 50, au contraire des terminaux de source 10 et de drain 30 qui se situent à la périphérie desdites cellules 50 dans le plan principal (x,y) ou dans un plan supérieur. Une telle configuration permet donc une optimisation de la surface de région active 40.
Par ailleurs, la disposition du terminal de grille 20 en face avant ou en face arrière du transistor 100 autorise un grand degré de liberté quant aux dimensions (latérales et épaisseur) dudit terminal 20. Le choix d’un matériau métallique très bon conducteur électrique (par exemple, le cuivre ou l’aluminium) et d’une superficie étendue pour le terminal de grille 20 permet de diminuer grandement sa résistance.
Les vias conducteurs 22 sont préférentiellement formés en un matériau très bon conducteur, par exemple le cuivre. Cela participe également à diminuer la résistance de grille.
Préférentiellement, chaque vias conducteur 22 présente une section comprise entre 1 et 100 microns carrés.
Selon l’invention, une pluralité de vias conducteurs 22 relie chaque électrode de grille 2 au terminal de grille 20, comme illustré sur la figure 2. Chaque via 22 vient connecter verticalement une électrode de grille 2 dans sa longueur, et non pas à une extrémité ou sur une extension spécifiquement aménagée à cet effet.
La pluralité de vias conducteurs 22 directement connectée entre chaque électrode de grille 2 et le terminal de grille 20 permet de diminuer significativement la résistance de grille.
A titre d’exemple, pour des électrodes de grille 2 présentant une longueur (selon l’axe x) de l’ordre de 1mm, on pourra réaliser entre quatre et huit vias conducteurs 22, répartis sur toute la longueur. En particulier, dans le deuxième mode de réalisation, le nombre de vias 22 par électrode de grille 2 est défini par le compromis entre la densité de courant d’appel de grille et la surface de zone active empiétée par la traversée des vias 22.
Revenant à la description du premier mode de réalisation de l’invention, le terminal de grille 20 est donc disposé sur la face avant 100a du transistor 100, c’est-à-dire celle au niveau de laquelle on trouve la couche superficielle semi-conductrice 5 et la région active 40. La figure 3a illustre une vue en coupe d’une cellule élémentaire 50 du transistor 100 conforme à l’invention. Le substrat semi-conducteur comprend la couche superficielle 5 et une partie support inférieure 4 (appelée substrat support 4 par la suite). Les électrodes de source 1 et de drain 3 sont en contact ohmique avec la couche superficielle 5. Le canal de conduction (non représenté) s’étend entre source et drain, dans le plan (x,y).
Avantageusement, la couche superficielle semi-conductrice 5 comprend un empilement de matériaux III-N, en particulier à base de matériau GaN, AlGaN, AlN, etc. Le canal de conduction consiste alors en une couche de gaz d’électrons à deux dimensions (2DEG), et les électrodes de source 1 et de drain 3 sont en contact ohmique avec ladite couche 2DEG. Le transistor 100 est alors un transistor de puissance, adapté aux applications haute tension.
Dans l’exemple de la figure 3a, un oxyde de grille 2a sépare l’électrode de grille 2 et la couche superficielle 5. L’oxyde de grille 2a est typiquement formé en oxyde de silicium et présente une épaisseur de quelques dizaines de nanomètres.
De manière avantageuse, l’électrode de grille 2 est connectée à une plaque de champ 2b, séparée de la couche superficielle 5 par une couche isolante d’épaisseur supérieure ou égale à l’épaisseur de l’oxyde de grille 2a.
Les électrodes 1,2,3 sont couvertes par une couche diélectrique 6, formée au moins en partie par une couche dite de passivation. La couche diélectrique 6 comprend préférentiellement de l’oxyde de silicium, du nitrure de silicium, ou encore de l’alumine.
Des vias conducteurs 22 traversent la couche diélectrique 6 de manière à atteindre l’électrode de grille 2. Un procédé classique impliquant des étapes de lithographie, de gravure de la couche diélectrique 6, puis de dépôt pour le remplissage des vias 22, peut être mis en œuvre. Un film isolant 22b et/ou formant une barrière de diffusion peut être déposé sur les parois de la tranchée correspondant à chaque via 22, avant son remplissage par un matériau conducteur électrique.
Le terminal de grille 20 est ensuite formé par dépôt d’un matériau métallique conducteur sur la couche diélectrique 6, en contact électrique avec les vias 22. Le terminal de grille 20 est disposé au-dessus de tout ou partie de la région active 40 de la cellule élémentaire 50, et plus généralement au-dessus de tout ou partie de la région active 40 du transistor 100, comme illustré sur la figure 3b.
Les reprises de contact 200, pour connecter le transistor 100 à un autre dispositif électronique ou à un boitier, peuvent se faire soit par contact filaire ou par l’intermédiaire de plots ou billes mis en œuvre dans les techniques connues de packaging.
Une comparaison a été faite entre un transistor 100 selon le premier mode de mise en œuvre de l’invention et un transistor 90 de l’état de la technique, respectivement référencés (i) et (ii) sur la figure 4. Le calcul de la résistance de grille RGest fait pour la zone la moins favorable du transistor, à savoir, pour la cellule élémentaire 50 la plus éloignée des plots de reprise de contact 200.
Dans l’exemple (i) de transistor 100 selon l’invention, le calcul de RGest effectué entre l’électrode de grille 2 de la cellule élémentaire 50 la plus à gauche sur la figure 4 et deux plots de contact 200 situés à droite sur le transistor 100 ; les plots de contact 200 sont des billes déposées sur le terminal de grille 20. Ce dernier est formé par une couche de cuivre de 10 microns d’épaisseur dont la résistance est d’environ 5 mohm. Les vias conducteurs 22 présentent une section carrée de 8 microns de côté dans le plan (x,y) et s’étendent sur une hauteur de 50 microns (selon l’axe z), entre électrodes de grille 2 et terminal de grille 20. La couche diélectrique 6 présente donc une épaisseur de l’ordre de 50 microns. Les vias conducteurs 22 sont en cuivre. La résistance associée est d’environ 13 mohm. On évalue donc à environ 18 mohm la résistance de grille RGentre l’électrode de grille 2 de la cellule élémentaire 50 étudiée et le plot de contact 200.
Toujours en référence à la figure 4, dans l’exemple (ii) de transistor de l’état de l’art, le calcul de RGest effectué entre l’électrode de grille 2 d’une cellule élémentaire 50 centrale et deux plots de contact 200 constitués par des connexions filaires connectées aux terminaux de grille 20 situés en périphérie de la région active 40 du transistor 90 ; rappelons que chaque électrode de grille 2 des cellules élémentaires 50 est reliée aux terminaux de grille 20 via une ligne de connexion 21. La structure de grille (électrodes de grille 2, ligne de connexion 21 et terminaux de grille 20) est élaborée sur deux niveaux de métal et des interconnexions en tungstène connectent ces deux niveaux, comme cela est classiquement réalisé. La résistance de grille RGentre l’électrode de grille 2 de la cellule élémentaire 50 étudiée et le plot de contact 200 est alors de l’ordre de 2 à 3 ohms.
Le transistor 100 selon l’invention procure donc une nette diminution d’environ un facteur 100 de la résistance de grille RG, limitant grandement la problématique de focalisation de courant dans certaines cellules élémentaires lors de la commutation à l’état passant du transistor.
Selon un deuxième mode de réalisation de l’invention, le terminal de grille 20 est disposé en face arrière du transistor 100, en-dessous des électrodes 1,2,3 et du substrat semi-conducteur dudit transistor 100.
La figure 5a illustre une vue en coupe d’une cellule élémentaire 50 du transistor 100 conforme à l’invention. On retrouve le substrat semi-conducteur, comprenant la couche superficielle 5 et le substrat support 4. Les électrodes de source 1 et de drain 3 sont en contact ohmique avec la couche superficielle 5. Le canal de conduction (non représenté) s’étend entre source et drain, dans le plan (x,y).
Comme dans le premier mode de réalisation, la couche superficielle semi-conductrice 5 comprend avantageusement un empilement à base de matériaux III-N, en particulier à base de matériau GaN, AlGaN, AlN, etc. Le canal de conduction consiste alors en une couche de gaz d’électrons à deux dimensions (2DEG), et les électrodes de source 1 et de drain 3 sont en contact ohmique avec ladite couche 2DEG.
Un oxyde de grille sépare l’électrode de grille 2 et la couche superficielle 5. L’oxyde de grille est typiquement formé en oxyde de silicium et présente une épaisseur de quelques dizaines de nanomètres. L’électrode de grille 2 peut être connectée à une plaque de champ, séparée de la couche superficielle 5 par une couche isolante d’épaisseur supérieure ou égale à l’épaisseur de l’oxyde de grille.
Les vias conducteurs 22 peuvent être élaborés selon deux variantes : la première variante prévoit la formation des vias 22 par gravure et dépôt à partir de la face avant du substrat semi-conducteur du transistor 100 ; la deuxième variante prévoit la formation des vias 22 par sa face arrière.
Selon la première variante, les vias 22 sont réalisées préalablement à la formation des électrodes de grille 2. Un procédé de photolithographie et de gravure profonde (par exemple par gravure par ions réactifs – RIE) à travers la couche superficielle 5 et à travers tout ou partie le substrat support 4, permet en premier lieu de former des tranchées à partir de la face avant 100a. Un film isolant est déposé sur les parois des tranchées, de manière à isoler les vias conducteurs 22 des matériaux semi-conducteurs de la couche superficielle 5 et du substrat support 4. Un dépôt de métal est ensuite opéré pour remplir les tranchées et former les vias 22. Les électrodes de grille 2 peuvent ensuite être élaborées ; notons que les électrodes de source 1 et de drain 3 pourront être formées avant ou après tout ou partie de l’élaboration des vias 22.
Dans le cas particulier où il est prévu d’amincir le substrat support 4 en fin de fabrication du transistor 100, il est avantageux de ne pas faire déboucher les vias conducteurs 22 du substrat support 4 lors de leur réalisation (figure 5a (i)) ; elles déboucheront à l’issue de l’amincissement du substrat support 4.
Selon la deuxième variante, les vias conducteur 22 sont élaborés après la formation des électrodes 1,2,3, voire après la réalisation des terminaux de source 10 et de drain 30. Un procédé impliquant des étapes de photolithographie et de gravure profonde (par exemple par gravure par ions réactifs – RIE) à travers le substrat support 4 et à travers la couche superficielle 5, permet en premier lieu de former des tranchées, depuis la face arrière 100b jusqu’à l’électrode de grille 2. Un film isolant est déposé sur les parois des tranchées, de manière à isoler les vias conducteurs 22 des matériaux semi-conducteurs traversés. Un dépôt de métal est ensuite opéré pour remplir les tranchées et former les vias 22.
Dans l’une et l’autre des variantes précitées, le terminal de grille 20 est formé en contact avec les vias conducteurs 22 débouchant au niveau de la face arrière 100b du transistor 100 (figure 5a (ii)).
Il peut être élaboré par dépôt d’un matériau métallique conducteur sur le substrat support 4. Le terminal de grille 20 peut aussi être formé par un film de cuivre collé sur un support en céramique (DBC pour « direct bond copper »), sur lequel est assemblée la face arrière 100b du transistor 100 par l’intermédiaire d’une colle conductrice électrique (figure 5b).
Cette configuration apporte l’avantage supplémentaire de polariser le substrat support 4 au potentiel de grille, c’est-à-dire à un potentiel très proche de celui de la source. Cette polarisation est généralement utile au bon fonctionnement du transistor 100 et est autorisée sans étape supplémentaire par le deuxième mode de réalisation de l’invention.
Quelle que soit la variante de réalisation implémentée, le terminal de grille 20 est disposé en dessous de tout ou partie de la région active 40 de la cellule élémentaire 50, et plus généralement en dessous de tout ou partie de la région active 40 du transistor 100.
Les reprises de contact, pour connecter le transistor 100 à un autre dispositif électronique ou à un boitier, peuvent se faire soit par contact filaire ou par l’intermédiaire de plots ou billes.
Une comparaison a été faite entre un transistor 100 selon le deuxième mode de mise en œuvre de l’invention (figure 6 (i)) et le transistor 90 de l’état de la technique (figure 6 (ii) déjà décrit en référence au premier mode de réalisation.
Dans l’exemple (i) de transistor 100 selon l’invention, on évalue la résistance RG, entre l’électrode de grille 2 de la cellule élémentaire 50 la plus à gauche du transistor 100 et deux plots de contact 200 situés à droite du transistor 100 ; les plots de contact 200 sont ici des connexions filaires solidaires du film de cuivre (terminal de grille 20 en contact électrique avec les vias conducteurs 22) d’un DBC. Le film de cuivre présente une épaisseur de 90 microns. La résistance associée au terminal de grille 20 et aux connexions filaires est d’environ 0,7 mohm.
Une couche de colle conductrice, par exemple une colle à base d’argent avec une résistivité ρ=6e-6 Ω.cm, assure l’assemblage entre le film de cuivre du DBC et la face arrière du transistor 100. La résistance associée est de l’ordre de 14 mohm.
Les vias conducteurs 22 présentent une section carrée de 8 microns de côté dans le plan (x,y) et s’étendent sur une hauteur (selon l’axe z) de 300 microns, entre électrodes de grille 2 et face arrière 100b du substrat support 4. Les vias conducteurs 22 sont en cuivre. La résistance associée est d’environ 80 mohm. On évalue donc à environ 95 mohm la résistance de grille RGentre l’électrode de grille 2 de la cellule élémentaire 50 étudiée et le plot de contact 200.
Comparée au transistor 90 de l’état de l’art (RGde l’ordre de 2 à 3 ohms), le transistor 100 selon le deuxième mode de réalisation de l’invention procure une résistance de grille RGinférieure d’un ordre 10, et apte à réduire la problématique de focalisation de courant dans certaines cellules élémentaires lors de la commutation à l’état passant du transistor.
Bien-sûr, l’invention n’est pas limitée aux modes de réalisation décrits et on peut y apporter des variantes de réalisation sans sortir du cadre de l’invention tel que défini par les revendications.

Claims (8)

  1. Transistor à effet de champ (100) présentant une structure interdigitée et comprenant :
    - plusieurs cellules élémentaires de transistor (50) disposées en parallèle, chaque cellule élémentaire comprenant une électrode de source (1), une électrode de drain (3) et une électrode de grille (2) intercalée entre les électrodes de source (1) et de drain (3),
    - un terminal de source (10) et un terminal de drain (30) respectivement connectés aux électrodes de sources (1) et aux électrodes de drain (3) des cellules élémentaires (50),
    - un terminal de grille (20) connecté aux électrodes de grille (2) des cellules élémentaires (50),
    le transistor à effet de champ (100) étant caractérisé en ce qu’il comprend uniquement des vias conducteurs (22) verticaux pour connecter les électrodes de grille (2) au terminal de grille (20), une pluralité de vias conducteurs (22) répartis le long de chaque électrode de grille (2) reliant chaque électrode de grille (2) au terminal de grille (20), et le terminal de grille (20) étant disposé à l’aplomb de tout ou partie des cellules élémentaires (50).
  2. Transistor à effet de champ (100) selon la revendication précédente, dans lequel :
    - le terminal de grille (20) est disposé sur une face avant (100a) du transistor (100), et
    - les vias conducteurs (22) traversent une couche diélectrique (6) intercalée entre les électrodes de grille (2) des cellules élémentaires (50) et le terminal de grille (20).
  3. Transistor à effet de champ (100) selon la revendication 1, dans lequel :
    - le terminal de grille (20) est disposé sur une face arrière (100b) du transistor (100), et
    - les vias conducteurs (22) traversent un substrat semi-conducteur (4,5) du transistor (100).
  4. Transistor à effet de champ (100) selon la revendication précédente, dans lequel le terminal de grille (20) est formé par un film de cuivre collé sur un support en céramique, sur lequel est assemblée la face arrière (100b) du transistor (100) par l’intermédiaire d’une colle conductrice électrique.
  5. Transistor à effet de champ (100) selon l’une des revendications précédentes, dans lequel les vias conducteurs (22) sont uniformément répartis le long de chaque électrode de grille (2).
  6. Transistor à effet de champ (100) selon l’une des revendications précédentes, dans lequel chaque via conducteur (22) présente une section, de forme circulaire, carré, rectangle ou polygonale, comprise entre 1 et 100 microns carrés.
  7. Transistor à effet de champ (100) selon l’une des revendications précédentes, dans lequel les vias conducteurs (22) comprennent un matériau conducteur électrique choisi parmi le cuivre et l’aluminium.
  8. Transistor à effet de champ (100) selon l’une des revendications précédentes, comprenant une couche superficielle semi-conductrice (5) comprenant un empilement à base de matériaux III-N, en particulier à base de matériau GaN et AlGaN, dans laquelle le canal de conduction consiste en une couche de gaz d’électrons à deux dimensions.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110186858A1 (en) * 2009-08-04 2011-08-04 John Roberts Gallium Nitride Power Devices Using Island Topography
EP2639829A2 (fr) * 2012-03-15 2013-09-18 International Rectifier Corporation Commutateur composite du groupe III-V et du groupe IV
US20150243657A1 (en) * 2013-09-10 2015-08-27 Delta Electronics, Inc. Semiconductor device and semiconductor device package using the same
US20180248041A1 (en) * 2017-02-24 2018-08-30 International Business Machines Corporation Independent gate finfet with backside gate contact
US10103233B1 (en) * 2017-09-29 2018-10-16 Nxp Usa, Inc. Transistor die with drain via arrangement, and methods of manufacture thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110186858A1 (en) * 2009-08-04 2011-08-04 John Roberts Gallium Nitride Power Devices Using Island Topography
EP2639829A2 (fr) * 2012-03-15 2013-09-18 International Rectifier Corporation Commutateur composite du groupe III-V et du groupe IV
US20150243657A1 (en) * 2013-09-10 2015-08-27 Delta Electronics, Inc. Semiconductor device and semiconductor device package using the same
US20180248041A1 (en) * 2017-02-24 2018-08-30 International Business Machines Corporation Independent gate finfet with backside gate contact
US10103233B1 (en) * 2017-09-29 2018-10-16 Nxp Usa, Inc. Transistor die with drain via arrangement, and methods of manufacture thereof

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