FR3111756A1

FR3111756A1 - Dispositif amplificateur d'erreur

Info

Publication number: FR3111756A1
Application number: FR2006326A
Authority: FR
Inventors: Kuno Lenz
Original assignee: STMicroelectronics Alps SAS
Current assignee: STMicroelectronics Alps SAS
Priority date: 2020-06-17
Filing date: 2020-06-17
Publication date: 2021-12-24
Anticipated expiration: 2040-06-17
Also published as: FR3111756B1; US20210399702A1; US11824504B2

Abstract

Dispositif amplificateur d'erreur La présente description concerne un dispositif (AMP) comprenant deux étages amplificateurs d'erreur (E1, E2) ayant leurs premières entrées (E_i1) connectées, leurs deuxièmes entrées (E_i2) connectées et leurs sorties (E_o) reliée à une sortie (AMP_o) du dispositif, chaque étage comprenant un amplificateur opérationnel (200) ; un circuit (202) de calibration de l'amplificateur ; un interrupteur (IT1) reliant une entrée (2001) de l'amplificateur à la première entrée (E_i1) ; un interrupteur (IT2) reliant une autre entrée (2002) de l'amplificateur à la deuxième entrée (E_i2) ; un interrupteur (IT3) reliant une sortie (2003) de l'amplificateur à la sortie (E_o) de l'étage ; un interrupteur (IT4) dont l'état fermé court-circuite les entrées de l'amplificateur ; et un interrupteur (IT5) reliant la sortie de l'amplificateur au circuit de calibration. Figure pour l'abrégé : Fig. 2

Description

Dispositif amplificateur d'erreur

La présente description concerne de façon générale les circuits électroniques, et plus particulièrement les dispositifs amplificateurs d'erreur.

On connait des dispositifs amplificateurs d'erreur, par exemple des amplificateurs opérationnels, ayant deux entrées et une sortie configurée pour fournir un signal représentatif d'une erreur, ou différence, entre ces deux entrées.

De très nombreux dispositifs électroniques comprennent un dispositif amplificateur d'erreur disposé dans une boucle de contre réaction ou d'asservissement. Lorsque le dispositif amplificateur d'erreur présente un décalage ("offset en anglais") intrinsèque entre ses entrées, cela fausse la contre réaction ou l'asservissement, ou, dit autrement, cela entraîne un mauvais fonctionnement du dispositif électronique comprenant cette boucle de contre réaction ou d'asservissement.

Il existe un besoin de pallier tout ou partie des inconvénients des dispositifs amplificateurs d'erreur usuels, par exemple lorsqu'ils sont utilisés dans des dispositifs connus de fourniture d'un courant de mesure proportionnel et inférieur à un courant de puissance dont on désire connaître la valeur.

Un mode de réalisation pallie tout ou partie des inconvénients des dispositifs amplificateurs d'erreurs connus.

Un mode de réalisation prévoit un dispositif amplificateur d'erreur comprenant :
une première entrée, une deuxième entrée et une sortie ; et
deux étages amplificateurs d'erreur comprenant chacun :
une première entrée connectée à la première entrée du dispositif ;
une deuxième entrée connectée à la deuxième entrée du dispositif ;
une sortie reliée à la sortie du dispositif ;
un amplificateur opérationnel ;
un circuit de calibration de l'amplificateur opérationnel ;
un premier interrupteur reliant une première entrée de l'amplificateur opérationnel à la première entrée de l'étage ;
un deuxième interrupteur reliant une deuxième entrée de l'amplificateur opérationnel à la deuxième entrée de l'étage ;
un troisième interrupteur reliant une sortie de l'amplificateur opérationnel à la sortie de l'étage ;
au moins un quatrième interrupteur configuré, à l'état fermé, pour court-circuiter les première et deuxième entrées de l'amplificateur opérationnel ; et
un cinquième interrupteur reliant la sortie de l'amplificateur opérationnel à une première entrée du circuit de calibration.

Selon un mode de réalisation, chaque étage est configuré pour mettre en œuvre une phase de calibration de l'amplificateur opérationnel de l'étage lorsque les premier, deuxième et troisième interrupteurs de l'étage sont ouverts et que les quatrième et cinquième interrupteurs de l'étage sont fermés.

Selon un mode de réalisation, chaque étage est configuré, lors d'une phase d'amplification d'erreur où les premier, deuxième et troisième interrupteurs de l'étage sont fermés et que les quatrième et cinquième interrupteurs de l'étage sont ouverts, pour fournir, sur sa sortie, un signal de sortie de l'étage représentatif d'une différence entre les première et deuxième entrées de l'étage.

Selon un mode de réalisation, le dispositif comprend en outre un circuit de commande des interrupteurs des deux étages, le circuit de commande étant configuré pour que, lorsqu'un des deux étages est dans une phase de calibration, l'autre étage est dans une phase d'amplification d'erreur, et inversement.

Selon un mode de réalisation, pour chacun des deux étages, le circuit de commande est configuré pour :
maintenir fermés les premier, deuxième et troisième interrupteurs de l'étage et maintenir ouverts les quatrième et cinquième interrupteurs de l'étage lorsque l'étage est dans une phase d'amplification d'erreur ; et
maintenir ouverts les premier, deuxième et troisième interrupteurs de l'étage et maintenir fermés les quatrième et cinquième interrupteurs de l'étage lorsque l'étage est dans une phase de calibration.

Selon un mode de réalisation, dans chacun des deux étages, une deuxième entrée du circuit de calibration est connectée à un noeud d'application d'un potentiel, le circuit de calibration comprenant, de préférence, une capacité connectée entre ses première et deuxième entrées.

Selon un mode de réalisation, dans chacun des deux étages, le circuit de calibration est configuré pour fournir à l'amplificateur opérationnel de l'étage au moins un signal de calibration à partir d'une différence de potentiel entre ses première et deuxième entrées.

Selon un mode de réalisation, dans chacun des deux étages, le circuit de calibration comprend :
une source de courant ;
un premier transistor MOS ayant une source connectée à une borne de la source de courant, une grille connectée à la première entrée du circuit de calibration et un drain connecté à un premier noeud interne de l'amplificateur opérationnel de l'étage ; et
un deuxième transistor MOS identique audit premier transistor MOS, ayant une source connectée à ladite borne de la source de courant, une grille connectée à la deuxième entrée du circuit de calibration et un drain connecté à un deuxième noeud interne de l'amplificateur opérationnel de l'étage.

Selon un mode de réalisation, dans chacun des deux étages, l'amplificateur opérationnel comprend une paire différentielle connectée aux première et deuxième entrées de l'amplificateur opérationnel et aux premier et deuxième noeuds internes de l'amplificateur.

Selon un mode de réalisation, dans chacun des deux étages, la paire différentielle comprend un premier transistor MOS ayant une grille connectée à la première entrée de l'amplificateur opérationnel et un drain connecté au premier noeud interne, et un deuxième transistor MOS, identique audit premier transistor MOS, ayant une grille connectée à la deuxième entrée de l'amplificateur opérationnel et un drain connecté au deuxième noeud interne.

Selon un mode de réalisation, dans chacun des étages, l'amplificateur opérationnel comprend un étage de sortie, de préférence un étage cascode replié, reliant la paire différentielle à la sortie de l'amplificateur opérationnel.

Selon un mode de réalisation, la sortie de chaque étage est connectée à la sortie du dispositif.

Selon un mode de réalisation, le dispositif comprend en outre un étage de gain ayant une entrée connectée à la sortie de chacun des deux étages et une sortie connectée à la sortie du dispositif, et, de préférence, une capacité connectée entre l'entrée et la sortie de l'étage de gain.

Un autre mode de réalisation prévoit un dispositif de fourniture d'un courant de mesure comprenant :
une première branche configurée pour fournir un premier courant, la première branche comprenant un premier transistor MOS ayant un drain connecté à un premier noeud d'application d'un potentiel d'alimentation et une source connectée à la première entrée d'un dispositif amplificateur d'erreur tel que décrit ;
une deuxième branche configurée pour fournir le courant de mesure proportionnel et inférieur au premier courant, la deuxième branche comprenant un deuxième transistor MOS ayant un drain connecté au premier noeud et une grille connectée à une grille dudit premier transistor MOS, et un troisième transistor MOS connecté à une source dudit deuxième transistor MOS, en série avec ledit deuxième transistor MOS, la source dudit deuxième transistor MOS étant connectée à la deuxième entrée du dispositif amplificateur d'erreur et la sortie du dispositif amplificateur d'erreur étant connectée à une grille du troisième transistor MOS.

Selon un mode de réalisation, un rapport d'une largeur par une longueur du premier transistor de la première branche est égal à K fois un rapport d'une largeur par une longueur du deuxième transistor de la deuxième branche, avec K supérieur à 1000, de préférence à 10000.

Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :

la figure 1 représente, de manière schématique et sous la forme d'un circuit, un exemple d'un dispositif de fourniture d'un courant de mesure ;

la figure 2 représente, de manière schématique et sous la forme d'un circuit, un mode de réalisation d'un dispositif de fourniture d'un courant de mesure ;

la figure 3 représente, de manière plus détaillée et sous la forme d'un circuit, un mode de réalisation d'une partie du dispositif de la figure 2 ;

la figure 4 représente, de manière plus détaillée et sous la forme d'un circuit, un mode de réalisation d'une autre partie du dispositif de la figure 2 ;

la figure 5 représente, de manière schématique et sous la forme d'un circuit, une variante de réalisation du dispositif de la figure 2 ; et

la figure 6 représente, de manière plus détaillée et sous la forme d'un circuit, un mode de réalisation d'une partie du dispositif de la figure 5.

De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.

Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés.

Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés (en anglais "coupled") entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés par l'intermédiaire d'un ou plusieurs autres éléments.

Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures.

Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.

Dans la suite de la description, on considère, à titre d'exemple d'application, un dispositif de fourniture d'un courant de mesure comprenant un dispositif amplificateur d'erreur, étant entendu que les modes de réalisation et variantes de dispositifs amplificateurs d'erreur décrits ici peuvent être utilisés dans d'autres application, par exemple dans une boucle d'asservissement du rapport cyclique d'un signal d'un convertisseur de tension où le rapport cyclique est asservi sur la base de la différence entre une valeur de consigne d'une tension de sortie du convertisseur et une valeur courante de cette tension de sortie.

Un dispositif de fourniture d'un courant de mesure est configuré pour fournir un courant de mesure proportionnel à un courant de puissance, le courant de puissance ayant par exemple une valeur supérieure ou égale à 1 ampère. En raison de sa valeur élevée, il n'est pas souhaitable de mesurer directement le courant de puissance. Le dispositif de fourniture du courant de mesure est alors configuré pour que le courant de mesure soit plus faible que le courant de puissance, par exemple au moins 1000 fois plus faible, de sorte qu'il puisse être mesuré par un circuit usuel de mesure d'un courant, et qu'une valeur du courant de puissance puisse être déduite de la valeur du courant de mesure.

La figure 1 représente, de manière schématique et sous la forme d'un circuit, un exemple d'un dispositif 1 de fourniture d'un courant de mesure Imes.

Le dispositif 1 comprend une première branche 100, dite branche de puissance. La branche 100 comprend un transistor MOS ("Metal Oxide Semiconductor" – métal oxyde semiconducteur) T1, par exemple à canal N. Le drain du transistor T1 est connecté à un noeud 104 d'application d'un potentiel VH d'alimentation. La source S1 du transistor T1 est connectée à un noeud 106 de fourniture d'un premier courant I, dit courant de puissance. A titre d'exemple, le potentiel VH est fourni par une source de tension, par exemple une batterie, et est par exemple égal à 14 V ou à 48 V.

La circulation du courant I dans le transistor T1, c’est-à-dire entre son drain et sa source S1, et donc la fourniture du courant I au noeud 106, est conditionné par un signal cmd appliqué à la grille du transistor T1, qui détermine l'état passant ou bloqué du transistor T1.

Pour obtenir un deuxième courant Imes, dit courant de mesure, qui soit plus faible et proportionnel au courant I, le dispositif 1 comprend une deuxième branche 108, dite branche de mesure.

La branche 108 comprend un transistor MOS T2, à canal du même type que celui du canal du transistor T1, dans cet exemple à canal N, et un transistor MOS 112, par exemple à canal P. Les transistors T2 et 112 sont connectés en série. Le drain du transistor T2 est connecté au noeud 104. La grille du transistor T2 est connectée à la grille du transistor T1, et reçoit donc le même signal de commande cmd. La source S2 du transistor T2 est connectée à la source du transistor 112. Le drain du transistor 112 est connecté à un noeud 114 de fourniture du courant Imes.

Le transistor T2 est K fois plus petit que le transistor T1. Dit autrement, le transistor T1 a un rapport de dimensions W/L, avec W la largeur du transistor T1, c’est-à-dire la largeur de sa grille, et L la longueur du transistor T1, c’est-à-dire la longueur de sa grille, égal à K fois celui du transistor T2. Le rapport de dimension K entre les transistors T1 et T2 est par exemple égal à au moins 1000, voire à au moins 10000. Par exemple, le transistor T1 est mis en œuvre au moyen de K transistors T2 en parallèle.

Comme les transistors T1 et T2 ont leurs grilles connectées entre elles et leurs drains connectés au même noeud 104, et que le transistor T1 est K fois plus gros que le transistor T2, pour que le courant Imes soit égal à 1/K fois le courant I, il suffit que le potentiel de la source S2 du transistor T2 soit égal à celui de la source S1 du transistor T1. Dit autrement, il faut asservir la branche de mesure 108 à partir de la branche de puissance 100.

Pour cela, le dispositif 1 comprend un dispositif amplificateur d'erreur, ici un amplificateur opérationnel 116, configuré pour asservir la branche de mesure 108 à partir de la branche de puissance 100. Plus particulièrement, l'amplificateur 116 est configuré pour commander le transistor 112 de sorte que le potentiel de la source S2 du transistor T2 soit égal au potentiel de la source S1 du transistor T1. L'amplificateur 116 a une entrée inverseuse (-) connectée à la source S2 du transistor T2, donc à la source du transistor 112, et une entrée non inverseuse (+) connectée à la source S1 du transistor T1. En outre, la sortie de l'amplificateur 116 est connectée à la grille du transistor 112.

L'amplificateur opérationnel 116, s'il était parfait, commanderait le transistor 112 de sorte que ces entrées inverseuse et non inverseuse soient égales. Il en résulterait que le potentiel de la source S2 du transistor T2 serait égal à celui de la source S1 du transistor T1, donc que le courant Imes serait égal à 1/K fois le courant I.

Toutefois, en pratique, il existe un décalage, ou dérive, intrinsèque entre les entrées inverseuse et non inverseuse de l'amplificateur 116. Ainsi, en pratique, lorsque le dispositif 1 est en régime stationnaire, et que les potentiels des sources S1 et S2 devraient être égaux, ce décalage de potentiel se retrouve entre ses entrées inverseuse et non inverseuse, donc entre la valeur du potentiel de la source S1 et celle du potentiel de la source S2. Il en résulte que le courant Imes n'est pas égal à 1/K fois le courant I. La valeur du courant I qui peut être déduite de la mesure du courant Imes est alors entachée d'une erreur.

La figure 2 représente un mode de réalisation d'un dispositif 2 de fourniture d'un courant de mesure Imes'. Le dispositif 2 diffère du dispositif 1 en ce qu'il comprend un dispositif amplificateur d'erreur AMP (délimité par des traits en pointillé en figure 2) à la place de l'amplificateur 116.

Plus particulièrement, le dispositif 2 comprend, comme le dispositif 1, la branche de puissance 100 dans laquelle circule le courant de puissance I, et la branche de mesure 108 dans laquelle circule le courant de mesure Imes'.

Le dispositif 2 est configuré pour fournir le courant de mesure Imes' à une valeur égale à 1/K fois la valeur du courant I.

Le dispositif AMP comprend une entrée AMP_i1, une entrée AMP_i2 et une sortie AMP_o. Comme l'amplificateur 116 du dispositif 1 de la figure 1, le dispositif AMP est configuré pour que sa sortie AMP_o fournisse un signal, typiquement un potentiel, représentatif d'une erreur, ou différence, entre ses entrées AMP_i1 et AMP_i2, et, plus exactement, entre un signal, typiquement un potentiel, reçu par son entrée AMP_i1 et un signal, typiquement un potentiel, reçu par son entrée AMP_i2. Ainsi, dans le dispositif 2, l'entrée AMP_i1 est reliée, de préférence connectée, à la source S1 du transistor T1, l'entrée AMP_i2 est reliée, de préférence connectée, à la source S2 du transistor T2, et la sortie AMP_o est reliée, de préférence connectée, à la grille du transistor 112.

Le dispositif AMP comprend deux étages identiques E1 et E2, les étages E1 et E2 étant délimités par des traits en pointillé en figure 2. Chaque étage E1, E2 comprend une entrée E_i1 reliée, de préférence connectée, à l'entrée AMP_i1, une entrée E_i2 reliée, de préférence connectée, à l'entrée AMP_i2, et une sortie E_o reliée, par exemple connectée comme cela est représenté en figure 2, à la sortie AMP_o. Chaque étage E1, E2 est un amplificateur d'erreur. Plus particulièrement, chaque étage E1, E2 est configuré, lorsqu'il n'est pas dans une phase de calibration, pour fournir sur sa sortie E_o un signal représentatif de la différence de potentiel entre ses entrées E_i1 et E_i2.

Chaque amplificateur d'erreur E1, E2 comprend un amplificateur opérationnel 200 et un circuit 202 de calibration de l'amplificateur opérationnel 200 de l'étage, chaque circuit 202 étant délimité par des traits en pointillé en figure 2. En outre, chaque amplificateur d'erreur E1, E2, comprend un interrupteur IT1 reliant une entrée 2001 de l'amplificateur opérationnel 200 de l'étage, par exemple l'entrée non inverseuse (+), à l'entrée E_i1 de l'étage, un interrupteur IT2 reliant une entrée 2002 de l'amplificateur opérationnel 200 de l'étage, par exemple l'entrée inverseuse (-), à l'entrée E_i2 de l'étage, un interrupteur IT3 reliant une sortie 2003 de l'amplificateur opérationnel 200 de l'étage à la sortie E_o de l'étage, au moins un interrupteur IT4 configuré, à l'état fermé, pour court-circuiter les entrées 2001 et 2002 de l'amplificateur opérationnel 200 de l'étage, et un interrupteur IT5 reliant la sortie 2003 de l'amplificateur opérationnel 200 de l'étage à une entrée i1 du circuit de calibration 202 de l'étage.

Selon le mode de réalisation illustré par la figure 2, chaque étage E1, E2 comprend un seul interrupteur IT4 connecté entre les entrées 2001 et 2002 de l'amplificateur 200 de l'étage. Dit autrement, cet interrupteur IT4 a une borne de conduction connectée à l'entrée 2001 de l'amplificateur 200, et une autre borne de conduction connectée à l'entrée 2002 de l'amplificateur 200.

Selon une variante de réalisation non représentée, chaque étage E1, E2 comprend deux interrupteurs IT4, à savoir un premier interrupteur IT4 reliant l'entrée 2001 de l'amplificateur 200 de l'étage à un noeud d'application d'un potentiel, par exemple un potentiel différent du potentiel VH, par exemple un potentiel d'alimentation ayant une valeur plus faible que celle du potentiel VH, et un deuxième interrupteur IT4 reliant l'entrée 2002 de l'amplificateur 200 de l'étage à ce même noeud.

Le circuit 202 de chaque étage E1, E2 comprend une entrée i2 connectée à un noeud d'application d'un potentiel Vref. Le circuit 202 de chaque étage E1, E2 est configuré pour fournir un ou plusieurs signaux de calibration à l'amplificateur 200 de l'étage, et plus particulièrement à un ou plusieurs noeuds internes de l'amplificateur 200. Le ou les signaux de calibration fournis à l'amplificateur 200 sont des signaux de compensation du décalage de potentiel entre les entrées 2001 et 2002 de l'amplificateur 200. Le ou les signaux de compensation fourni par chaque circuit 202 sont représentatifs d'un décalage de potentiel entre les entrées i1 et i2 de ce circuit 202.

Chaque étage E1, E2 est configuré pour mettre en œuvre des première et deuxième phases de fonctionnement alternées. Lorsqu'un étage E1 ou E2 est dans une première phase de fonctionnement, qui correspond en pratique à une phase de calibration de son amplificateur 200, ses interrupteurs IT1, IT2 et IT3 sont ouverts et ses interrupteurs IT4 et IT5 sont fermés. En outre, lorsqu'un étage E1 ou E2 est dans une deuxième phase de fonctionnement, qui correspond en pratique à une phase d'amplification d'erreur où la sortie E_o de l'étage fournit le signal représentatif de l'écart entre les entrées E_i1 et E_i2 de cet étage, ses interrupteurs IT1, IT2 et IT3 sont fermés et ses interrupteurs IT4 et IT5 sont ouverts.

Le dispositif 2, de préférence le dispositif AMP, comprend un circuit CRTL de commande des interrupteurs IT1, IT2, IT3, IT4 et IT5 des étages E1 et E2. Le circuit de commande CTRL est configuré pour que, lorsqu'un des étages E1 et E2 est dans une première phase de fonctionnement, l'autre étage est dans une deuxième phase de fonctionnement, et inversement. En outre, le circuit CTRL est configuré pour alterner celui des étages E1 et E2 qui est dans la première phase de fonctionnement.

Dit autrement, le circuit CTRL est configuré, pour chacun des deux étages E1 et E2, pour maintenir fermés les interrupteurs IT1, IT2 et IT3 de l'étage et maintenir ouverts les interrupteurs IT4 et IT5 de l'étage lorsque l'étage est dans une première phase de fonctionnement, et pour maintenir ouverts les interrupteurs IT1, IT2 et IT3 de l'étage et maintenir fermés les interrupteurs IT4 et IT5 de l'étage lorsque l'étage est dans une deuxième phase de fonctionnement.

Ainsi, les étages E1 et E2 asservissent en alternance l'un par rapport à l'autre la branche de mesure 108 du dispositif 2. Dit autrement, quand la branche 108 est asservie par l'étage E2, l'étage E1 n'asservit pas la branche 108, et, à l'inverse, quand la branche 108 est asservie par l'étage E1, l'étage E2 n'asservit pas la branche 108.

Plus particulièrement, chacun des étages amplificateurs d'erreur E1 et E2 est configuré, lorsqu'il est dans une première phase de fonctionnement, pour que le signal ou potentiel disponible sur sa sortie E_o, donc le signal disponible sur la sortie AMP_o du dispositif AMP, permette de commander le transistor 112 de manière que le potentiel de la source S2 du transistor T2 soit égal au potentiel de la source S1 du transistor T1, c’est-à-dire de manière que la différence entre les potentiels des sources S1 et S2 soit nul. Ainsi, si le potentiel de la source S2 devient différent de celui de la source S1, le potentiel de la sortie AMP_o du dispositif AMP est modifié de manière correspondante, causant une modification du potentiel de grille du transistor 112 qui entraîne une modification du potentiel de la source S2 du transistor T2 qui redevient alors égal, après une période transitoire, à celui de la source S1 du transistor T1.

Un avantage de prévoir de deux étages E1 et E2 amplificateurs d'erreur asservissant en alternance la branche 108 à partir de la branche 100 est que la phase de calibration, ou d'auto calibration, de l'étage E1 ou E2 qui n'est pas en train d'asservir la branche 108 peut être mise en œuvre alors que la branche 108 reste asservie par l'autre étage respectivement E2 ou E1. Ainsi, la branche 108 est asservie de manière continue par le dispositif AMP.

En outre, la mise en œuvre de phases de calibration pour chacun des deux étages E1 et E2 permet de supprimer le décalage de potentiel entre les entrées AMP_i1 et AMP_i2 du dispositif AMP. Ainsi, le dispositif AMP permet d'asservir la branche 108 à partir de la branche 100 de manière que la valeur d'un courant Imes' dans la branche 108 soit égale à 1/K fois la valeur du courant I.

En effet, lors de chaque phase de calibration de chaque étage E1, E2, les entrées 2001 et 2002 de l'amplificateur 200 de l'étage sont court-circuitées et la sortie 2003 de l'amplificateur 200 de l'étage, c’est-à-dire le niveau de potentiel fourni par la sortie 2003 de l'amplificateur 200, est alors représentative du décalage de potentiel entre ces entrées 2001 et 2002. A titre d'exemple, le potentiel de la sortie 2003 de l'amplificateur 200 est alors égal au décalage de potentiel entre les entrées 2001 et 2002 multiplié par le gain de boucle ouverte de l'amplificateur 200. Comme l'interrupteur IT5 de l'étage est fermé, la sortie 2003 de l'amplificateur 200 se retrouve sur l'entrée i1 du circuit 202. La différence de potentiel entre les entrées i1 et i2 du circuit 202 est alors représentative du décalage de potentiel entre les entrées 2001 et 2002 de l'amplificateur 200. Le ou les signaux de calibration de l'amplificateur 200 fournis par le circuit 202 sont alors déterminés par la différence de potentiel entre les entrées i1 et i2 du circuit 202, de manière à compenser le décalage de potentiel entre les entrées 2001 et 2002 de l'amplificateur 200.

A titre d'exemple, la valeur du potentiel Vref est choisie sensiblement égale à celle du potentiel de la sortie 2003 de l'amplificateur 200 lorsque l'étage est dans une première phase de fonctionnement, de manière à décaler le moins possible les paramètres de l'amplificateur 200. Selon un autre exemple, la valeur du potentiel Vref est quelconque dès lors qu'elle n'entraîne pas une saturation de l'amplificateur 200 lorsque l'étage est dans une première phase de fonctionnement.

Selon un mode de réalisation, le circuit 202 de chaque étage E1, E2 est configuré pour fournir deux courants, la différence entre ces deux courants étant déterminée par la différence de potentiel entre les entrées i1 et i2 du circuit 202. Ces deux courants sont de préférence fournis respectivement à deux sorties d'une paire différentielle de l'amplificateur 200.

Selon un mode de réalisation, le circuit 202 de chaque étage E1, E2 comprend un circuit 204 configuré pour fournir le ou les signaux de calibration à l'amplificateur 200 de l'étage à partir de la différence de potentiel entre ses entrées i1 et i2.

Selon un mode de réalisation, chaque circuit 204 comprend deux transistors MOS identiques ayant leurs sources connectées entre elles et à un noeud de fourniture d'un courant de polarisation. Un des deux transistors a sa grille connectée à l'entrée i1 du circuit 202 et fournit un premier courant de compensation à un premier noeud interne de l'amplificateur 200, l'autre des deux transistors ayant sa grille connectée à l'entrée i2 du circuit 202 et fournissant un deuxième courant de compensation à un deuxième noeud interne de l'amplificateur 200.

Selon un mode de réalisation, pour chaque étage E1, E2, la différence de potentiel entre les entrées i1 et i2 du circuit 202 est mémorisée à la fin de chaque phase de calibration de sorte que, pour la première phase de fonctionnement suivante, le ou les signaux de sortie du circuit 202 compensent le décalage de potentiel entre les entrées 2001 et 2002 de l'amplificateur 200.

Selon un mode de réalisation, chaque circuit 202 comprend une capacité C connectée entre ses entrées i1 et i2. Cette capacité C permet de mettre en œuvre la mémorisation décrite ci-dessus. En effet, lorsque l'interrupteur IT5 commute de l'état fermé à l'état ouvert, la différence de potentiel entre les entrées i1 et i2 est mémorisée aux bornes de la capacité C.

Pour commander le transistor 112, plutôt que de prévoir le dispositif AMP comprenant les deux étages E1 et E2, on aurait pu penser utiliser un seul des étages E1 et E2, par exemple l'étage E1, et un amplificateur opérationnel supplémentaire. La sortie de l'étage E1 aurait été reliée au potentiel Vref par une capacité de mémorisation et à un noeud interne de l'amplificateur opérationnel supplémentaire. L'amplificateur opérationnel supplémentaire aurait eu son entrée inverseuse et son entrée non inverseuse connectées respectivement à la source S2 du transistor T2 et à la source S1 du transistor T1. Dans ce cas, l'étage E1, dans lequel le décalage de potentiel entre les entrées 2001 et 2002 de l'amplificateur 200 aurait été compensé par la mise en œuvre de première et deuxième phases alternées, aurait permis de charger la capacité de mémorisation de façon à compenser le décalage de potentiel entre les entrées de l'amplificateur opérationnel supplémentaire.

Toutefois, dans un tel montage, une capacité de compensation aurait été nécessaire entre la sortie de l'amplificateur supplémentaire et un noeud interne de l'amplificateur supplémentaire pour stabiliser la boucle comprenant l'étage E1, l'amplificateur supplémentaire et le transistor 112. Cette capacité de compensation aurait alors formé un chemin conducteur de la grille du transistor 112 à la capacité de mémorisation. Ainsi, lors d'un changement de valeur du signal cmd, par exemple une commutation entre deux niveaux de potentiel correspondant par exemple à deux états binaires du signal cmd, la variation de la sortie de l'amplificateur supplémentaire qui en aurait résulté aurait perturbé la capacité de mémorisation, et le décalage de potentiel entre les entrées inverseuse et non inverseuse de l'amplificateur supplémentaire n'aurait plus été compensé.

Dans le dispositif 2 décrit ci-dessus, l'état ouvert de l'interrupteur IT5 de l'étage E1, E2 qui est dans une première phase de fonctionnement permet d'isoler la capacité C de cet étage des sorties 2003 des amplificateurs 200 des étages E1 et E2. Ainsi, la calibration de l'amplificateur 200 d'un étage E1, E2, qui est mémorisée dans la capacité C de cet étage E1, E2, n'est pas modifiée pendant les premières phases de fonctionnement de cet étage.

En outre, l'état ouvert de l'interrupteur IT3 de l'étage E1, E2 qui est dans une deuxième phase de fonctionnement permet d'isoler la capacité C de cet étage de la sortie 2003 de l'amplificateur 200 de l'autre étage. Ainsi, lors d'une phase de calibration d'un étage E1, E2, l'autre étage n'a pas d'influence sur la calibration.

La figure 3 représente, de manière plus détaillée et sous la forme d'un circuit, un mode de réalisation d'un circuit 202 du dispositif 2 de la figure 2.

Le circuit 204 du circuit 202 est délimité par des traits en pointillés en figure 3.

Le circuit 204 comprend une source de courant 300 configurée pour fournir un courant de polarisation Ibias.

Le circuit 204 comprend en outre deux transistors MOS 302 et 304 identiques. Les deux transistors 302 et 304 ont leurs sources connectées à une borne de la source de courant 300. Le transistor 302 a sa grille connectée à l'entrée i1 du circuit 202 et son drain connecté à une sortie o1 du circuit 202. De manière symétrique, le transistor 304 a sa grille connectée à l'entrée i2 du circuit 202 et son drain connecté à une sortie o2 du circuit 202. Dans cet exemple, les transistors 302 et 304 sont à canal N.

L'autre borne de la source de courant 300 est connectée à un noeud 306 d'application d'un potentiel d'alimentation VL, différent du potentiel d'alimentation VH (figure 2), et, dans cet exemple, plus faible que le potentiel VH. Le potentiel VL est par exemple obtenu à partir du potentiel VH, par exemple de sorte que la différence entre les potentiels VH et VL soit constante, par exemple égale à 3,3 V. Le potentiel VL est alors une masse flottante. De préférence, le potentiel VL est le potentiel de référence par rapport auquel sont référencés tous les potentiels du dispositif 2 (figure 2), et plus particulièrement du dispositif AMP.

Dans le mode de réalisation de la figure 3, le circuit 202 est configuré pour fournir un courant Icomp1 à sa sortie o1, et un courant Icomp2 à sa sortie o2. La différence de valeur entre les courants Icomp1 et Icomp2 est représentative de la différence de potentiel entre les entrées i1 et i2 du circuit 202, ou, dit autrement, est déterminée par cette différence de potentiel.

Selon un mode de réalisation, l'amplificateur 200 relié au circuit 202 comprend une paire différentielle connectée aux entrées 2001 et 2002 de l'amplificateur 200 et à deux noeuds internes de l'amplificateur 200, la sortie o1 et la sortie o2 du circuit 202 étant connectées respectivement à l'un et l'autre de ces deux noeuds internes. Par exemple, l'un des deux noeuds internes est une première sortie de la paire différentielle, l'autre des deux noeuds étant une deuxième sortie de la paire différentielle.

La figure 4 représente, de manière plus détaillée et sous la forme d'un circuit, un mode de réalisation d'un amplificateur 200 du dispositif 2 de la figure 2.

L'amplificateur 200 comprend une paire différentielle 400, délimitée par des traits en pointillé en figure 4.

La paire différentielle 400 est connectée entre un noeud d'application d'un premier potentiel d'alimentation de l'amplificateur 200, de préférence le noeud 104 au potentiel VH (figure 2), et un noeud d'application d'un deuxième potentiel d'alimentation de l'amplificateur 200, de préférence le noeud 306 au potentiel VL (figure 3), ici via un étage de sortie 402 de l'amplificateur opérationnel 200.

La paire différentielle constitue l'étage d'entrée de l'amplificateur 200.

La paire différentielle 400 est connectée aux entrées 2001 et 2002 de l'amplificateur 200. La paire différentielle 400 comprend, dans cet exemple, deux sorties 4001 et 4002. Les sorties 4001 et 4002 fournissent des courants respectifs Idiff1 et Idiff2, dont les valeurs sont déterminées par la différence entre le potentiel de l'entrée 2001 de l'amplificateur 200 et le potentiel de l'entrée 2002 de l'amplificateur 200.

Selon un mode de réalisation, le circuit 204 (figures 2 et 3) est configuré pour fournir deux courants de compensation ou calibrage, et plus précisément un courant de compensation différent à chaque sortie 4001 et 4002 de la paire différentielle 400. De préférence, le circuit 204 (figure 2) est celui décrit en relation avec la figure 3, la sortie o1 du circuit 200 fournissant le courant Icomp1 étant connectée à la sortie 4001 de la paire différentielle 400 et la sortie o2 du circuit 204 fournissant le courant Icomp2 étant connectée à la sortie 4002 de la paire différentielle 400.

Selon un mode de réalisation, la paire différentielle 400 comprend une source de courant 406 configurée pour fournir un courant de polarisation. La paire différentielle 400 comprend en outre deux transistors MOS identiques 408 et 410. Dans cet exemple, les transistors 408 et 410 sont à canal N.

Les deux transistors 408 et 410 ont leurs sources connectées à une borne de la source de courant 406, l'autre borne de la source de courant 406 étant connectée au noeud 306 d'application du potentiel d'alimentation VL.

Le transistor 408 a sa grille connectée à l'entrée 2001 de l'amplificateur 200 et son drain connecté à la sortie 4001 de la paire différentielle 400. Bien que cela ne soit pas visible en figure 4, le drain du transistor 408 est en outre relié au noeud 104 via l'étage de sortie 402.

De manière symétrique, le transistor 410 a sa grille connectée à l'entrée 2002 de l'amplificateur 200 et son drain connecté à la sortie 4002 de la paire différentielle 400. Bien que cela ne soit pas visible en figure 4, le drain du transistor 410 est en outre relié au noeud 104 via l'étage de sortie 402.

Les sorties 4001 et 4002 de la paire différentielle 400 sont reliées, de préférence connectées, à l'étage 402 de sortie de l'amplificateur 200. L'étage de sortie 402 de l'amplificateur 200 est configuré pour fournir le signal ou potentiel de sortie de l'amplificateur 200. La personne du métier est en mesure de mettre en œuvre l'étage de sortie 402 de l'amplificateur 200. A titre d'exemple, l'étage de sortie 402 est un étage cascode replié ("folded cascode").

Plus généralement, la personne du métier est en mesure de prévoir un amplificateur 200 qui soit différent de celui décrit en relation avec la figure 4. Par exemple, la personne du métier peut prévoir un amplificateur opérationnel 200 qui diffère de celui de la figure 4 en ce que :
il comprend un premier transistor MOS, par exemple à canal P, ayant une source connectée au noeud 104 et un drain et une grille connectés entre eux et au noeud 4001 ;
il comprend un deuxième transistor MOS identique au premier transistor, le deuxième transistor MOS ayant une source connectée au noeud 104, un drain connecté au noeud 4002, et une grille connectée au noeud 4001 ; et
son étage 402 de sortie relie, par exemple connecte, le noeud 4002 à la sortie 2003 de l'amplificateur 200, l'étage de sortie 402 étant alors, par exemple, une simple connexion du noeud 4002 à la sortie 2003.

La figure 5 représente, de manière schématique et sous la forme d'un circuit, une variante de réalisation du dispositif 2 de la figure 2. En figure 5, les étages E1 et E2 ont été représentés sous forme de blocs.

Le dispositif 2 de la figure 5 diffère de celui de la figure 2 en ce que la sortie de chaque étage E1, E2 n'est pas connectée directement à la grille du transistor 112. En effet, en figure 5, la sortie de chacun des étages E1 et E2 est connectée à une même entrée 5001 d'un étage de gain 500 dont la sortie 5002 est connectée à la grille du transistor 112. Dit autrement, dans chaque étage E1, E2, l'interrupteur IT3 (figure 2) est relié à la grille du transistor 112 par l'étage de gain 500.

De préférence, une capacité C1, dite capacité Miller, est connectée entre l'entrée 5001 et la sortie 5002 du circuit amplificateur 500. La capacité C1 permet de stabiliser la boucle de régulation constituée par les étages E1, E2, le circuit 500 et le transistor 112.

La figure 6 représente, de manière plus détaillée et sous la forme d'un circuit, un mode de réalisation du circuit amplificateur 500.

Le circuit 500 comprend un transistor MOS 502 connecté en série avec une source de courant 504, entre un noeud 506 d'application du potentiel VH et un noeud 508 d'application du potentiel VL. La grille du transistor 502 constitue l'entrée 5001 du circuit 500. Le drain du transistor 502 constitue la sortie 5002 du circuit 500 et est connecté à la source de courant 504.

Dans cet exemple, le transistor 502 est à canal P et a sa source connectée au noeud 506.

A titre d'exemple, dans le dispositif 2 décrit ci-dessus, le potentiel VH est par exemple de l'ordre de 48 V. A titre d'exemple, dans le dispositif 2 décrit ci-dessus K est égal à 33000.

Selon un mode de réalisation, le dispositif 2 décrit précédemment est entièrement mis en œuvre de manière intégré, c’est-à-dire qu'il fait partie d'un circuit intégré.

Selon un mode de réalisation, le noeud 106 du dispositif 2 est connecté à une première borne d'alimentation d'un moteur, une deuxième borne d'alimentation du moteur étant par exemple connecté à un dispositif de fourniture d'un autre courant de puissance.

Divers modes de réalisation et variantes ont été décrits. La personne du métier comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaîtront à la personne du métier. En particulier, la personne du métier est en mesure de mettre en œuvre des circuits 204 différents de celui décrit en relation avec la figure 3, en adaptant la connexion entre l'amplificateur 200 et la ou des sorties de ces autres circuits 204. Par exemple, la personne du métier est en mesure de concevoir un circuit 204 ne comprenant qu'un seul signal de sortie.

La personne du métier est également en mesure d'adapter le dispositif 2 décrit précédemment au cas où les amplificateurs 200 seraient différents de ce qui a été décrit en relation avec la figure 4.

La personne du métier est en mesure d'adapter le dispositif 2 au cas où le transistor 112 est à canal N, par exemple en connectant chaque interrupteur IT2 à la source S1 du transistor T1 plutôt qu'à la source S2 du transistor T2 comme cela a été décrit précédemment, et en connectant chaque interrupteur IT2 à la source S2 du transistor T2 plutôt qu'à la source S1 du transistor T1 comme cela a été décrit précédemment.

Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de la personne du métier à partir des indications fonctionnelles données ci-dessus.

Claims

Dispositif amplificateur d'erreur comprenant :
une première entrée (AMP_i1), une deuxième entrée (AMP_i2) et une sortie (AMP_o) ; et
deux étages amplificateurs d'erreur (E1, E2) comprenant chacun :
une première entrée (E_i1) connectée à la première entrée (AMP_i1) du dispositif (AMP) ;
une deuxième entrée (E_i2) connectée à la deuxième entrée (AMP_i2) du dispositif (AMP) ;
une sortie (E_o) reliée à la sortie (AMP_o) du dispositif (AMP) ;
un amplificateur opérationnel (200) ;
un circuit (202) de calibration de l'amplificateur opérationnel (200) ;
un premier interrupteur (IT1) reliant une première entrée (2001) de l'amplificateur opérationnel (200) à la première entrée (E_i1) de l'étage (E1, E2) ;
un deuxième interrupteur (IT2) reliant une deuxième entrée (2002) de l'amplificateur opérationnel (200) à la deuxième entrée (E_i2) de l'étage (E1, E2) ;
un troisième interrupteur (IT3) reliant une sortie (2003) de l'amplificateur opérationnel (200) à la sortie (E_o) de l'étage (E1, E2) ;
au moins un quatrième interrupteur (IT4) configuré, à l'état fermé, pour court-circuiter les première (2001) et deuxième (2002) entrées de l'amplificateur opérationnel (200) ; et
un cinquième interrupteur (IT5) reliant la sortie (2003) de l'amplificateur opérationnel (200) à une première entrée (i1) du circuit de calibration (202).
Dispositif selon la revendication 1, dans lequel chaque étage (E1, E2) est configuré pour mettre en œuvre une phase de calibration de l'amplificateur opérationnel (200) de l'étage (E1, E2) lorsque les premier (IT1), deuxième (IT2) et troisième (IT4) interrupteurs de l'étage (E1, E2) sont ouverts et que les quatrième (IT4) et cinquième (IT5) interrupteurs de l'étage (E1, E2) sont fermés.
Dispositif selon la revendication 2, dans lequel chaque étage (E1, E2) est configuré, lors d'une phase d'amplification d'erreur où les premier (IT1), deuxième (IT2) et troisième (IT3) interrupteurs de l'étage (E1, E2) sont fermés et que les quatrième (IT4) et cinquième (IT5) interrupteurs de l'étage (E1, E2) sont ouverts, pour fournir, sur sa sortie (E_o), un signal de sortie de l'étage représentatif d'une différence entre les première (E_i1) et deuxième (E_i2) entrées de l'étage (E1, E2).
Dispositif selon la revendication 3, comprenant en outre un circuit de commande (CTRL) des interrupteurs (IT1, IT2, IT3, IT4, IT5) des deux étages (E1, E2), le circuit de commande (CTRL) étant configuré pour que, lorsqu'un des deux étages (E1, E2) est dans une phase de calibration, l'autre étage est dans une phase d'amplification d'erreur, et inversement.
Dispositif selon la revendication 4, dans lequel, pour chacun des deux étages (E1, E2), le circuit de commande (CTRL) est configuré pour :
maintenir fermés les premier (IT1), deuxième (IT2) et troisième (IT3) interrupteurs de l'étage et maintenir ouverts les quatrième (IT4) et cinquième (IT5) interrupteurs de l'étage (E1, E2) lorsque l'étage (E1, E2) est dans une phase d'amplification d'erreur ; et
maintenir ouverts les premier (IT1), deuxième (IT2) et troisième (IT3) interrupteurs de l'étage et maintenir fermés les quatrième (IT4) et cinquième (IT5) interrupteurs de l'étage (E1, E2) lorsque l'étage (E1, E2) est dans une phase de calibration.
Dispositif selon l'une quelconque des revendications 1 à 5, dans lequel, dans chacun des deux étages (E1, E2), une deuxième entrée (i2) du circuit de calibration (202) est connectée à un noeud d'application d'un potentiel (Vref), le circuit de calibration (202) comprenant, de préférence, une capacité (C) connectée entre ses première (i1) et deuxième (i2) entrées.
Dispositif selon la revendication 6, dans lequel, dans chacun des deux étages (E1, E2), le circuit de calibration (202) est configuré pour fournir à l'amplificateur opérationnel (200) de l'étage (E1, E2) au moins un signal de calibration (Icomp1, Icomp2) à partir d'une différence de potentiel entre ses première (i1) et deuxième (i2) entrées.
Dispositif selon la revendication 7, dans lequel, dans chacun des deux étages (E1, E2), le circuit de calibration (202) comprend :
une source de courant (300) ;
un premier transistor MOS (302) ayant une source connectée à une borne de la source de courant (300), une grille connectée à la première entrée (i1) du circuit de calibration (202) et un drain connecté à un premier noeud interne (4001) de l'amplificateur opérationnel (200) de l'étage (E1, E2) ; et
un deuxième transistor MOS (304) identique audit premier transistor MOS (302), ayant une source connectée à ladite borne de la source de courant (300), une grille connectée à la deuxième entrée (i2) du circuit de calibration (202) et un drain connecté à un deuxième noeud interne (4002) de l'amplificateur opérationnel (200) de l'étage (E1, E2).
Dispositif selon la revendication 8, dans lequel, dans chacun des deux étages (E1, E2), l'amplificateur opérationnel (200) comprend une paire différentielle (400) connectée aux première (2001) et deuxième (2002) entrées de l'amplificateur opérationnel (200) et aux premier (4001) et deuxième (4002) noeuds internes de l'amplificateur (200).
Dispositif selon la revendication 9, dans lequel, dans chacun des deux étages (E1, E2), la paire différentielle (400) comprend un premier transistor MOS (408) ayant une grille connectée à la première entrée (2001) de l'amplificateur opérationnel (200) et un drain connecté au premier noeud interne (4001), et un deuxième transistor MOS (410), identique audit premier transistor MOS (408), ayant une grille connectée à la deuxième entrée (2002) de l'amplificateur opérationnel (200) et un drain connecté au deuxième noeud interne (4002).
Dispositif selon la revendication 9 ou 10, dans lequel, dans chacun des étages (E1, E2), l'amplificateur opérationnel (200) comprend un étage de sortie (402), de préférence un étage cascode replié, reliant la paire différentielle (400) à la sortie (2003) de l'amplificateur opérationnel (200).
Dispositif selon l'une quelconque des revendications 1 à 11, dans lequel la sortie (E_o) de chaque étage (E1, E2) est connectée à la sortie (AMP_o) du dispositif (AMP).
Dispositif selon l'une quelconque des revendications 1 à 11, comprenant en outre un étage de gain (500) ayant une entrée (5001) connectée à la sortie (E_o) de chacun des deux étages (E1, E2) et une sortie (5002) connectée à la sortie (AMP_o) du dispositif (AMP), et, de préférence, une capacité (C1) connectée entre l'entrée (5001) et la sortie (5002) de l'étage de gain (500).
Dispositif (2) de fourniture d'un courant de mesure (Imes') comprenant :
une première branche (100) configurée pour fournir un premier courant (I), la première branche (100) comprenant un premier transistor MOS (T1) ayant un drain connecté à un premier noeud (104) d'application d'un potentiel d'alimentation (VH) et une source connectée à la première entrée (AMP_i1) d'un dispositif (AMP) selon l'une quelconque des revendications 1 à 13 ;
une deuxième branche (108) configurée pour fournir le courant de mesure (Imes') proportionnel et inférieur au premier courant (I), la deuxième branche (108) comprenant un deuxième transistor MOS (T2) ayant un drain connecté au premier noeud (104) et une grille connectée à une grille dudit premier transistor MOS (T1), et un troisième transistor MOS (112) connecté à une source (S2) dudit deuxième transistor MOS (T2), en série avec ledit deuxième transistor MOS (T2), la source (S2) dudit deuxième transistor MOS (T2) étant connectée à la deuxième entrée (AMP_i2) du dispositif (AMP) selon l'une quelconque des revendications 1 à 13 et la sortie (AMp_o) du dispositif (AMP) selon l'une quelconque des revendications 1 à 13 étant connectée à une grille du troisième transistor MOS (T3).
Dispositif selon la revendication 14, dans lequel un rapport d'une largeur par une longueur du premier transistor (T1) de la première branche (100) est égal à K fois un rapport d'une largeur par une longueur du deuxième transistor (T2) de la deuxième branche (108), avec K supérieur à 1000, de préférence à 10000.