FR3081251A1 - Dispositif d'affichage permettant de traiter un double signal d'entree - Google Patents

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Abstract

Dispositif d'affichage électroluminesecent (1) comprenant - Une matrice de pixels électroluminescents (38) formée d'une pluralité de pixels déposés sur un substrat, selon un arrangement matriciel en lignes et colonnes, chaque pixel étant formé d'au moins une zone émettrice élementaire (225,325,425) ; - un premier bloc de contrôle (2) configuré pour contrôler un flux de données graphiques et/ou alphanumériques capable de s'afficher sur ladite matrice de pixels (38) ; - un second bloc de contrôle (3) configuré pour contrôler un flux de données vidéo capable de s'afficher sur ladite matrice de pixels (38); - une unité (4) de génération d'une tension de référence, caractérisé en ce que : - chaque zone émettrice élémentaire est reliée à une mémoire statique, adressée par ledit premier bloc de contrôle (2), et à une mémoire dynamique, adressée par ledit second bloc de contrôle (3) ; - ledit premier (2) et deuxième (3) bloc de contrôle sont configurés pour pouvoir afficher alternativement ou simultanément des données sur la même matrice de pixels (38).

Description

DISPOSITIF D’AFFICHAGE PERMETTANT DE TRAITER UN DOUBLE SIGNAL D’ENTREE
Domaine technique de l’invention
L’invention relève du domaine de l’électronique, et plus précisément de celui des dispositifs d’affichage matriciels. Elle concerne un afficheur matriciel de type LED, OLED ou tout autre type. Cet afficheur matriciel permet l’affichage dynamique ou statique d’images, ou une superposition de ces deux types d’affichage ; pour permettre ce double affichage il comprend une nouvelle architecture de chaque sous pixel.
Etat de la technique
On connaît des systèmes afficheurs matriciels qui mettent en œuvre sur chaque souspixel une architecture différente selon le type d’affichage statique ou dynamique souhaité sur l’interface.
La publication « Ultra High Resolution AMOLED » de Wacyk et al., parue dans Proc. SPIE 8042, Display Technologies and Applications for Defense, Security, and Avionics V; and Enhanced and Synthetic Vision 2011, 80420B (doi: 10.1117/12.886520), décrit un circuit du type matrice active avec une architecture du type mémoire analogique. Ce type de circuit est bien adapté pour afficher des sources d’image vidéo, car ces circuits ont besoin d’un adressage périodique, de l’ordre de 25 Hz à 125 Hz, afin de ne pas perdre d’information. En revanche, dans ce circuit l’affichage statique engendre une consommation excessive car son architecture est dédiée à un affichage dynamique.
D’un autre côté, la publication « Ultra-low Power OLED Microdisplay for Extended Battery Life » de Uwe Vogel et al., parue dans SID 2017 Digest, p. 1125-1128, décrit un circuit de matrice à cellule mémoire, de type SRAM (Static Random Access Memory). Dans ce circuit l’image est mémorisée dans une matrice de mémoire et l’état de cette dernière ne change que lorsque la donnée à afficher change. Ce type de circuit ne nécessite pas de rafraîchissement périodique, il s’agit d’un affichage statique qui est bien adapté à des affichages du type graphique. Ses avantages principaux sont la faible consommation pour des images statiques ou à faible taux de changement ainsi que la possibilité d’adresser la matrice directement par un microcontrôleur sans passer par un contrôleur vidéo.
WO 2014/108741 décrit une méthode de superposition des deux modes statique et dynamique permettant de réaliser l’affichage d’une source dynamique ou statique sur le même afficheur. Le dispositif comprend une unité de traitement de données permettant d’adapter les signaux pour l’affichage sur la matrice d’affichage. Ce post traitement des données permet de réaliser une superposition, mais il se base sur un afficheur dynamique ; par conséquent la consommation énergétique du dispositif reste importante.
Compte tenu de ce qui précède, un objectif de la présente invention est de remédier, au moins partiellement, aux inconvénients de l’art antérieur évoqués ci-dessus en proposant un afficheur à très faible consommation comme pour le mode statique mais qui permet également l’affichage dynamique (mode vidéo) de très bonne qualité. Cet afficheur devrait également permettre de façon simple de superposer des images graphiques (en mode « overlay ») sur des images en mode vidéo.
Objet de l’invention
Une solution évidente pour permettre la superposition d’images graphiques sur des images en mode vidéo serait l’utilisation d’un écran avec un circuit de type matrice SRAM et d’optimiser les niveaux et la vitesse d’adressage de la mémoire pour pouvoir afficher des images de qualité vidéo avec un taux de rafraîchissement adapté. Cette solution se heurte cependant à plusieurs difficultés. En particulier, pour afficher une image vidéo de bonne qualité il faut au minimum un codage sur huit bits, voire sur dix bits par sous-pixel. Cependant, avec les technologies CMOS actuellement disponibles (tranche de silicium de 200 mm, avec une résolution de 130 nm), cela conduit à des tailles de pixel beaucoup trop importantes. A titre d’exemple, un sous-pixel tel que décrit dans l’article de Vogel et al, cité ci-dessus, avec seulement quatre bits de niveaux mesure 12 pm x 12 pm, tandis que les écrans AMOLED tels que décrits dans la publication de Wacyk et al., citée ci-dessus, ont aujourd’hui des sous-pixels d’une taille de l’ordre de 4 pm x 4 pm.
Selon l’invention le problème est résolu en utilisant une matrice de zones émettrices électroluminescentes élémentaires qui présente deux modes d’adressage : un premier mode (appélé « mode vidéo ») utilisant une interface de type vidéo, de préférence standardisée, qui permet d’afficher des images vidéo de bonne qualité (avec typiquement huit à dix bits de niveaux de gris et un bon taux de rafraîchissement, typiquement compris entre 30 Hz et 120 Hz, de préférence entre 60 Hz et 120 Hz), mais qui n’a pas besoin de garder en mémoire permanent l’image, et un deuxième mode (appelé « mode graphique ») utilisant une interface de type données, de préférence standardisée (par exemple de type SPI) qui garde en mémoire l’image, sachant que ce mode graphique ne nécessite qu’un petit nombre de niveaux de gris (par exemple un ou deux bits par sous-pixel), et que l’image mémorisée peut soit être affichée seule, soit superposée à une image vidéo rentrée dans l’afficheur par l’interface vidéo. On note que l’expression « niveau de gris » désigne ici un niveau d’intensité d’émission par une zone émettrice électroluminescente élémentaire. Chaque zone émettrice électroluminesecente élémentaire peut être un souspixel ou un pixel. Plus précisément, chaque zone émettrice électroluminescente élémentaire dispose de deux mémoires indépendantes : une mémoire statique, avantageusement de type SRAM, destinée aux données graphiques, et une mémoire analogique, dynamique, destinée aux données issues du flux vidéo ; ladite mémoire dynamique peut être une capacité.
Pour le mode graphique l’image peut être statique et reprogrammée en tant que de besoin, ou rafraîchie périodiquement. Le taux de rafraîchissement de l’image peut être faible, notamment inférieur à 0,1 Hz (voire même de 0 Hz) ; il est avantageusement de l’ordre de 0,1 Hz à 1 Hz, mais peut atteindre une fréquence supérieure à 10 Hz.
L’objet de l’invention est un dispositif d’affichage électroluminesecent comprenant :
Une matrice de pixels électroluminescents formée d’une pluralité de pixels déposés sur un substrat, selon un arrangement matriciel en lignes et colonnes, chaque pixel étant formé d’au moins une zone émettrice élémentaire ;
un premier bloc de contrôle configuré pour contrôler un flux de données graphiques et/ou alphanumériques capable de s’afficher sur ladite matrice de pixels électroluminescents en utlisant la mémoire statique du pixel ;
un second bloc de contrôle configuré pour contrôler un flux de données vidéo capable de s’afficher sur ladite matrice de pixels en utilsant la mémoire dynamique du pixel;
une unité de génération d’une tension de référence, caractérisé en ce que :
chaque zone émettrice élémentaire est reliée à une mémoire statique, adressée par ledit premier bloc de contrôle, et à une mémoire dynamique, adressée par ledit second bloc de contrôle ;
lesdits premier et deuxième bloc de contrôle sont configurés pour pouvoir afficher alternativement ou simultanément des données sur la même matrice de pixels électroluminescents.
Lesdits premier et deuxième bloc de contrôle sont configurés pour pouvoir afficher sur la matrice de pixels seul le flux de données vidéo, ou seul le flux de données graphiques et/ou alphanumériques, ou encore pour superposer ledit flux de données graphique et/ou alphanumériques audit flux de données vidéo.
Ledit premier bloc de contrôle est configuré pour envoyer des images vers la matrice des mémoires statiques des pixels, par exemple via un premier système des lignes « select » et de colonnes « data ».
Ledit deuxième bloc de contrôle est configuré pour envoyer :
un flux de données vidéo vers un registre à décalage horizontal qui contrôle le système d’adressage des colonnes prevues à cet effet de la matrice de pixels électroluminescents, un signal de commande vers un élément de pilotage de ligne qui contrôle le système d’adressage des lignes prevues à cet effet de la matrice de pixels électroluminescents, pour l’affichage dudit flux de données vidéo sur ladite matrice de pixels électroluminescents.
Selon l’invention, chaque zone émettrice élémentaire comprend une mémoire dynamique, de préférence une capacité, destinée aux données vidéo. Chaque zone émettrice élémentaire est reliée à au moins une, et de préférence à plusieurs (par exemple deux ou trois), mémoires statiques, de préférence de type SRAM, déstinée(s) à l’affichage statique ou avec un taux de rafraîchissement plus faible et/ou avec un nombre de niveaux d’intensité plus faible ; ces données peuvent être des données graphiques et/ou alphanumériques, des images statiques ou des données vidéo à résolution temporelle et/ou visuelle plus faible que le données vidéo passant par la mémoire dynamique.
Dans un dispositif préréfé de l’invention, lesdits premier et deuxième blocs de contrôle sont configurés de manière à ce que ledit premier bloc de contrôle présente un nombre de bits de niveaux d’intensité d’émission inferieure à celui dudit deuxième bloc de contrôle. Avantageusement ledit premier bloc de contrôle est configuré sur trois à huit bits de niveaux d’intensité d’émission, et/ou ledit deuxième bloc de contrôle est configuré sur au moins huit bits de niveaux d’intensité d’émission ; par exemple le deuxième bloc de contrôle peut être configuré sur dix, douze ou même quatorze bits de niveau d’émission. Avantageusement ledit second bloc de contrôle présente un taux de rafraîchissement supérieur à celui dudit premier bloc de contrôle. Ce taux de rafraîchissement est de préférence d’au moins 25 Hz, plus préférentiellement d’au moins 30 Hz, encore plus préférentiellement d’au moins 60 Hz, et de manière optimale d’au moins 90 Hz, et/ou ladite deuxième unité de contrôle comporte une unité de mémoire permettant de stocker lesdites données graphiques et/ou alphanumériques pour un affichage statique.
Description des figures
L’invention va être décrite ci-après, en référence aux dessins annexés, donnés uniquement à titre d’exemples non limitatifs, dans lesquels:
La figure 1 est une vue générale de l’architecture de l’élément d’affichage illustrant une installation permettant l’affichage d’un flux vidéo et/ou d’une donnée graphique.
La figure 2a est une vue générale de l’architecture de l’élément d’affichage illustrant une installation permettant l’affichage d’un flux vidéo.
La figure 2b est une vue générale de l’architecture de l’élément d’affichage illustrant une installation permettant l’affichage d’une donnée graphique.
La figure 3 est une représentation du schéma électrique d’un sous pixel pour le premier mode de réalisation.
La figure 4 est une représentation du schéma électrique d’un sous pixel pour le deuxième mode de réalisation.
La figure 5 est une représentation du schéma électrique d’un sous pixel pour le troisième mode de réalisation.
La figure 6 est un chronogramme de signaux de contrôle de la durée d’émission appliqués aux entrées S1 à S4 des circuits pixels.
La figure 7 est une représentation du schéma électrique d’un sous pixel présentant une variante de réalisation.
Les références numériques suivantes sont utilisées dans la présente description
1 Installation selon l’invention 2 Premier bloc de contrôle
3 Second bloc de contrôle (gestion du flux vidéo) 4 Unité de génération ed la tension de référence
31 Flux vidéo 32 Signal de commande
33 Séquenceur 34 Registre à décalage horizontal
35 Comparateur numérique 36 Circuit d’échantillonnage et de maintien
37 Régistre à décalage vertical
38 Matrice de pixels 41 Module compteur
42 Table de correspondance 43 Source de courant
44 Générateur de tension de référence 45 Signal issu de 41
47 Tension de référence sortant de 44
121 Bus de données en série 122 Module décodeur
123 Processeur de signal 131 Signal de données
132 Tableau d’adressage horizontal 133 Signal d’adressage horizontal
134 Signal d’adressage vertical
137 Tableau d’adressage vertical 145 Générateur de signaux MLI
146 Signaux de contrôle 147 Tensions de référence
200 Circuit électrique d’un souspixel 205 Transistor
210 Condensateur
215, 220 Transistor 235,240, 245,250 Transistor
270 Partie dynamique du circuit 200 255,260 Mémoire statique (SRAM ou registre)
280 Partie statique du circuit 200
300 Installation selon l’invention 290 Sous-pixel
310 Condensateur 305 Transistor
325 Elément OLED 315,320 Transistor
355, 360 Mémoire statique (cellule SRAM ou registre) 345,350 Transistor
370 Partie dynamique du circuit 300
380 Partie statique du circuit 300 390 Sous-pixel
400 Installation selon l’invention 405,415 Transistors
410 Condensateur 420,435 Transistor
425 Elément OLED 440,445, 450,455, 460 Transistor
470 Partie dynamique du circuit 400
480 Partie statique du circuit 400 441,446, 451,456 Mémoire statique (SRAM ou registre)
490 Sous-pixel
500 Installation selon l’invention 505 Mémoire statique (SRAM ou registre)
Description détaillée
La figure 1 relève de deux modes d’affichage différents qui sont implémentés sur une matrice de zones émettrices élémentaires électroluminescents unique, qui porte le repère 5 38 sur la figure 1. Il peut s’agir notamment d’une matrice de pixels de type OLED, et la présente description se réfère à ce cas, sachant que la présente invention s’applique également à une matrice de pixels électroluminescents utilisant des semiconducteurs inorganiques ou des diodes électroluminescentes (LED). Pour une matrice de pixels d’un écran électromluminescent monochrome, chaque zone émettrice élémentaire correspond 10 en général à un pixel ; pour un écran couleur chaque pixel se décompose en plusieurs sous-pixel à adressage individuel, et ce sont ces sous-pixels qui correspondent alors aux zones émettrices élémentaires.
La figure 1 décrit une vue générale de l’architecture d’une installation 1 selon l’invention qui est dotée de deux voies d’images séparées, à savoir une voie dite vidéo (avec un flux 15 entrant de données digitales) et une voie de données dites graphiques (avec un flux entrant de données digitales). Ces deux voies sont reliées dans le pixel uniquement ; chacune des voies video et graphique dispose de son propre système d’adressage et d’un câblage distinct au niveau de la zone émettrice élémentaire. Cette architecture est conçue pour commander chaque zone émettrice élémentaire élémentaire (i.e. chaque sous-pixel OLED) en courant constant, mais elle peut s’appliquer également à une commande en tension, moyennant des modifications mineures (non montrées sur les figures). Dans la voie vidéo, pour chaque zone émettrice élémentaire le signal vidéo digital entrant est transformé en un signal analogique correspondant aux niveaux de gris grâce à un système qui comprend un compteur, une source de courant, un générateur de tension de reference, et en option une table de correction, associé à des comparateurs au niveau des colonnes. Le signal vidéo analogique ainsi obtenu est mémorisé temporairement dans une mémoire dynamique associée à la zone émettrice élémentaire. La voie de données graphiques adresse une matrice de mémoire vive digitale à accès direct de type SRAM via une procédure d’écriture (et en option aussi de lecture) pour ce type de mémoire.
Plus précisément, le bloc vidéo du dispositif comprend un compteur (par exemple huit bits) et un comparateur au bout de chaque colonne qui compare les valeurs du compteur avec la donnée video. En meme temps, le compteur alimente un système de sources des courant pondérées (à savoir un générateur de tensions de référence). Quand les valeurs du compteur et de la donnée video sont égales, la tension de référence du générateur est transférée d’abord dans la mémoire tampon (buffer) de la colonne, et ensuite pendant le cycle suivant dans la zone émettrice élémentaire, via la colonne. Entre le compteur et le générateur de tension de référence, il peut y avoir une table de conversion pour appliquer une correction non-lineaire (facteur de gamma) ; dans ce cas il peut etre utile d’avoir un nombre de bits supérieur dans le générateur de tension de référence.
Le générateur de tension de référence génère une tension qui introduit dans la zone émettrice élémentaire un courant proportionnel à la valeur appliqué à l’entrée.
La figure 2a montre le circuit de la voie vidéo permettant l’affichage d’un flux vidéo 31 sur la matrice de pixels électroluminescents 38. Cette figure montre un premier bloc appelé bloc de contrôle 2 qui ne sera pas utilisé dans ce mode d’affichage et dont le fonctionnement sera expliqué ci-dessous en relation avec le deuxième mode d’affichage. C’est un second bloc 3 qui permet la gestion du flux vidéo 31 jusqu’à son affichage sur la matrice de pixels 38. Ledit flux vidéo 31, qui est un flux de données numériques, est envoyé vers un démultiplexeur de registre à décalage horizontal 34 puis vers un comparateur numérique 35 (qui génère un flux de données analogiques) puis vers un circuit d’échantillonnage et de maintien 36 et enfin vers les portes verticales de la matrice de pixels 38. Dans ce second bloc 3, un signal de commande 32 est envoyé à un séquenceur 33 qui permet d’alimenter un élément de pilotage de ligne 37 (typiquement un registre à décalage vertical ou un démultiplexeur) qui donne les ordres sur les lignes horizontales de la matrice de pixels 38.
Une unité de génération de tension de référence 4 génère la tension de référence. Elle comprend un module compteur à huit bits 41 qui envoie un signal 45 à une table de correspondance 42 (connue sous le sigle « LUT » pour « Look-Up Table »), optionnelle mais recommandée, qui permet un encodage non linéaire. La valeur provenant de la table de correspondance 42 est transmise vers un générateur de tension de référence 44 codé sur dix bits. Ce dernier comprend une autre entrée permettant d’amener une source de courant 43 pondérée sur dix bits. La tension de référence sortant 47 du générateur de tension 44 alimente le circuit d’échantillonnage et de maintien 36 du second bloc de contrôle 3.
Le fonctionnement lié à la figure 1 se base sur un flux de données vidéo 31 numérique qui est transformé par un ensemble de comparateur numérique 35, compteur 41, table de correspondance 42 (optionnelle) et générateur de tension de référence 44 en un signal analogique au bout de chaque colonne et transmis à la matrice de pixels 38. Ce type de flux nécessite un traitement rapide pour un affichage instantané. Le flux vidéo 31 est décomposé par le démultiplexeur 34 pour adresser à chaque pixel de la matrice de pixels 38 l’information à afficher. Le séquenceur 33 transmet au registre à décalage vertical 37 l’ordre d’afficher l’information sur chaque pixel. Cet ordre est basé sur un signal de commande 32 qui peut être du type :
• Pixel Clock (PCLK) : l'horloge de pixel change sur chaque pixel.
• Synchronisation horizontale (HSYNC) : C'est un signal spécial qui indique qu'une ligne de la trame est transmise.
• Synchronisation verticale (VSYNC) : Ce signal est transmis après le transfert de toute la trame. Ce signal est souvent un moyen d'indiquer qu'une trame entière est transmise.
La figure 2b est une vue générale de l’architecture illustrant une installation 1 permettant l’affichage d’une donnée graphique sur ladite matrice de pixels électroluminescents 38. Cette architecture comprend un premier bloc de contrôle 2, mentionné ci-dessus, qui comprend un bus de données en série 121 transmises vers un module 122 apte à décoder les signaux et à les envoyer vers un processeur de signal 123 permettant de décoder les signaux et de les envoyer vers les mémoires statiques de la matrice de pixels
38, de manière connue et utilisée dans les circuits de mémoire. Ledit processeur de signal 137 est une unité de contrôle qui génère le signal des lignes et des colonnes pour le premier bloc de contrôle 2. Il peut s’agir d’un générateur de signal ou d’un microcontrôleur ou encore, pour des systèmes plus complexes, d’un microprocesseur.
Nous décrivons ici, pour un mode de réalisation particulier, l’affichage desdites données 131 graphiques et/ou alphanumériques sur la matrice de pixels électroluminescents 38. Le premier bloc de contrôle 2 envoie le signal de données 131 graphiques et/ou alphanumériques vers le tableau d’adressage 132 du deuxième bloc de contrôle 3. Le tableau d’adressage 132 est un tableau d’adressage horizontal qui contrôle l’adressage des colonnes de la matrice de pixels électroluminescents 38 ; il reçoit également le signal d’adressage horizontal 133. Le deuxième bloc de contrôle 3 comprend par ailleurs un élément de pilotage de ligne 137 (tableau d’adressage vertical) qui reçoit le signal d’adressage vertical 134 qui contrôle l’adressage des lignes de l’afficheur électroluminescent 38. La matrice de pixels 38 reçoit par ailleurs une tension de référence provenant d’unité 4 dite unité de génération de la tension de référence. Cette dernière unité 4 comprend un générateur de tension de référence 44, un module de source de courant 43 et, en option, un générateur de signaux de type modulation à largeur d’impulsion dit MLI (Modulation de Largeur d’impulsion, en anglais PWM, Pulse Width Modulation) 145.
Le fonctionnement lié à la figure 2b résulte d’un traitement numérique dans un processus d’affichage lent et mettant en œuvre au niveau du pixel une mémoire de type SRAM. L’information est décomposée dans le premier bloc de contrôle 2, l’ensemble des informations, données 131 et adressage 133,134, permet d’afficher les données graphiques sur la matrice de pixels 38. Les tensions de référence 147 (ici Vref, Vrefi et Vref2) sont générées par un générateur de tension de référence 44. Elles définissent la valeur de courant ou de la tension de sortie des transistors dont ils pilotent la grille, et donc du courant ou de la tension sur la matrice de pixels 38. Les tensions de référence sont donc communes à la matrice de pixels électroluminescents et donnent des signaux continus pour définir des niveaux de gris. Spécifiquement, ces tensions permettent au niveau de chaque pixel de maintenir l’alimentation et la comparaison sur les valeurs enregistrées dans la mémoire.
Les figures 1, 2a et 2b correspondent à des modes de mise en œuvre pour un affichage dynamique ou statique qui se distinguent par leur gestion du flux de données ainsi par la fréquence de rafraîchissement de l’information affichée sur la matrice de pixel.
L’architecture du dispositif selon l’invention réunit ces deux fonctions sur une même matrice de pixels 38.
L’architecture de la matrice de pixels 38 comprend une pluralité de pixels alignés horizontalement et verticalement. Dans ce mode de réalisation chaque pixel comprend quatre sous-pixels en tant que zones émettrices élémentaires ; lesdits sous-pixel peuvent être principalement le rouge, le vert et le bleu, tandis que le quatrième sous-pixel peut être un complément en blanc ou tout autre couleur. On peut évidemment prévoir seulement trois sous-pixels par pixel, ou bien on peut prévoir que chaque pixel est formé d’une seule zone émettrice élémentaire.
Comme indiqué ci-dessus, chaque zone émettrice électroluminescente élémentaire dispose de deux mémoires indépendantes : une mémoire statique, destinée aux données graphiques, et une mémoire dynamique, destinée aux donées issues du flux vidéo. Les figures 3, 4, 5 et 7 montrent des modes de réalisation de circuits au niveau d’une zone émettrice électroluminescente élémentaire, dont la structure et le fonctionnement, notamment en relation avec les unités de mémoire de type statique ou dymanique, seront expliqués en plus grand détail ci-dessous.
La figure 3 montre le schéma électrique 200 d’une seule zone émettrice élémentaire 290 (qui peut être un sous-pixel) selon un premier mode de réalisation. Le circuit comprend trois parties, une pour la partie dynamique 270, une autre pour la partie statique 280, et l’affichage sur le sous-pixel 290.
La partie dynamique 270 du circuit comprend l’arrivée du flux vidéo analogique 31 et d’une tension de sélection 47 issue du séquenceur 33 sur la grille d’un transistor SW1 205. La cathode du transistor 205 alimente un condensateur 210 ainsi que la grille d’un transistor TAnai 215. L’anode du transistor TAnai 215 est reliée à une tension VANA. La cathode du transistor TANA1 215 est reliée au sous-pixel 290 d’affichage. Ce sous-pixel est constitué d’un transistor SW2 220 relié à un élément OLED 225. Le transistor SW2 220 est lui aussi optionnel et permet par exemple de moduler l’émission de l’élément OLED 225.
La partie statique 280 du circuit (entourée sur la figure 3 d’une ligne pointillée), destinée à l’affichage de données graphiques, est constituée d’un transistor TANA2 235 en série avec un transistor SW3 245 en parallèle avec un transistor TANA3 240 , ce denier en série avec un transistor SW4 250. Les anodes de TANA2 235 et TANA3 240 sont reliées à l’anode de TANA1 215 et les cathodes de SW3 245 et SW4 250 sont reliées à la cathode de SW2 220 ou de TANA1 215 (lorsque SW2 est optionnel). Chacune des grilles de TANA2 235 et TANA3
240 est reliée à la tension de référence Vref 147. Chacune des grilles des deux transistors SW3 245 et SW4 250 est commandée par une fonction mémoire de type cellule SRAM 255,260. La cellule mémoire est typiquement de type six transistors. Sur le schéma, seul les entrées BL (« Bit line ») et WL (« word line »), qui sont respectivement alimentées par le signal d’adressage de ligne 134 (signal d’adressage vertical) et la ligne de donnée 131, sont utilisées. La programmation de la mémoire se fait en établissant un signal numérique, Ό’ ou Ί’ sur la colonne BL et son signal numérique opposé ‘1’ ou Ό’ sur la colonne BLB (« Bit Line Bar») de chaque cellule SRAM. Ensuite un signal pulsé, en général positif, sur le signal WL (« Word Line ») vient enregistrer les signaux BL et BLB dans la mémoire de la cellule de type SRAM.
Le circuit selon la figure 3 peut être utilisé de trois manières différentes. Le premier usage est le mode vidéo, qui fait intervenir essentiellement la partie dynamique 270, c’est-à-dire la mémoire est mise au niveau 0 partout dans la matrice, et des données sont transmises par l’interface vidéo seulement ; autrement dit le pixel est commandé uniquement par la voie de données vidéo. Un flux vidéo 31 alimente l’anode de SW1 205. Le transistor devient passant uniquement lorsque la tension Vseiect l’autorise à allumer le sous-pixel d’affichage 290. Le condensateur CS 210 est optionnel mais très recommandé : il permet de limiter la surcharge ainsi que le maintien de la tension durant un laps de temps sur l’alimentation aux bornes de TAnai 215 ; ainsi il agit comme mémoire dynamique. Ce ne sera que dans le cas que ce condensateur 210 peut être fonctionnellement substitué par la capacité de porte du transistor TAnai 215, notamment dans le cas où la fréquence de rafraîchissement du flux vidéo est suffiament élevée. La partie statique 280 n’étant pas alimentée dans ce mode de fonctionnement vidéo, aucun courant ne circule dans cette partie.
Le deuxième usage est le mode graphique qui fait intervenir essentiellement la partie statique 280. La fonction mémoire des cellules SRAM 245,250 permet de maintenir ouvert ou fermée les transistors SW3 245 et SW4 250. Les ouvertures commandées de SW3 245 et SW4 250 permettent le passage de la tension de référence Vref 147 jusqu’à l’élément OLED 225. Le montage de TANA2 235 et TANA3 240 en parallèle a la fonction de convertisseur analogique vers numérique sur deux bits. Le convertisseur permet quatre modes possibles suivant :
Mode 00 : Lorsque les deux transistors SW3 245 et SW4 250 ne sont pas passant, le courant transitant dans le circuit est nul, comme évoqué auparavant dans le mode dynamique pur.
Mode 01 : le transistor SW4 250 est passant, le courant relatif est envoyé au dispositif d’affichage du sous-pixel 290.
Mode 10 : le transistor SW3 245 est passant, le courant relatif est envoyé au dispositif d’affichage du sous-pixel 290.
Mode 11 : les transistors SW3 245 et SW4 250 sont passant, le courant relatif est envoyé au dispositif d’affichage du sous pixel 290.
Le troisième usage est un mode mixte dit de superposition : on applique à la fois un signal vidéo par la voie dynamique 270 et un signal graphique par la partie statique 280. Le courant dans l’OLED correspond donc à la superposition des deux signaux ; l’affichage du sous-pixel 290 est commandé par le convertisseur formé par TAna2 235 en série avec SW3 245 et TANA3 240 en série avec SW4 250 ainsi que TANA1 215.
Le schéma représenté sur la figure 3 propose un mode de réalisation avantageux d’un affichage à quatre niveaux (deux bits) pour la partie graphique en utilisant deux cellules mémoires de type SRAM 255,260 ; il peut comprendre des cellules mémoires complémentaires (par exemple 3, 4 ou 5 cellules SRAM) qui augmenteront la capacité du convertisseur analogique à numérique en nombre de bit et donc de modes possibles. L’architecture montrée ci-dessus est conçue pour alimenter l’OLED 225 en courant constant, toutefois elle peut s’appliquer également à une alimentation en tension moyennant des modifications mineures.
La figure 4 décrit un deuxième mode de réalisation 300 de l’agencement au niveau d’un des sous-pixels. Le circuit comprend trois parties, une première pour la partie dynamigue 370, une deuxième pour la partie statigue 380, et une troisième pour l’affichage sur le sous-pixel 390. La partie dynamigue 370 comprend l’arrivé du signal vidéo analogigue 31 sur l’anode et d’une tension de selection ligne 47 sur la grille d’un transistor SW1 305. La cathode du transistor 305 alimente un condensateur 310 (agissant comme mémoire dynamigue) ainsi gue la grille d’un autre transistor TANA 315. L’anode du transistor TANA1 315 est reliée à une tension Vana. La cathode du transistor TANA1 315 est reliée à l’affichage de sous-pixel 390. Ce dernier comprend un transistor SW2 320 (optionnel) relié à un ensemble comprenant l’élément OLED 325.
La partie statigue 380 (entourée sur la figure 4 d’une ligne pointillée) est constituée de deux transistors SW3 345 et SW4 350 gui sont reliés par leur cathode à celle du transistor SW1 305. L’anode de ces deux transistors est reliée chacune respectivement à une tension de référence 147 Vrefi et Vref2. Chacune des grilles des deux transistors SW3 et SW4 est commandée par une fonction mémoire de type cellule SRAM 355,360. La cellule mémoire est de type 6 transistors ou plus. Sur les figures 3, 4, 5 et 7 les entrées BL (« Bit Line ») et WL (« Word Line ») sont respectivement alimentées par l’adresse de ligne 134 et la ligne de données 131.
La sortie d’une cellule SRAM 355,360 permet de rendre passant les transistors respectifs 345 et 350, une tension Vref prédéterminée est appliquée à la grille du transistor TAna 315 qui est la source de courant pour l’OLED ; il n’y a pas besoin de sources de courant spécifiques, mais il faut prévoir une cellule SRAM par niveau (et non pas par bit comme dans le premier mode de réalisation). Cela est montré sur le tableau suivant pour le cas de quatre sources de courant : les tensions de référence Vrefi et Vref2, lorsque les transistors SW3 345 et SW4 350 sont passants, se retrouvent sur le transistor TAna :
niveau SRAM1 SRAM2 SRAM3 SRAM4 Vgate (Tana)
0 0 0 0 0 Video data
1 1 0 0 0 Vr6îi
2 0 1 0 0 Vr6î2
3 0 0 1 0 Vr6î3
4 0 0 0 1 Vr6î4
Le circuit selon la figure 4 peut être utilisé de trois manières différentes. Selon un premier mode d’utilisation seule la partie dynamique 370 du circuit est utilisée. Un flux vidéo 31 alimente l’anode de SW1 305. Le transistor devient passant uniquement lorsque la tension Vseiect l’autorise à allumer la partie affichage 390. Le condensateur CS 310 permet le maintien de la tension durant un laps de temps sur l’alimentation de la grille de TANA1 315. La partie statique 380 n’étant pas alimentée, aucune tension ne circule dans cette partie.
Selon un deuxième mode d’utilisation seule la partie statique 380 du circuit est utilisée. La fonction mémoire des cellules SRAM 345,350 permet de maintenir ouverts ou fermés les transistors SW3 345 et SW4 350.
Selon le nombre de cellules mémoire présentes dans le circuit, la partie affichage 390 réagit aux différentes tensions appliquées sur TANA 315, comme cela est indiqué par exemple dans le tableau ci-dessus.
Dans ce mode d’utilisation, l’état de tension de la grille du transistor TANA n’est pas forcement connu et il peut être dans un cas de haute impédance, auquel cas le transistor reste bloqué. Afin de palier à ce problème, la demanderesse propose d’utiliser une tension Vseiect afin d’initialiser le transistor TANA. Pour ce faire dans le cas d’un mode graphique uniquement, la tension Vseiect n’est pas contrôlée par le séquenceur 33 mais provient de l’unité de génération de la tension de référence 4.
Le signal de la tension Vseiect permet de réinitialiser le transistor TAna avant chaque écriture dans les cellules mémoires.
Le troisième mode d’utilisation est un mode mixte dit de superposition, qui fait intervenir à la fois la partie statique 280 et la partie dynamique 270 du circuit. L’affichage du souspixel 290 est commandé par le convertisseur formé par TAna 315. Dans ce cas, la partie affichage 390 laisse passer à la fois le signal vidéo 31 et le flux provenant des différentes cellules mémoires 355,360.
Comme indiqué ci-dessus, on décrit ici des circuits dans lesquels l’affichage des souspixels 290 est commandé par le courant, mais les circuits peuvent être commandés en tension moyennant des modifications mineures.
La figure 5 décrit le troisième mode de réalisation 400 de l’agencement du circuit au niveau d’un des sous-pixels, pour un cas particulier avec quatre bits de niveaux de gris. Le circuit comprend trois parties, une première partie 470 pour l’affichage dynamique, une deuxième partie 480 pour l’affichage statique, et une troisième pour l’affichage sur le sous-pixel 490. La partie dynamique 470 comprend l’arrivée du signal vidéo analogique 31 sur l’anode d’un transistor SW2 405 et d’une tension de selection de ligne 47 sur la grille du transistor SW2 405. La cathode du transistor 405 alimente un condensateur 410 (agissant comme mémoire dynamique) ainsi que la grille d’un transistor TANA 415. L’anode du transistor TANA 415 est reliée à une tension VANA. La cathode du transistor TANA 415 est reliée à l’affichage de sous-pixel 490. Ce dernier est constitué d’un transistor SW2 420 relié à l’élément OLED 425. La partie statique 480 (entourée sur la figure 5 d’une ligne pointillée) est constituée d’un transistor SW1 435 qui est relié par sa cathode à la grille du transistor TANA 415. L’anode du transistor SW1 435 est reliée à une tension de référence Vref147. La cathode du transistor SW1 435 est commandée par cinq signaux provenant de l’anode de transistors 440, 445, 450, 455, 460 disposés en parallèle.
Dans ce mode de réalisation et à titre d’exemple comprenant quatre bits de niveaux de gris, les quatre signaux de contrôle 146, S1, S2, S3, S4 commandent les grilles des quatre transistors 440, 445, 450, 455 qui permettent la transmission de données provenant des mémoires cellules 441, 446, 451, 456 respectivement disposées sur leur anode vers la grille de SW1 435. Le cinquième transistor 460 est relié par sa cathode à l’anode de SW1 435 et comprend une alimentation analogique VANA sur son anode et un signal VreSet sur sa grille. La cellule mémoire peut être de type à six transistors ou plus. Le sous-pixel 425 de la partie affichage 480 fonctionne à un seul niveau de luminance, c’est donc en contrôlant le temps d’émission de ce dernier que les niveaux de gris sont réalisés.
Le circuit selon la figure 5 peut être utilisé de trois manières différentes. Selon un premier mode d’utilisation seule la partie dynamique 470 du circuit est utilisée. Un flux vidéo 31 alimente l’anode de SW2 405. Le transistor devient passant uniquement lorsque la tension Vseiect (θη provenance du module 33) l’autorise à allumer la partie affichage 490. Le condensateur CS 410 permet le maintien de la tension durant un laps de temps sur l’alimentation à la borne de TAna 415. La partie statique 480 transmet les signaux S1, S2, S3 et S4 avec un niveau logique à 1, et le niveau des cellules mémoire n’a alors aucun effet sur la tension de la capacité d’échantillonnage du condensateur CS 410 et donc sur le signal vidéo 31.
Selon un deuxième mode d’utilisation seule la partie statique 480 du circuit est utilisée. L’écriture dans les cellules mémoires 441, 446, 451, 456 se fait de façon complètement aléatoire. Afin d’éviter tout effet de papillotement visible au niveau de la partie affichage 490, la fréquence de rafraîchissement du signal doit être supérieur à 85 Hz ou inférieure à 12 ms. Il est préférable d’utiliser une fréquence encore plus élevée, autour de 120 Hz, pour limiter les interférences concernant les temps d’écriture et émission des cellules mémoires.
Dans ce mode d’utilisation, l’état de tension de la grille du transistor TAna n’est pas forcement connu et il peut être dans un cas de haute impédance, auquel cas le transistor reste bloqué. Afin de palier à ce problème, la demanderesse propose d’utiliser une tension Vseiect afin d’initialiser le transistor TANA. Pour ce faire dans le cas d’un mode graphique uniquement, la tension Vseiect n’est pas contrôlée par le séquenceur 33 mais provient du générateur 44 de tension de référence 147.
Le signal de la tension Vseiect permet de réinitialiser le transistor TANA avant chaque écriture dans les cellules mémoires.
Le troisième mode d’utilisation est un mode mixte dit de superposition, qui fait intervenir à la fois la partie statique 480 et la partie dynamique 470 du circuit. La partie dynamique 270 envoie le signal vidéo 31 sur la capacité d’échantillonnage CS 410. Le niveau de tension sur la capacité peut être forcé par les données provenant des mémoires cellules 441, 446, 451, 456 qui forcera l’affichage de la partie statique 480 sur le flux vidéo 31 de la partie dynamique 470. La tension Vseiect reprend les caractéristiques du signal du séquenceur 33 à travers le registre à décalage vertical 37.
La figure 6 décrit un chronogramme de signaux de contrôle 146 de la durée d’émission appliqués aux entrées S1 à S4 des circuits pixels pour bloquer le transistor TANA entre 2 conductions. Ce chronogramme est présenté à titre d’exemple. Il comprend quatre bits de niveaux de gris modulés par les quatre signaux de contrôle 146, S1, S2, S3, S4. Le chronogramme décrit les signaux de contrôle S1, S2, S3, S4 par bit de niveau de gris. Le temps d’émission généré par S1 correspond au premier niveau de gris, S2 au deuxième bit de niveau de gris jusqu’au S4. La luminance maximum est atteinte si S1, S2, S3 et S4 sont à 1. On peut ajouter un moyen pour faire varier la luminance par l’intermédiaire du rapport T/Td ; les niveaux de gris restent à 1. Les signaux de contrôle 146 qui commandent S1, S2, S3, S4 sont générés par l’unité de génération de la tension de référence 4 et plus particulièrement par le générateur de signaux de type modulation à largeur d’impulsion (abrégé MLI) 145.
La figure 6 présente aussi le signal de la tension Vseiect· Ce signal modulé permet bien de réinitialisé la grille de TAna avant chaque écriture dans les cellules mémoires. Ce signal s’applique aux deux derniers modes de réalisation.
Le schéma représenté propose un mode de réalisation avantageux, il peut toutefois être composé de cellules mémoires complémentaires afin d’augmenter le nombre de niveaux de gris.
La figure 7 présente une variante 500 du premier mode de réalisation mais pouvant être décliné aux trois modes de réalisation. Cette variante consiste à ajouter une cellule mémoire 505 connectée à la grille de SW2 dans chacun des modes de réalisation. Quel que soit le mode de polarisation de l’OLED, en tension ou en courant, et quel que soit le mode de réalisation mettant en œuvre des mémoires de type SRAM, cette cellule mémoire permet d’éteindre la donnée vidéo du pixel pour ne laisser que la voie graphique sur le pixel. Cette modification rend plus simple la mise en œuvre du mode superposition (« overlay »).
L’ensemble des modes de réalisation fait appel à des tensions ou des intensités de références 47 qui sont idéalement générées par l’unité de génération de la tension de référence 4. Il est possible de générer ces intensités ou tensions de référence localement par le biais des tensions d’alimentation ou de convertisseurs analogique / numérique. Ce choix implique d’intégrer sur chaque ensemble de sous pixel des éléments électriques pour construire ces tensions de référence.
Tous les modes de réalisation utilisent un pilotage de l’OLED en courant. Pour un pilotage en tension, tous les transistors représentés de type PMOS doivent être remplacés par des transistors N MOS.
La tension VAna est typiquement de l’ordre de 1,0 V à 3,3 V (par exemple 1,8 Volt), la tension Vcath est typiquement de l’ordre de -2 V à -9 V (par exemple -8Volt).

Claims (11)

  1. REVENDICATIONS
    1. Dispositif d’affichage électroluminesecent (1) comprenant
    Une matrice de pixels électroluminescents (38) formée d’une pluralité de pixels déposés sur un substrat, selon un arrangement matriciel en lignes et colonnes, chaque pixel étant formé d’au moins une zone émettrice élémentaire (225,325,425) ;
    un premier bloc de contrôle (2) configuré pour contrôler un flux de données graphiques et/ou alphanumériques capable de s’afficher sur ladite matrice de pixels (38) ;
    un second bloc de contrôle (3) configuré pour contrôler un flux de données vidéo capable de s’afficher sur ladite matrice de pixels (38);
    une unité (4) de génération d’une tension de référence, caractérisé en ce que :
    chaque zone émettrice élémentaire est reliée à une mémoire statique, adressée par ledit premier bloc de contrôle (2), et à une mémoire dynamique, adressée par ledit second bloc de contrôle (3) ;
    ledit premier (2) et deuxième (3) bloc de contrôle sont configurés pour pouvoir afficher alternativement ou simultanément des données sur la même matrice de pixels (38).
  2. 2. Dispositif selon la revendication 1, caractérisé en ce que lesdits premier (2) et deuxième (3) blocs de contrôle sont configurés pour pouvoir afficher sur la matrice de pixels (38) seul le flux de données vidéo, ou seul le flux de données graphiques et/ou alphanumériques, ou encore pour superposer ledit flux de données graphiques et/ou alphanumériques audit flux de données vidéo.
  3. 3. Dispositif selon la revendication 1 ou 2, caractérisé en ce que chaque zone émettrice élémentaire (225,325,425) comprend une mémoire dynamique, de préférence une capacité (210,310,410), destinée aux données vidéo.
  4. 4. Dispositif selon l’une quelconque des revendications 1 à 3, caractérisé en ce que chaque zone émettrice élémentaire (225,325,425) est reliée à au moins une, et de préférence à plusieurs, mémoires statiques, de préférence de type SRAM ou registre, déstinée(s) aux données graphiques et/ou alphanumériques.
  5. 5. Dispositif selon l’une quelconque des revendications 1 à 4, caractérisé en ce que ledit premier bloc de contrôle (2) est configuré pour envoyer :
    - vers un tableau d’adressage (132) qui contrôle l’adressage des mémoires statiques de la matrice de pixels électroluminescents (38) :
    - un signal de données (131) graphiques et/ou alphanumériques,
    - un signal d’adressage horizontal (133) ;
    - vers un élément de pilotage de ligne (137) un signal d’adressage (134) qui contrôle l’adressage des lignes de l’afficheur électroluminescent (38), pour l’affichage desdites données (131) graphiques et/ou alphanumériques sur ladite matrice de pixels électroluminescents (38).
  6. 6. Dispositif selon l’une quelconque des revendications 1 à 5, caractérisé en ce que ledit deuxième bloc de contrôle (3) est configuré pour envoyer :
    - un flux de données vidéo (31) vers un registre à décalage horizontal (34) qui contrôle l’adressage des colonnes de la matrice de pixels électroluminescents (38),
    - un signal de commande (32) vers un élément de pilotage de ligne (37) qui contrôle l’adressage des lignes de la matrice de pixels électroluminescents (38), pour l’affichage dudit flux de données vidéo (31) sur ladite matrice de pixels électroluminescents (38).
  7. 7. Dispositif selon l’une quelconque des revendications 1 à 6, caractérisé en ce que lesdits premier (2) et deuxième (3) blocs de contrôle sont configurés de manière à ce que ledit premier bloc présente un nombre de bits de niveaux d’intensité d’émission supérieur à celui dudit deuxième bloc de contrôle (3).
  8. 8. Dispositif selon l’une quelconque des revendications 1 à 7, caractérisé en ce que ledit premier bloc de contrôle est configuré sur au moins huit bits de niveaux d’intensité d’émission, et/ou ledit deuxième bloc de contrôle est configuré sur deux à six bits de niveaux d’intensité d’émission.
  9. 9. Dispositif selon l’une quelconque des revendications 1 à 8, caractérisé en ce que ledit premier bloc de contrôle (2) présente un taux de rafraîchissement supérieur à celui ce dudit deuxième bloc de contrôle (3).
  10. 10. Dispositif selon l’une quelconque des revendications 1 à 9, caractérisé en ce que ledit premier bloc de contrôle (2) présente un taux de rafraîchissement supérieur ou égal à
    25 Hz, de préférence supérieur ou égal à 60 Hz, et encore plus préférentiellement d’au moins 90 Hz, et/ou en ce que ledit deuxième bloc de contrôle (3) comporte une unité de mémoire permettant de stocker lesdites données graphiques et/ou alphanumériques pour un affichage statique.
  11. 11. Dispositif selon l’une quelconque des revendications 1 à 10, caractérisé en ce que ledit second bloc de contrôle (3) présente un taux de rafraîchissement compris entre 0 Hz et 10 Hz, et de préférence entre 0,1 Hz et 1 Hz.
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