FR3041466A1 - Procede de controle du fonctionnement d'un dispositif de memoire de type eeprom, et dispositif correspondant - Google Patents

Procede de controle du fonctionnement d'un dispositif de memoire de type eeprom, et dispositif correspondant Download PDF

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Abstract

Il est proposé un procédé de contrôle du fonctionnement d'un dispositif (DIS) de type mémoire morte électriquement programmable et effaçable alimentée par une tension d'alimentation et associé à un circuit de réinitialisation lors d'une mise sous tension (POR), comprenant : une implémentation (21) d'au moins une opération témoin correspondant à une phase de fonctionnement du dispositif identifiée comme encline à un dysfonctionnement lors d'une chute de la tension d'alimentation en deçà d'une valeur donnée, une mise en œuvre (23) de ladite au moins une opération témoin lors du fonctionnement du dispositif de mémoire, et une analyse (25) du résultat de ladite opération témoin de façon à détecter un éventuel dysfonctionnement non empêché par ledit circuit de réinitialisation (29).

Description

Procédé de contrôle du fonctionnement d’un dispositif de mémoire de type EEPROM, et dispositif correspondant
Des modes de mises en œuvre et de réalisations de l’invention concernent les mémoires, notamment les mémoires non volatiles de type électriquement effaçables et programmables (EEPROM), en particulier la détection d’un éventuel dysfonctionnement de la mémoire. L’invention s’applique notamment, mais non limitativement, à des mémoires capables de fonctionner sur une large plage de tensions d’alimentation incluant des tensions faibles (par exemple de 1,6V à 5,5V). L’utilisation d’un circuit de réinitialisation lors d’une mise sous tension, communément désigné par « POR » (de l’anglais « power on reset »), est courante dans les dispositifs de mémoires de type EEPROM.
Un circuit POR génère un signal de réinitialisation (reset), notamment appliqué aux registres du circuit fonctionnel auquel il est associé, lorsque la tension d’alimentation atteint une valeur spécifiée minimale de fonctionnement. Cela permet de s’assurer que le circuit fonctionnel commence à fonctionner dans un état connu.
Il est également connu qu’un circuit POR peut servir en tant que moyen de protection en détectant une chute de tension d’alimentation sous un niveau de seuil.
Un tel moyen s’utilise avantageusement sur des dispositifs de mémoires de type EEPROM, évitant une lecture incorrecte ou une mémorisation de données corrompues en cas de baisse de l’alimentation en deçà d’une tension dite de dysfonctionnement.
Ainsi, le niveau de seuil d’un circuit POR doit être supérieur à la tension de dysfonctionnement et inférieur à la tension spécifiée minimale de fonctionnement de la mémoire.
Cependant, le niveau de seuil d’un circuit POR peut varier de quelques centaines de millivolts notamment en raison de contraintes de fabrication, de la température, du vieillissement des composants.
Ainsi, le niveau de seuil effectif d’un circuit POR est généralement compris dans un intervalle limité par une borne supérieure et une borne inférieure.
Pour éviter les dysfonctionnements, il est recommandé que le niveau de la borne inférieure soit supérieur à la tension de dysfonctionnement, et pour éviter les déclenchements intempestifs d’un signal « reset », il est recommandé que le niveau de la borne supérieure soit inférieur à la tension minimale de fonctionnement.
Cette condition peut occasionner des difficultés lorsque la marge entre la tension spécifiée minimale de fonctionnement et la tension de dysfonctionnement est plus étroite que l’intervalle défini par les bornes du niveau de seuil effectif du POR.
En effet, dans un tel cas et selon les variations du niveau de seuil effectif, il sera possible que le POR ne détecte pas un niveau de tension d’alimentation inférieur à la tension de dysfonctionnement. Il sera également possible que le POR déclenche des signaux « reset » pendant un fonctionnement normal. A titre d’exemple, et non-limitativement, un dispositif de mémoire non volatile peut avoir une tension spécifiée minimale de fonctionnement à 1,5V, et un premier dysfonctionnement dû à une baisse de tension à 1,4V. Si le niveau de seuil du POR peut varier à titre d’exemple dans un intervalle de 200mV, il ne sera alors pas possible dans ce cas d’avoir à la fois la borne supérieure du niveau de seuil inférieure à la tension minimale de fonctionnement et la borne inférieure du niveau de seuil supérieure à la tension de dysfonctionnement.
Par ailleurs, la borne inférieure du circuit POR peut être correcte pour assurer une réinitialisation lors d’une mise sous tension, mais être trop basse pour empêcher des dysfonctionnements. A titre d’exemple, une mémoire fonctionnant à 20MHz sous 5V risque de subir des dysfonctionnements si des données sont échangées à 20MHz lors d’une chute lente de tension depuis la valeur de 5V. Et un tel dysfonctionnement ne pourra pas être empêché par un circuit POR.
Ainsi il est proposé selon un mode de réalisation d’équiper des circuits électroniques, notamment de type mémoire EEPROM, d’une protection supplémentaire contre les dysfonctionnements susceptibles de ne pas être empêchés par un circuit POR.
Selon un aspect, il est proposé un procédé de contrôle du fonctionnement d’un dispositif de type mémoire morte électriquement programmable et effaçable alimentée par une tension d’alimentation et associé à un circuit de réinitialisation lors d’une mise sous tension, comprenant une implémentation d’au moins une opération témoin correspondant à une phase de fonctionnement du dispositif identifiée comme encline à un dysfonctionnement lors d’une chute de la tension d’alimentation en deçà d’une valeur donnée, une mise en œuvre de ladite au moins une opération témoin lors du fonctionnement du dispositif de mémoire, et une analyse du résultat de ladite opération témoin de façon à détecter un éventuel dysfonctionnement non empêché par ledit circuit de réinitialisation.
Ainsi, par exemple en cas de chute de tension non-détectée par le circuit POR, on peut détecter un dysfonctionnement dû à une chute de tension en observant le comportement in situ d’une opération témoin. L’opération témoin étant une reproduction d’une phase de fonctionnement réelle du dispositif, un dysfonctionnement de l’opération témoin a de fortes chances d’être représentatif d’un dysfonctionnement de ladite phase de fonctionnement réelle.
Il est avantageux de reproduire des phases de fonctionnement particulièrement sensibles à une chute de tension, et il est possible de les identifier par exemple grâce à des simulations mises en œuvre par ordinateur.
Selon un mode de mise en œuvre, la phase de fonctionnement appartient à une opération d’écriture d’au moins une donnée dans le plan mémoire du dispositif de mémoire.
La mise en œuvre de l’opération témoin peut être effectuée lors de ladite phase de fonctionnement.
Il est en effet avantageux d’effectuer la mise en œuvre de l’opération témoin simultanément avec la mise en œuvre de ladite phase de fonctionnement du dispositif, afin de détecter un possible dysfonctionnement au moment où il se produit. Cela anticipe les phases de vérifications postérieures à l’exécution de phases de fonctionnement du dispositif permettant un gain de temps, complété d’une identification potentielle de l’opération défectueuse.
Par ailleurs, certains dysfonctionnements, par exemple une corruption des données, ne seraient pas forcément corrigeables à postériori.
Dans une phase d’écriture d’une mémoire de type EEPROM, les données à mémoriser sont généralement transmises par un bus et chargées dans un verrou de ligne de bits (« bit line latch » en anglais). Par exemple selon le protocole SPI, le chargement du verrou est synchronisé avec le signal d’horloge de communication du bus. Le signal d’horloge du bus peut être plus rapide que la capacité des verrous à traiter le signal, notamment en raison de contraintes de tailles lors de la fabrication des verrous ou de la présence de transistors hautes tension. En effet, les contraintes de taille ou la présence de transistors haute tension rendent ces verrous lents, ce qui se traduit alors potentiellement par une altération des données écrites.
Ainsi, selon un mode mise en œuvre, l’implémentation de ladite au moins une opération témoin comprend la réalisation d’un verrou de ligne de bits témoin présentant une implémentation physique la plus défavorable en vitesse, en particulier présentant des capacités parasites internes maximales, et la mise en œuvre de ladite opération témoin comprend la délivrance d’un « 1 » logique à l’entrée du verrou témoin simultanément au chargement d’au moins un verrou fonctionnel du dispositif de mémoire à l’aide d’une impulsion de chargement, et ladite analyse du résultat de l’opération témoin comprend l’analyse du contenu du verrou témoin après ladite impulsion de chargement.
Les mémoires de type EEPROM peuvent utiliser un mécanisme de code correcteur d’erreur (ECC : « Error Code Correction »), en particulier les mémoires de forte densité.
Ces mécanismes mettent généralement en œuvre des opérations de lecture, de correction d’erreurs, et de calcul des bits de parité. Cependant très peu de temps est alloué à ces opérations, pouvant les rendre sujettes à des dysfonctionnements.
En effet, les mécanismes de codes correcteurs d’erreur sont habituellement relativement complexes et certains chemins de propagation des circuits correspondants peuvent être longs au point que le temps de propagation du signal dans un tel chemin pourrait, dans certaines conditions de fonctionnement (température,...), dépasser la durée allouée à cette opération, conduisant là encore à une altération des données.
Ainsi, selon un autre mode de mise en œuvre, l’implémentation de ladite au moins une opération témoin comprend la réalisation d’au moins un amplificateur de lecture témoin, et la mise en œuvre de ladite opération témoin comprend la délivrance d’au moins une donnée témoin en entrée dudit au moins un amplificateur de lecture témoin, et l’analyse du résultat de l’opération témoin comprend une analyse de la sortie dudit au moins un amplificateur de lecture après l’expiration d’une durée fonctionnelle de lecture. L’implémentation de ladite au moins une opération témoin peut comprendre également une réalisation d’un chemin de propagation maximum d’un circuit de code correcteur d’erreur, la mise en œuvre de ladite opération témoin comprend la délivrance d’un signal en entrée du chemin de propagation et l’analyse du résultat de l’opération témoin comprend la vérification de la délivrance dudit signal en sortie du chemin de propagation après l’expiration d’une durée fonctionnelle allouée au traitement de code correcteur d’erreur.
Un bit d’erreur peut être envoyé à un registre en cas de détection d’un dysfonctionnement.
En variante, toute opération d’écriture peut être suspendue en cas de détection d’un dysfonctionnement.
Selon un autre aspect, il est proposé un dispositif de type mémoire morte électriquement programmable et effaçable alimenté par une tension d’alimentation et associé à un circuit de réinitialisation lors d’une mise sous tension, comprenant : au moins un module témoin correspondant à au moins un moyen du dispositif identifié comme enclin à un dysfonctionnement lors d’une chute de la tension d’alimentation en deçà d’une valeur donnée, des moyens de commande aptes à mettre en œuvre ledit au moins un module témoin lors du fonctionnement du dispositif de mémoire, et des moyens d’analyse configurés pour analyser le résultat de ladite mise en œuvre du module témoin de façon à détecter un éventuel dysfonctionnement non empêché par ledit circuit de réinitialisation.
Selon un mode de réalisation, ledit au moins un moyen du dispositif appartient à des moyens d’écriture d’au moins une donnée dans le plan mémoire du dispositif de mémoire.
Selon un mode de réalisation, les moyens de commande sont configurés pour mettre en œuvre le module témoin lors de la mise en œuvre dudit au moins un moyen du dispositif.
Selon un mode de réalisation, le module témoin comprend un verrou de ligne de bits témoin présentant une implémentation physique la plus défavorable en vitesse, en particulier présentant des capacités parasites internes maximales, les moyens de commande sont configurés pour délivrer un « 1 » logique à l’entrée dudit verrou témoin simultanément au chargement d’au moins un verrou de ligne de bits fonctionnel du dispositif de mémoire à l’aide d’une impulsion de chargement, et les moyens d’analyse sont configurés pour contrôler le contenu du verrou témoin après ledit chargement.
Selon un autre mode de réalisation, le module témoin comprend au moins un amplificateur de lecture témoin, les moyens de commande sont configurés pour délivrer au moins une donnée témoin en entrée dudit au moins un amplificateur de lecture témoin, et les moyens d’analyse sont configurés pour contrôler la sortie dudit au moins un amplificateur de lecture témoin après l’expiration d’une durée fonctionnelle de lecture.
Selon un autre mode de réalisation, ledit au moins un module témoin comprend un chemin de propagation maximum d’un circuit de code correcteur d’erreur, les moyens de commande sont aptes à délivrer un signal en entrée dudit chemin de propagation, et les moyens d’analyse sont aptes à contrôler la délivrance dudit signal en sortie dudit chemin de propagation après l’expiration d’une durée fonctionnelle allouée au traitement de code correcteur d’erreur.
Les moyens d’analyse peuvent être configurés pour envoyer un signal d’erreur à un registre en cas de détection d’un dysfonctionnement, ou bien suspendre toute opération d’écriture en cas de détection d’un dysfonctionnement. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - Les figures 1 à 5 illustrent schématiquement différents modes de mise en œuvre et de réalisation de l’invention.
La figure 1 représente un dispositif DIS de mémoire EEPROM selon l’invention alimenté par un bloc d’alimentation ALIM et associé à un circuit POR de réinitialisation lors d’une mise sous tension, de structure classique et connu en soi.
Le dispositif DIS comporte un plan mémoire PM de cellules-mémoires CEL, ainsi que des moyens classiques d’écriture MECR , des décodeurs lignes et colonnes DECX et DECY, des verrous de ligne de bits VBL incorporés dans le décodeur DECX, ainsi que des moyens de lecture comportant des amplificateurs de lecture AMPL, de structures classiques et connues en soi.
Le dispositif DIS comporte également dans cet exemple de réalisation des moyens MECC formant un mécanisme de code correcteur d’erreur, de structure classique et connue en soi.
Le dispositif DIS comprend également des moyens de commande MCM comportant par exemple des moyens logiques de structures classiques capables d’activer notamment les différents moyens d’écriture MECR, de lecture AMPL ainsi que le mécanisme de code correcteur d’erreurs MECC.
Le dispositif de mémoire DIS comporte également des modules témoins MTEM(l), MTEM(2) et MTEM(3), ainsi que des moyens d’analyse ΜΑΝΑ.
Les moyens de commande MCM sont également configurés pour commander les modules témoins MTEM(l), MTEM(2), MTEM(3).
Les moyens d’analyse ΜΑΝΑ sont aptes à vérifier le comportement des modules témoins et sont connectés notamment aux moyens de commande MCM et à un registre SR.
Les modules témoins correspondent par exemple à des moyens du bloc mémoire fonctionnel identifiés comme enclins à un dysfonctionnement lors d’une chute de la tension d’alimentation en deçà d’une valeur donnée.
Par exemple, le module témoin MTEM(l) peut émuler un circuit verrou de ligne de bit. Le module témoin MTEM(2) peut être une reproduction d’un amplificateur de lecture AMPL. Le module témoin MTEM(3) peut être une reproduction d’un chemin de propagation d’un mécanisme de code correcteur d’erreur.
Avant de revenir plus en détails sur ces exemples on va décrire, en se référant plus particulièrement à la figure 2, une mise en œuvre générale du procédé de contrôle du fonctionnement d’un dispositif de type mémoire EEPROM selon l’invention.
Dans l’étape 21 on implémente dans un module mémoire une opération témoin. L’opération témoin est choisie de manière à correspondre à une phase de fonctionnement du dispositif de mémoire identifiée comme encline à un dysfonctionnement en cas de chute de tension. Cette implémentation vise à émuler (ou reproduire), en réalisant les adaptations nécessaires à son fonctionnement, un moyen ou traitement déjà présent et fonctionnel dans le dispositif de mémoire à contrôler.
La phase de fonctionnement reproduite par l’opération témoin peut appartenir à une opération d’écriture d’une donnée dans le plan mémoire du dispositif, par exemple une phase de chargement d’un verrou de ligne de bits, ou peut être une phase de lecture d’un amplificateur de lecture, incluse par exemple dans une phase de traitement effectuée par un circuit de code correcteur d’erreur.
On met ensuite en œuvre l’opération témoin (étape 23). Cette mise en œuvre comprend par exemple une délivrance d’un signal de test en entrée du module témoin MTEM(i) correspondant.
On analyse alors le résultat de l’opération témoin (étape 25). Cette analyse comprend par exemple la comparaison d’un résultat en sortie de l’opération témoin à un résultat attendu. Le résultat attendu est le résultat que le moyen ou opération fonctionnel(le) reproduit(e) fournirait lors d’un fonctionnement normal du dispositif si on lui appliquait le signal de test. Si la comparaison révèle un résultat différent du résultat attendu, un dysfonctionnement est détecté et un signal d’erreur est généré. La comparaison est réalisée par les moyens d’analyse ΜΑΝΑ, aptes à générer le signal d’erreur, et/ou à agir sur les moyens de commande MCM du dispositif.
Dans le cas d’une émulation d’un circuit verrou de ligne de bits, le signal de test peut par exemple être un bit à l’état logique « 1 » et le résultat attendu en sortie du module témoin un bit à l’état logique « 0 ». L’étape 29 comprend une réaction en cas de détection d’un dysfonctionnement à l’étape 25. La réaction peut comprendre, par exemple, le chargement du signal d’erreur dans le registre RS, et/ou la suspension de toute opération d’écriture du dispositif, par le biais des moyens de commande MCM du dispositif.
Comme l’opération témoin est issue d’une reproduction d’un moyen ou traitement existant du dispositif, réaliser une détection sur une telle opération permet de prendre en compte des aléas difficilement prévisibles, tels que par exemple, et à titre non limitatif, des effets thermiques indésirables, des interférences électromagnétiques ou encore de manière préférentielle une chute de la tension d’alimentation, qui ne seraient pas pris en compte par le circuit POR.
La figure 3 illustre un mode mise en œuvre d’un procédé selon l’invention, dans lequel l’opération témoin correspond à une phase de chargement d’un verrou témoin de ligne de bits MTEM(l) dont un exemple de réalisation est illustré sur la figure 4.
Les branches et composants du circuit représentés en traits pleins représentent ceux d’un circuit verrou classique de ligne de bits BL fonctionnel.
La partie en trait interrompu représente des adjonctions, par exemple des capacités parasites Cl, C2, C3.
Ces capacités parasites peuvent être implémentées de manière diverses afin de rendre le verrou témoin « plus sensible » à une chute de tension qu’un verrou fonctionnel et correspondre notamment à une situation proche d’un pire cas réel de fonctionnement.
Dans l’étape 31 on réinitialise le verrou témoin via la branche RES du circuit MTEM(l) de la figure 4, en allouant un délai de réinitialisation suffisant pour que la réinitialisation soit faite avant que les verrous fonctionnels ne soient chargés. Cela permet de s’assurer que le verrou témoin est dans un état connu avant l’étape de chargement.
Dans un mode de réalisation où les données sont chargées dans les verrous de ligne de bits par octet, le chargement se fait selon huit coups d’horloge. Réinitialiser le verrou témoin au quatrième coup d’horloge du chargement précédant le test permet par exemple d’allouer un délai de réinitialisation suffisant.
Dans l’étape 33 on charge le verrou témoin simultanément aux chargements des verrous fonctionnels du circuit. Le chargement du verrou témoin est fait via une porte logique de type ET (ou de type OU) de même conception que les portes logiques fonctionnelles délivrant le signal de sélection des verrous fonctionnels. La sortie de la porte logique est appliquée, dans le mode de réalisation de la figure 4, sur la branche COL du circuit MTEM(l). Afin de maîtriser les données chargées dans le verrou témoin, seuls des « 1 » logiques sont délivrés en entrée de ladite porte logique et un « 1 » logique et appliqué à la branche DATA du circuit MTEM(l) de la figure 4.
Dans l’étape 35 on analyse le contenu du verrou témoin. Un état « 1 » logique à la sortie de l’inverseur INV est représentatif d’un mauvais chargement, et les moyens d’analyse peuvent alors générer un signal d’erreur (étape 39).
La figure 5 illustre le cas où l’opération témoin correspond à une opération mise en œuvre au sein du mécanisme de code correcteur d’erreur MECC.
Le module témoin MTEM(2) est un amplificateur de lecture témoin, similaire à un amplificateur de lecture fonctionnel AMPL, et le module témoin MTEM(3) est un chemin de propagation maximum témoin du circuit de code correcteur d’erreur fonctionnel MECC.
Dans l’étape 51 on lit un bit témoin délivré en entrée du module MTEM(2) à l’issue d’une durée de lecture identique à celle allouée à la lecture d’un bit lors de la mise en œuvre d’un amplificateur de lecture fonctionnel. Le bit témoin à lire peut être un « 1 » logique ou un « 0 » logique. On peut également lire les deux indépendamment en utilisant deux amplificateurs de lecture témoins. En effet, la rapidité de la lecture d’un « 1 » logique ou d’un « 0 » logique peut varier dans certains modes de réalisations, il peut donc être avantageux de lire l’un ou l’autre, ou les deux.
Dans l’étape 53 on analyse le déroulement de la lecture de l’amplificateur de lecture témoin. Des moyens de comparaison entre le bit lu et le bit à lire permettent de détecter un dysfonctionnement en cas de discordance (étape 59).
Dans l’étape 55 on applique un signal connu en entrée du chemin de propagation maximum témoin.
Dans l’étape 57 on vérifie si le signal a ou n’a pas pu traverser ledit chemin de propagation maximum témoin pendant le temps alloué. Dans le deuxième cas un dysfonctionnement est détecté.
En cas de détection de dysfonctionnement, un signal d’erreur est généré par les moyens d’analyse (étape 59). L’invention permet notamment d’augmenter la fiabilité des dispositifs de type mémoire EEPROM sur un large champ d’applications, notamment dans les cas de mauvaise utilisation d’un dispositif, sur les bus mémoires à transmission rapide comme par exemple selon le protocole SPI. L’invention peut notamment s’appliquer sur des systèmes ayant une tension d’alimentation variant sur une large plage de tensions, de 1,6V à 5,5V par exemple.

Claims (16)

  1. REVENDICATIONS
    1. Procédé de contrôle du fonctionnement d’un dispositif (DIS) de type mémoire morte électriquement programmable et effaçable alimentée par une tension d’alimentation et associé à un circuit de réinitialisation lors d’une mise sous tension (POR), comprenant une implémentation (21) d’au moins une opération témoin correspondant à une phase de fonctionnement du dispositif identifiée comme encline à un dysfonctionnement lors d’une chute de la tension d’alimentation en deçà d’une valeur donnée, une mise en œuvre (23) de ladite au moins une opération témoin lors du fonctionnement du dispositif de mémoire (DIS) et une analyse (25) du résultat de ladite opération témoin de façon à détecter un éventuel dysfonctionnement non empêché par ledit circuit de réinitialisation (29).
  2. 2. Procédé selon la revendication 1, dans lequel la phase de fonctionnement appartient à une opération d’écriture d’au moins une donnée dans le plan mémoire (PM) du dispositif de mémoire (DIS).
  3. 3. Procédé selon la revendication 1 ou 2, selon lequel la mise en œuvre (23) de l’opération témoin est effectuée lors de ladite phase de fonctionnement.
  4. 4. Procédé selon l’une quelconque des revendications précédentes, dans lequel l’implémentation de ladite au moins une opération témoin comprend la réalisation d’un verrou de commande de ligne de bits témoin (MTEM(l)) présentant une implémentation physique la plus défavorable en vitesse, et la mise en œuvre de ladite opération témoin comprend la délivrance (33) d’un « 1 » logique à l’entrée du verrou témoin simultanément au chargement d’au moins un verrou fonctionnel du dispositif de mémoire à l’aide d’une impulsion de chargement, et ladite analyse du résultat de l’opération témoin comprend l’analyse (35) du contenu du verrou témoin après ladite impulsion de chargement.
  5. 5. Procédé selon l’une quelconque des revendications précédentes, selon lequel l’implémentation de ladite au moins une opération témoin comprend la réalisation d’au moins un amplificateur de lecture témoin (MTEM(2)), et la mise en œuvre de ladite opération témoin comprend la délivrance d’au moins une donnée témoin en entrée dudit au moins un amplificateur de lecture témoin (51), et l’analyse du résultat de l’opération témoin comprend une analyse (53) de la sortie dudit au moins un amplificateur de lecture après l’expiration d’une durée fonctionnelle de lecture.
  6. 6. Procédé selon la revendication 5, dans lequel l’implémentation de ladite au moins une opération témoin comprend une réalisation d’un chemin de propagation maximum d’un circuit de code correcteur d’erreur (MTEM(3)), la mise en œuvre de ladite opération témoin comprend la délivrance (55) d’un signal en entrée du chemin de propagation et l’analyse du résultat de l’opération témoin comprend la vérification (57) de la délivrance dudit signal en sortie du chemin de propagation après l’expiration d’une durée fonctionnelle allouée au traitement de code correcteur d’erreur.
  7. 7. Procédé selon l’une quelconque des revendications précédentes, selon lequel un bit d’erreur est envoyée à un registre (SR) en cas de détection d’un dysfonctionnement.
  8. 8. Procédé selon l’une quelconque des revendications précédentes, selon lequel toute opération d’écriture est suspendue en cas de détection d’un dysfonctionnement.
  9. 9. Dispositif de type mémoire morte électriquement programmable et effaçable (DIS) alimenté par une tension d’alimentation et associé à un circuit de réinitialisation lors d’une mise sous tension (POR), comprenant : - au moins un module témoin (MTEM(i)) correspondant à au moins un moyen du dispositif identifié comme enclin à un dysfonctionnement lors d’une chute de la tension d’alimentation en deçà d’une valeur donnée, - des moyens de commande (MCM) aptes à mettre en œuvre ledit au moins un module témoin (MTEM(i)) lors du fonctionnement du dispositif de mémoire (DIS), - et des moyens d’analyse (ΜΑΝΑ) configurés pour analyser résultat de ladite mise en œuvre du module témoin (MTEM(i)) de façon à détecter un éventuel dysfonctionnement non empêché par ledit circuit de réinitialisation (POR).
  10. 10. Dispositif selon la revendication 9, dans lequel ledit au moins un moyen du dispositif appartient à des moyens d’écriture (MECR) d’au moins une donnée dans le plan mémoire (PM) du dispositif de mémoire (DIS).
  11. 11. Dispositif selon la revendication 9 ou 10, dans lequel les moyens de commande (MCM) sont configurés pour mettre en œuvre le module témoin (MTEM(i)) lors de la mise en œuvre dudit au moins un moyen du dispositif.
  12. 12. Dispositif selon l’une quelconque des revendications 9 à 11, dans lequel : - le module témoin (MTEM(l)) comprend un verrou de ligne de bits témoin présentant une implémentation physique la plus défavorable en vitesse, - les moyens de commande (MCM) sont configurés pour délivrer un « 1 » logique à l’entrée dudit verrou témoin simultanément au chargement d’au moins un verrou de ligne de bits fonctionnel du dispositif de mémoire à l’aide d’une impulsion de chargement, - et les moyens d’analyse (ΜΑΝΑ) sont configurés pour contrôler le contenu du verrou témoin après ledit chargement.
  13. 13. Dispositif selon l’une quelconque des revendications 9 à 12, dans lequel : - le module témoin (MTEM2) comprend au moins un amplificateur de lecture témoin, - les moyens de commande (MCM) sont configurés pour délivrer au moins une donnée témoin en entrée dudit au moins un amplificateur de lecture témoin, - et les moyens d’analyse (ΜΑΝΑ) sont configurés pour contrôler la sortie dudit au moins un amplificateur de lecture témoin après l’expiration d’une durée fonctionnelle de lecture.
  14. 14. Dispositif selon la revendication 13, dans lequel : - le module témoin (MTEM(3)) comprend une réalisation d’un chemin de propagation maximum d’un circuit de code correcteur d’erreur (MECC), - les moyens de commande (MCM) sont configurés pour délivrer un signal en entrée dudit chemin de propagation, - et les moyens d’analyse (ΜΑΝΑ) sont configurés pour contrôler la délivrance dudit signal en sortie dudit chemin de propagation après l’expiration d’une durée fonctionnelle allouée au traitement de code correcteur d’erreur (MECC).
  15. 15. Dispositif selon l’une quelconque des revendications 9 à 14, dans lequel les moyens d’analyse (ΜΑΝΑ) sont configurés pour envoyer un bit d’erreur à un registre (SR) en cas de détection d’un dysfonctionnement.
  16. 16. Dispositif selon l’une quelconque des revendications 9 à 15, dans lequel les moyens d’analyse (ΜΑΝΑ) sont configurés pour faire suspendre toute opération d’écriture en cas de détection d’un dysfonctionnement.
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