FR2994506A1 - Adaptation de transistors - Google Patents

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Abstract

La présente invention concerne une paire de transistors dans laquelle chaque transistor de ladite paire de transistors est constitué de plusieurs sous-transistors , et chaque sous-transistor d'un transistor a une longueur de canal de sous-transistor et a une largeur de canal de sous-transistor, ladite longueur de canal de sous-transistor étant sensiblement égale à la longueur de canal de transistor, et ladite largeur de canal de sous-transistor étant inférieure à la largeur de canal de transistor, de sorte que la somme des largeurs de canal de sous-transistor des sous-transistors d'un transistor est sensiblement égale à la largeur de canal dudit transistor, dans laquelle chaque sous-transistor (43) d'un transistor de ladite paire de transistors est espacé d'au moins un sous-transistor (44) adjacent de l'autre transistor de ladite paire de transistors d'une distance D inférieure à une moitié de la largeur de canal de transistor, ladite distance D entre deux sous-transistors (43, 44) étant mesurée entre les centres respectifs des canaux desdits sous-transistors.

Description

Contexte de l'invention La présente invention concerne une paire de transistors MOS (métal-oxyde-semi-conducteur), et un procédé de fabrication de ceux-ci. Un transistor MOS, 5 ou un MOSFET (pour transistor à effet de champ métaloxyde-semi-conducteur) est un transistor à effet de champ à grille isolée dans lequel la couche isolante entre chaque borne de grille et le canal est un oxyde. Les circuits intégrés nécessitent l'utilisation de 10 différents types de transistors : des transistors à canal court pour des opérations logiques, un transistor à petite surface pour des mémoires (SRAM) et à grande surface de canal pour des transistors analogiques. Dans un circuit intégré, les transistors du même 15 type doivent présenter une faible dispersion de leurs caractéristiques techniques. La spécification de cette dispersion dépend de la fonction des transistors dans le circuit intégré. Généralement, avec une fonction analogique, telle 20 qu'un miroir de courant, deux transistors sont supposés avoir les mêmes paramètres électriques. Ils sont alors appelés paire de transistors adaptés. Un paramètre généralement analysé pour contrôler la faible dispersion entre les transistors d'une paire 25 est la différence de tension de seuil entre les deux transistors de ladite paire, étant donné que les variations entre ces tensions de seuil provoquent des fluctuations de rendement, augmentent la consommation électrique, finalement diminuent le rendement de fabrication et finalement menacent la fonctionnalité des circuits. Pour des transistors analogiques, il est souhaité qu'une différence de tension de seuil entre des transistors adaptés soit généralement inférieure à 10 1 mV. Avec la technologie du silicium massif, la dispersion résulte principalement de la fluctuation aléatoire des dopants (RDF pour l'anglais Random Dopant Fluctuation), qui résulte d'une variation de la 15 concentration des impuretés (ou des dopants) dans la région de canal d'un transistor MOSFET et peut modifier les propriétés du transistor, particulièrement la tension de seuil VT. Du fait de son caractère aléatoire, cette source 20 de dispersion tend à diminuer alors que la surface du transistor augmente, du fait du moyennage de la concentration des dopants. Ainsi, lorsqu'un homme du métier souhaite avoir des transistors adaptés, c'est-à-dire avec des 25 caractéristiques sensiblement similaires, il utilise des transistors avec de grandes surfaces, c'est-à-dire dont les surfaces de canal sont grandes. En particulier, des transistors avec de grandes surfaces sont utilisés dans une paire pour des structures 30 définissant des références de courant, des miroirs de courant, ou un comparateur de courant. Avec la technologie du silicium sur isolant totalement appauvri (FD-SOI pour l'anglais FullyDepleted Silicon-on-Insulator), des transistors sont 35 réalisés sur une couche mince de silicium sur un oxyde enfoui (généralement appelée BOx), ladite couche mince de silicium n'étant pas dopée ou totalement appauvrie. En conséquence, la prédominance d'une fluctuation aléatoire des dopants en tant que source de dispersion est supprimée. Une nouvelle source de dispersion est cependant introduite par rapport au silicium massif : l'épaisseur de silicium de canal Ts' du canal de transistor peut sensiblement varier entre les transistors. Etant donné qu'une tension de seuil VT dépend d'une épaisseur de silicium de canal Tsi, une variation d'épaisseur de silicium de canal Ts' provoque une variation de la tension de seuil VT. La figure 1 illustre une vue en coupe d'un 15 substrat SOI pour montrer un exemple de différence d'épaisseur de silicium de canal ATs, entre deux transistors. Une couche de silicium 1 est réalisée sur une couche d'oxyde enfouie 2. L'épaisseur de silicium de canal Ts' de ladite couche de silicium 1 présente 20 des variations spatiales dues au processus de fabrication. Les hauteurs respectives des surfaces 13 et 14 représentent schématiquement l'épaisseur moyenne de silicium de canal sous les surfaces de dessus S13, S14 correspondantes de la couche de silicium recouverte 25 par deux canaux de transistor d'une paire de transistors, respectivement. Par conséquent, la hauteur de la surface 13 représente l'épaisseur moyenne de silicium de canal sous la surface S13 d'un premier transistor réalisé sur 30 la couche de silicium 1, et agencé du côté gauche de la paire de la figure 1. La hauteur de la surface 14 représente l'épaisseur moyenne de silicium de canal sous la surface S14 d'un deuxième transistor réalisé sur la couche de silicium 1, et agencé du côté droit de 35 la paire de la figure 1.
Par souci de simplicité, les surfaces représentées telles que les surfaces 13 et 14 seront assimilées à leurs transistors respectifs en tant que moyen graphique de représenter la relation entre une surface de canal et une épaisseur moyenne de silicium de canal pour les transistors. Tel que vu sur la figure 1, une épaisseur moyenne de silicium de canal sous le transistor gauche est inférieure à une épaisseur moyenne de silicium de canal sous le transistor droit. Cette différence d'épaisseur de silicium de canal ATsi provoque une variation de la tension de seuil VT entre les deux transistors. La figure 2 montre que la distance entre les centres respectifs des transistors est importante. Tel que représenté sur la figure 2, le transistor gauche 13 peut être apparié avec un premier transistor 14a dans son voisinage, à une courte distance Dl. La différence d'épaisseur de silicium de canal résultante ATsil est relativement faible. Si ce transistor gauche 13 est apparié avec un deuxième transistor 14b au lieu du premier transistor 14a, ledit deuxième transistor étant agencé à une distance plus grande D2 du transistor 13, la différence d'épaisseur de silicium de canal résultante ATs12 peut être beaucoup plus grande.
Pour de plus petits transistors, c'est-à-dire avec un canal de petite surface, les variations de tension de seuil VT induites par des différences d'épaisseur de silicium de canal ne sont pas les sources de dispersion prédominantes. En effet, des sources de dispersion aléatoires telles qu'une fluctuation aléatoire des dopants (RDF) ont un plus grand effet sur les paramètres électriques des transistors. Cet effet secondaire est cependant particulièrement nuisible pour des transistors avec de 35 grandes surfaces, c'est-à-dire avec un canal de grande surface. Parce qu'ils recouvrent une grande surface, les épaisseurs de silicium de canal moyennes de deux transistors peuvent différer fortement. La figure 3 illustre une configuration similaire à celle de la figure 1 avec des transistors à surface plus grande. Du fait d'une étendue spatiale encore plus grande des transistors, la différence d'épaisseur de silicium de canal ATsi entre les deux transistors 23, 24 est augmentée.
Sur la figure 4, un prolongement spatial encore plus grand, c'est-à-dire la surface de canal, des transistors 33, 34 résulte en une différence d'épaisseur de silicium de canal ATsi plus grande. Il convient de noter que le problème est le même avec n'importe quelle technologie dans laquelle le substrat a une interface enfouie qui délimite l'épaisseur de région active du canal des transistors. L'interface enfouie est un changement de matériau qui confine les porteurs de charge contribuant à la conduction (par exemple, les électrons pour des transistors N-MOS ou les trous pour des transistors PMOS) dans la région active. La délimitation de la profondeur de région active du canal signifie que la région active ne peut pas s'étendre au-delà de ladite interface, du fait des différences de caractéristiques électriques entre le matériau sous ladite interface enfouie et le substrat. Par exemple, l'interface enfouie peut être une interface entre le silicium du canal et un substrat isolant ou une interface entre le silicium du canal et une couche enfouie distincte du substrat. Ladite interface enfouie définit également l'épaisseur de silicium de canal du transistor. Ces considérations d'épaisseur seront appelées épaisseur de silicium de canal dans la description qui suit. De préférence, la région active a une épaisseur inférieure à 15 nm. De préférence, la région active est totalement appauvrie dans la région d'appauvrissement, c'est-à- dire avec une concentration de dopage sensiblement égale ou inférieure à 1017 cm-3 pour la région d'appauvrissement, par exemple 3 nm sous l'oxyde de grille, et inférieure à 1018 cm-3 pour la région active entière.
L'interface enfouie peut être ainsi définie par une couche isolante comme dans la technologie de silicium sur isolant, et la région active est ensuite la couche mince de silicium au-dessus de la couche isolante. Un exemple d'un mode de réalisation utilise la technologie FD-SOI, et l'interface enfouie est alors l'interface entre le BOx et le mince film de silicium. En plus du FD-SOI, il peut y avoir un substrat en silicium massif dans lequel un film de silicium constituant le canal est isolé par une couche de silicium fortement dopée, par exemple avec une concentration de dopant supérieure à 1018 cm-3 ou 1019 cm-3. La description qui suit sera donnée avec référence à des transistors FD-SOI en tant qu'exemple non 25 limitatif. Résumé de l'invention Un objet de la présente invention est de proposer une paire de transistors dans laquelle les 30 caractéristiques électriques des transistors sont adaptées, et le procédé de fabrication pour les produire. Pour réaliser cet objet, l'invention propose, selon un premier aspect, une paire de transistors sur 35 un substrat ayant une interface enfouie qui délimite l'épaisseur de région active du canal desdits transistors, lesdits transistors ayant chacun : - une longueur de canal de transistor LG, - une largeur de canal de transistor WG, - une surface de canal de transistor S, ladite surface de canal de transistor S étant supérieure ou égale à 0,5 pm2, - dans lequel chaque transistor de ladite paire de transistors est constitué de plusieurs sous-10 transistors, - dans lequel chaque sous-transistor d'un transistor a une longueur de canal de sous-transistor Li et a une largeur de canal de sous-transistor Wi, ladite longueur de canal de sous-transistor Li étant 15 sensiblement égale à la longueur de canal de transistor LG, et ladite largeur de canal de sous-transistor Wi étant inférieure à la largeur de canal de transistor WG, de sorte que la somme des largeurs de canal de sous-transistor Wi des sous-transistors d'un transistor 20 est sensiblement égale à la largeur de canal WG dudit transistor, dans lequel chaque sous-transistor d'un transistor de ladite paire de transistors est espacé d'au moins un sous-transistor adjacent de l'autre transistor de 25 ladite paire de transistors d'une distance D inférieure à une moitié de la largeur de canal de transistor WG, ladite distance D entre deux sous-transistors étant mesurée entre le centre respectif des canaux desdits sous-transistors. 30 Des exemples de modes de réalisation d'une paire de transistors selon l'invention vont être décrits ci-après en faisant référence aux figures jointes ; la description et les figures montrent également des caractéristiques supplémentaires qui font également 35 partie de l'invention, parmi lesquelles : - ledit sous-transistor d'un transistor et ledit sous-transistor adjacent de l'autre transistor sont alignés dans la direction de leurs largeurs ; - ladite distance D est inférieure à 1 pm, de 5 préférence inférieure à 0,1 pm ; - chaque transistor de ladite paire de transistors comprend au moins 3 sous-transistors, de préférence au moins 10 sous-transistors, plus préférablement 100 sous-transistors ; 10 - ladite longueur de canal de transistor LG est supérieure ou égale à 0,25 pm, de préférence à 0,5 pm ; - ladite surface de canal de transistor S est supérieure ou égale à 2 pm2, de préférence à 5 pm2 ; - le substrat est un substrat en silicium sur 15 isolant ; - le substrat est un substrat massif dans lequel un film de silicium constituant le canal est isolé par une couche dopée ; - les deux transistors de la paire de transistors 20 sont réalisés avec le même nombre de sous-transistors ; - les sous-transistors ont la même largeur Wi. L'invention concerne également un circuit intégré comportant au moins une paire de transistors selon l'invention. 25 Selon un autre aspect de l'invention, un procédé est proposé pour la fabrication de paires de transistors selon le premier aspect, c'est-à-dire une paire de transistors sur un substrat ayant une interface enfouie qui délimite l'épaisseur de région 30 active du canal desdits transistors, lesdites paires de transistors ayant : - une variabilité de tension de seuil aléatoire GAVTR qui dépend de la surface de canal des transistors, - une variabilité de tension de seuil induite par 35 une épaisseur de silicium de canal crAwsi qui dépend de l'emplacement respectif des transistors sur le substrat, dans lequel chaque transistor d'une paire de transistors est constitué de plusieurs sous-5 transistors, et chacun des sous-transistors d'un transistor est adjacent à un sous-transistor de l'autre transistor de ladite paire de transistors de sorte que l'emplacement respectif des transistors dépend du nombre de sous-transistors, le procédé comprend les 10 étapes suivantes : a) de définition d'une variabilité de tension de seuil globale crAvi, souhaitée, b) de détermination de valeurs de variabilité de tension de seuil aléatoire aAvTR et de variabilité de 15 tension de seuil induite par une épaisseur de silicium de canal GAVTSi permettant l'obtention de ladite variabilité de tension de seuil globale crAvT souhaitée, c) de détermination de valeurs de surfaces de canal de transistor globales et de surfaces de canal de 20 sous-transistor permettant d'obtenir les valeurs déterminées à l'étape b), d) de détermination des nombres de sous- transistors nécessaires pour obtenir les valeurs déterminées à l'étape c), 25 e) de sélection d'un nombre de sous-transistors proche du minimum de sous-transistors nécessaires, déterminant de ce fait la valeur correspondante de la surface de transistor totale. 30 Brève description des dessins D'autres aspects, objets et avantages de l'invention seront plus évidents lors de la lecture de la description qui suit de modes de réalisation de l'invention en tant qu'exemples non limitatifs, effectuée avec référence aux dessins joints, parmi lesquels : - les figures 1 à 4 illustrent des vues en coupe d'un substrat en SOI pour montrer des exemples de 5 différences d'épaisseur de silicium de canal ATsi entre deux transistors ; - les figures 5 et 6 illustrent des vues en coupe similaires à celles des figures 1 à 4, sur lesquelles les transistors sont divisés en sous-transistors ; 10 - la figure 7 illustre une vue de dessus de l'agencement de sous-transistors dont l'épaisseur de silicium de canal est illustrée sur la figure 6 ; - la figure 8 illustre la distance D entre les centres respectifs de canaux de sous-transistors 15 adjacents ; - les figures 9 et 10 illustrent des agencements possibles de sous-transistors ; - les figures 11 à 14 illustrent des courbes utilisées pour déterminer le nombre de sous-20 transistors. Description détaillée Une variation d'épaisseur de silicium de canal n'est pas entièrement aléatoire. Les épaisseurs 25 respectives de deux points distants sont susceptibles d'être plus différentes que les épaisseurs respectives de deux points voisins. Autrement dit, plus les dispositifs sont espacés, plus la différence statistique d'épaisseur de canal de silicium entre eux 30 est grande. Cela peut être vu avec les transistors avec de grandes surfaces des figures 3 et 4. L'invention propose une paire de transistors sur un substrat comportant une interface enfouie qui délimite l'épaisseur de région active du canal desdits 35 transistors, lesdits transistors ayant chacun : - une longueur de canal de transistor LG, - une largeur de canal de transistor WG, - une surface de canal de transistor S, ladite surface de canal de transistor S étant supérieure ou égale à 0,5 pm2. La surface de canal de transistor S est égale au produit de la longueur de canal de transistor LG et de la largeur de canal de transistor WG, ainsi S = WG X LG. Selon l'invention, chaque transistor d'une paire 10 de transistors est constitué de plusieurs sous- transistors interconnectés. Autrement dit, toutes les grilles des sous-transistors d'un transistor sont connectées électriquement les unes aux autres, toutes les sources des sous-transistors d'un transistor sont 15 connectées électriquement les unes aux autres, et tous les drains des sous-transistors d'un transistor sont connectés électriquement les uns aux autres. Par conséquent, les sous-transistors interconnectés se comportent ainsi comme le grand transistor 20 correspondant. Ces sous-transistors sont agencés de sorte que la différence d'épaisseur de silicium de canal ATsi moyenne entre les deux transistors soit réduite à un minimum. Les tensions de seuil des deux transistors de 25 ladite paire deviennent ainsi sensiblement identiques à cause de la réduction à un minimum de la dispersion due à l'épaisseur de silicium de canal Tsi. En outre, en conservant une grande surface de canal globale, les sources de dispersion aléatoires sont encore moyennées. 30 La figure 5 montre que les transistors 33 et 34 de la figure 4 peuvent être constitués de plusieurs sous-transistors. Les transistors 33, 34 ont la même longueur de canal de transistor LG, ladite longueur de canal de transistor LG étant supérieure ou égale à 0,25 35 pm, la même largeur de canal de transistor WG, ladite largeur de canal de transistor WG étant supérieure ou égale à 0,5 pm, et la même surface de canal S, ladite surface de canal de transistor S étant supérieure ou égale à 0,5 pm2.
Chacun des transistors 33 et 34 est constitué de plusieurs sous-transistors, à savoir constitué des sous-transistors 43 pour le transistor 33 et des sous-transistors 44 pour le transistor 34. Chaque sous-transistor d'un transistor a une 10 longueur de canal de sous-transistor Li et a une largeur de canal de sous-transistor Wi. Ladite longueur de canal de sous-transistor Li est sensiblement égale à la longueur de canal de transistor LG dudit transistor. Ladite largeur de canal de sous-transistor Wi est 15 inférieure à la largeur de canal de transistor WG dudit transistor, de sorte que la somme des largeurs de canal de sous-transistor Wi des sous-transistors d'un transistor est sensiblement égale à la largeur de canal WG dudit transistor. Par conséquent, si N est le nombre 20 de sous-transistors La configuration montrée sur la figure 5 ne modifie pas sensiblement les caractéristiques électriques des transistors 33 et 34, étant donné que 25 la différence d'épaisseur de silicium de canal ATsi est inchangée. La figure 6 illustre cependant les mêmes sous-transistors 43, 44 réarrangés afin d'alterner spatialement un sous-transistor d'un transistor avec un 30 sous-transistor de l'autre transistor. Par conséquent, chaque sous-transistor 43 du transistor 33 est adjacent à deux sous-transistors de l'autre transistor 34. Etant donné que chaque sous-transistor d'un transistor de ladite paire de transistors est proche d'au moins un sous-transistor adjacent de l'autre transistor de ladite paire de transistors, la différence d'épaisseur de silicium de canal entre lesdits sous-transistors est statistiquement réduite à un minimum étant donné que la variation d'épaisseur entre des points proches est plus susceptible d'être inférieure à celle pour des points qui sont éloignés les uns des autres. Pour chaque sous-transistor 43, 44, il y a un sous-transistor de l'autre transistor qui est spatialement proche, et ils ont une épaisseur de silicium de canal similaire. Etant donné que la différence d'épaisseur de silicium de canal ATsi entre les deux transistors est la somme de la différence d'épaisseur entre leurs sous-transistors respectifs, la différence d'épaisseur de silicium de canal ATsi entre les deux transistors est également statistiquement réduite à un minimum. Par conséquent, la différence de tension de seuil due à la différence d'épaisseur de silicium de canal est également statistiquement réduite à un minimum. La figure 7 illustre une vue de dessus de l'agencement des sous-transistors 43 et 44 dont l'épaisseur de silicium de canal est illustrée sur la figure 6. Les sous-transistors sont alignés dans la direction de leurs largeurs et, par conséquent, un sous-transistor d'un transistor et le sous-transistor adjacent de l'autre transistor sont alignés dans la direction de leurs largeurs.
Le point le plus important est la courte distance entre deux sous-transistors de transistors différents. Chaque sous-transistor d'un transistor de la paire de transistors est espacé d'au moins un sous-transistor adjacent de l'autre transistor de la paire de transistors d'une distance D inférieure à une moitié de la largeur de canal de transistor WG, ladite distance D entre deux sous-transistors étant mesurée entre les centres respectifs des canaux desdits sous-transistors. La figure 8 illustre la distance D entre les 5 centres respectifs des canaux des sous-transistors 43, 44 adjacents. Chaque sous-transistor comprend une source 431, 441, un drain 432, 442 et une grille 433, 443. Le canal 434, 444 est défini en tant que la région active recouverte par la grille 433, 443 entre la 10 source et le drain. La distance D est la distance spatiale entre les centres spatiaux respectifs desdits canaux 434, 444 (dans le même plan). La distance D devrait être aussi faible que possible. D est au moins inférieur à une moitié de la 15 largeur de canal de transistor WG, mais de préférence D WG/4, plus préférablement D WG/10. Par exemple, D 1 pm, plus préférablement D 0,1 pm. Des distances plus petites peuvent être choisies, par exemple, pour une technologie de noeud de 20 14 nm, une distance D de 64 nm, correspondant au pas de contact de ce noeud de technologie. Avec une courte distance D, une variation d'épaisseur de silicium de canal affectant un sous-transistor d'un transistor affecte de manière similaire 25 au moins un sous-transistor de l'autre transistor. Par conséquent, les deux transistors de la paire sont affectés de manière similaire par des variations d'épaisseur de silicium de canal. Cette distance D devrait être aussi faible que 30 possible. Par conséquent, un quelconque sous-transistor d'un transistor et le sous-transistor adjacent de l'autre transistor sont de préférence alignés dans la direction de leurs largeurs, comme montré sur la figure 7, la figure 9 et la figure 10, afin de réduire 35 à un minimum la distance D.
Il n'est pas nécessaire que tous les sous-transistors soient alignés le long de la même ligne. Comme montré sur les figures 9 et 10, les sous-transistors peuvent être répartis sur le substrat, pourvu que chaque sous-transistor d'un transistor de la paire de transistors soit proche d'au moins un sous-transistor adjacent de l'autre transistor de la paire de transistors. Différentes orientations des sous-transistors appariés peuvent être choisies, par exemple avec certains d'entre eux perpendiculaires aux autres. De préférence, les sous-transistors sont formés en des groupes avec le même nombre de sous-transistors de chaque transistor. Comme montré sur la figure 10, les sous-transistors d'un transistor sont appariés avec un sous-transistor de l'autre transistor. Par conséquent, une variation d'épaisseur de silicium de canal affectant un sous-transistor d'un transistor affecte de manière similaire un sous-transistor de l'autre transistor, égalisant de ce fait les épaisseurs de silicium de canal entre les transistors. La division des transistors 33, 34 en sous-transistors permet ainsi une meilleure adaptation de leurs caractéristiques. De préférence, chaque transistor est constitué d'au moins 3 sous-transistors, de préférence d'au moins 10 sous-transistors, plus préférablement d'au moins 100 sous-transistors. Les transistors de la paire ne sont pas nécessairement constitués du même nombre de sous-transistors, mais le fait d'avoir le même nombre de sous-transistors facilite leur conception d'agencement et fournit un meilleur résultat en ce qui concerne la réduction à un minimum de la différence d'épaisseur de silicium de canal. Par conséquent, les deux transistors de la paire de transistors sont de préférence constitués du même nombre de sous-transistors.
Les sous-transistors peuvent avoir différentes largeurs W1, mais le fait d'avoir la même largeur Wi pour les sous-transistors facilite leur conception d'agencement et fournit un meilleur résultat en ce qui concerne la réduction à un minimum de la différence d'épaisseur de silicium de canal. Par conséquent, les sous-transistors ont de préférence la même largeur Wi. Selon l'invention, une variabilité de tension de seuil plus faible peut être obtenue. Une variabilité de tension de seuil dans un transistor est la somme statistique des composantes aléatoires et non aléatoires de cette variabilité de tension de seuil. Les composantes aléatoires comprennent, par exemple, la fluctuation aléatoire des dopants (RDF), qui résulte de la variation de la concentration des impuretés (ou des dopants) dans la région de canal d'un transistor MOSFET, de la fluctuation de la rugosité de bord de ligne, affectant la largeur et la longueur de canal et les fluctuations de la fonction de travail dans la pile de grilles. Les composantes aléatoires affectant la tension de seuil seront indiquées aVTR, la variabilité aléatoire entre deux transistors étant indiquée aAVTR. Du fait de leur caractère aléatoire, ces composantes aléatoires sont moyennées en utilisant de grands transistors. La partie aléatoire de la variabilité est ainsi réduite avec des transistors plus grands. Selon l'invention, les transistors ont ainsi une surface supérieure à 0,5 pm2, de préférence supérieure à 2 pm2, et plus préférablement supérieure à 5 pm2 ou 10 pm2. Avec un transistor FD-SOI, le canal est légèrement dopé, c'est-à-dire à moins d'environ 1017 cm-3, dans la zone d'inversion, généralement à 3 nm sous l'oxyde de grille. Par conséquent, les fluctuations aléatoires de dopants sont négligeables. Cependant, comme expliqué ci-dessus, une fluctuation d'épaisseur de silicium de canal peut modifier une adaptation des transistors. Indiquons la variabilité de tension de seuil due à une épaisseur de silicium de canal par crAVTsi, et une variabilité aléatoire entre deux par cyAVTR. La variabilité globale des tensions de deux transistors est alors : transistors appariés seuil entre crAvi- = 2 erilVT + alVTR (1 ) crAVusi étant fonction de la variabilité d'épaisseur de silicium de canal aTsi et de la sensibilité de la tension de seuil VT à la variation d'épaisseur de silicium de canal (dVT/dTsi) - Une fluctuation d'épaisseur de silicium de canal en fonction de la distance X entre deux emplacements peut être déterminée à partir de données de mesure d'épaisseur. Une transformation de Fourier des mesures d'épaisseur de silicium de canal par rapport à l'emplacement fournit la densité spectrale de puissance (PSD). Une intégration de cette densité spectrale de puissance dans le domaine fréquentiel spatial [X-1 ; co[ fournit la variation d'épaisseur moyenne aTn. Si on considère une paire de transistors, X peut être à peu près interprété en tant que taille d'un 25 transistor, éventuellement complétée par la distance entre deux transistors. En tant qu'exemple non limitatif, le graphe de la figure 11 illustre des courbes représentant, en fonction de la surface de transistor à une échelle 30 logarithmique, des valeurs possibles de variabilité de tension de seuil globale GAVT (trait plein 101) et ses composantes principales, c'est-à-dire la variabilité induite par l'épaisseur de silicium de canal crAVTsi (trait en tirets 102) et la variabilité aléatoire crAVTR (trait en pointillés 103). La figure 11 est un modèle simplifié utilisé pour illustrer les principes de l'invention. Comme on peut le voir sur la figure 11, une 5 variabilité de tension de seuil aléatoire crAVTR diminue alors que la surface du transistor augmente, et pour une surface de transistor supérieure à 0,1 pm2, une variabilité induite par l'épaisseur de silicium de canal cyVTsi ne peut pas être ignorée. 10 Selon l'invention, chaque transistor de la paire de transistors, ayant une grande surface de canal, une longueur de canal LG et une largeur de canal WG, est divisé en n transistors plus petits, c'est-à-dire en sous-transistors, ayant de préférence la même longueur 15 L et ayant une largeur égale à W/n. Les sous-transistors d'un transistor sont ensuite entrelacés ou mélangés avec les sous-transistors de l'autre transistor de ladite paire. Les bornes des sous-transistors d'un transistor 20 sont interconnectées. Autrement dit, toutes les grilles des sous-transistors d'un transistor sont connectées électriquement les unes aux autres, toutes les sources des sous-transistors d'un transistor sont connectées électriquement les unes aux autres, et tous les drains 25 des sous-transistors d'un transistor sont connectés électriquement les uns aux autres. Par conséquent, lesdits sous-transistors interconnectés se comportent ainsi comme le grand transistor correspondant. Ainsi, la paire de transistors plus grands est remplacée par n 30 paires de sous-transistors plus petits. Ces paires de sous-transistors peuvent être réparties sur le substrat, mais la distance entre deux sous-transistors de la même paire doit être aussi faible que possible, et de préférence doit tendre vers 35 W/n.
Ainsi, la surface globale des grands transistors de la paire est encore WxL, et l'effet des composantes aléatoires est maintenu à un niveau faible. En outre, la distance entre les grands transistors de la paire 5 correspond à la distance moyenne entre les sous-transistors adjacents. Par conséquent, la distance moyenne entre les grands transistors de la paire tend à être W/n. En conséquence, la contribution de la variation d'épaisseur de silicium de canal à la 10 variabilité de tension de seuil globale est réduite. Par exemple, chaque transistor d'une paire a une surface de canal de 1 pm2, avec LG = WG = 1 pm. Selon l'exemple illustré sur la figure 11, les fluctuations d'épaisseur de silicium de canal induisent une 15 variabilité de tension de seuil d'environ 5 mV, tandis que les composantes aléatoires induisent une variabilité de tension de seuil d'environ 1 mV, pour une variabilité de tension de seuil globale de 5,1 mV. En prévoyant une paire de transistors dans 20 laquelle chaque transistor est constitué de 10 sous-transistors, chacun desdits sous-transistors ayant une longueur de canal Li de 1 pm et une largeur de canal Wi de 0,1 pm, alors la surface de canal globale de chaque transistor est encore de 1 pm2, ce qui correspond à une 25 variabilité aléatoire crAVTR de 1 mV, mais la distance moyenne entre les deux transistors de la paire est abaissée jusqu'à 0,1 pm, ce qui correspond à une variabilité induite par l'épaisseur de silicium de canal GAVTsi de 0,2 mV. 30 Selon l'équation 1, la variabilité globale est ainsi réduite à 1,2 mV : .I0.22+12 1.2 Comme montré par cet exemple, un grand nombre de sous-transistors permettent une réduction significative 35 de la variabilité de tension de seuil. Cependant, la réalisation d'un grand nombre de sous-transistors peut être difficile, alors qu'une faible variabilité de seuil peut ne pas être nécessaire. Le nombre et la taille minimums des sous- transistors peuvent être déterminés par le procédé suivant pour réaliser une variabilité globale souhaitée, tout en ayant le moins de sous-transistors possibles : a) définir une variabilité de tension de seuil 10 globale csAvT souhaitée, b) déterminer des valeurs de variabilité de tension de seuil aléatoire crAvTR et de variabilité de tension de seuil induite par une épaisseur de silicium de canal 0-AvTsi permettant d'obtenir ladite variabilité 15 de tension de seuil globale crAvT souhaitée, c) déterminer des valeurs de surfaces de canal de transistor globales et de surfaces de canal de sous-transistor permettant d'obtenir les valeurs déterminées à l'étape b), 20 d) déterminer les nombres de sous-transistors nécessaires pour obtenir les valeurs déterminées à l'étape c), e) sélectionner un nombre de sous-transistors proche du minimum de sous-transistors nécessaires, 25 déterminant de ce fait la valeur correspondante de la surface de transistor totale. De préférence, la surface de canal d'un transistor et le nombre de sous-transistors sont déterminés pour obtenir une variabilité de tension de seuil globale aAvT 30 correspondant à MIT: 22 (FA VII? Cril irrSi En tant qu'autre exemple non limitatif pour illustrer le procédé, d'une manière similaire à la figure 11 , le graphe de la figure 12 illustre des courbes représentant, en fonction de la surface de transistor à une échelle logarithmique, des valeurs possibles de variabilité de tension de seuil globale aAVT (trait plein 111) et de ses composantes principales, c'est-à-dire la variabilité induite par l'épaisseur de silicium de canal aAVTsi (trait en tirets 112) et la variabilité aléatoire aAVTR (trait en pointillés 113). La figure 12 est un modèle simplifié utilisé pour illustrer les principes de l'invention.
Les paires de variabilité de tension de seuil aléatoire et de variabilité de tension de seuil induite par une épaisseur de silicium de canal, c'est-à-dire (aAVTR ; aAVTsi) qui permettent d'obtenir la variabilité de tension de seuil globale CYAvT souhaitée 15 sont d'abord déterminées. En tant qu'exemple, la figure 13 illustre un tel ensemble de paires (trait en pointillés 104) qui permet d'obtenir une variabilité de tension de seuil globale de 3 mV, avec l'exemple de la figure 12. 20 La figure 14 illustre un trait en tirets 105 représentant l'ensemble des paires de surfaces globales et de surfaces de sous-transistors qui permettent d'obtenir le résultat de la figure 13, et un trait en pointillés 106 représentant le nombre de sous- 25 transistors requis pour les paires obtenues illustrées par le trait en tirets 105. Dans cet exemple, le trait en pointillés 106, représentant le nombre de sous-transistors nécessaires, montre un minimum pour une surface globale d'environ 30 0,25 pm2. Selon le trait en tirets 105, une surface globale de 0,25 pm2 correspond à des surfaces de sous-transistors d'environ 600 nm2. Par conséquent, environ 417 sous-transistors de 600 nm2 sont nécessaires pour chaque transistor afin d'obtenir une variabilité de 35 seuil globale de 3 mV.
L'effet de l'invention peut être encore amélioré en maintenant la variabilité induite par l'épaisseur de silicium de canal (TAvrsi à un niveau faible pour les surfaces des sous-transistors.
Avec un procédé de fabrication de l'art antérieur, la variabilité induite par l'épaisseur de silicium de canal cy\ITsi doit être maintenue à un niveau faible pour la grande surface du transistor (généralement au-dessus de 0,5 pm2), ce qui est difficile.
Selon l'invention, la variabilité induite par l'épaisseur de silicium de canal aVTsi doit être seulement maintenue à un niveau relativement faible pour des surfaces de sous-transistors qui sont très inférieures aux grandes surfaces de transistor et ainsi beaucoup plus facile à réaliser.

Claims (12)

  1. REVENDICATIONS1. Paire de transistors (33, 34) sur un substrat comportant une interface enfouie qui délimite 5 l'épaisseur de région active du canal (1) desdits transistors, lesdits transistors ayant chacun : - une longueur de canal de transistor LG, - une largeur de canal de transistor WG, - une surface de canal de transistor S, ladite 10 surface de canal de transistor S étant supérieure ou égale à 0,5 pm2, - dans laquelle chaque transistor (33, 34) de ladite paire de transistors est constitué de plusieurs sous-transistors (43, 44), 15 - dans laquelle chaque sous-transistor (43, 44) d'un transistor (33, 34) a une longueur de canal de sous-transistor Li et a une largeur de canal de sous-transistor Wir ladite longueur de canal de sous-transistor Li étant sensiblement égale à la longueur de 20 canal de transistor LG, et ladite largeur de canal de sous-transistor Wi étant inférieure à la largeur de canal de transistor WG, de sorte que la somme des largeurs de canal de sous-transistor Wi des sous-transistors (43, 44) d'un transistor est sensiblement 25 égale à la largeur de canal WG dudit transistor (33, 34), dans laquelle chaque sous-transistor (43, 44) d'un transistor (33, 34) de ladite paire de transistors est espacé d'au moins un sous-transistor (43, 44) adjacent 30 de l'autre transistor (33, 34) de ladite paire de transistors d'une distance D inférieure à une moitié de la largeur de canal de transistor WG, ladite distance D entre deux sous-transistors (43, 44) étant mesurée entre les centres respectifs des canaux (434, 444) 35 desdits sous-transistors (43, 44).
  2. 2. Paire de transistors selon la revendication 1, dans laquelle ledit sous-transistor (43, 44) d'un transistor (33, 34) et ledit sous-transistor (43, 44) adjacent de l'autre transistor (33, 34) sont alignés dans la direction de leurs largeurs.
  3. 3. Paire de transistors selon l'une quelconque des revendications précédentes, dans laquelle ladite 10 distance D est inférieure à 1 pm, de préférence inférieure à 0,1 pm.
  4. 4. Paire de transistors selon l'une quelconque des revendications précédentes, dans laquelle chaque 15 transistor (33, 34) de ladite paire de transistors comprend au moins 3 sous-transistors (43, 44), de préférence au moins 10 sous-transistors (43, 44), plus préférablement 100 sous-transistors (43, 44). 20
  5. 5. Paire de transistors selon l'une quelconque des revendications précédentes, dans laquelle ladite longueur de canal de transistor LG est supérieure ou égale à 0,25 pm, de préférence à 0,5 pm. 25
  6. 6. Paire de transistors selon l'une quelconque des revendications précédentes, dans laquelle ladite surface de canal de transistor S est supérieure ou égale à 2 pm2, de préférence à 5 pm2. 30
  7. 7. Paire de transistors selon l'une quelconque des revendications précédentes, dans laquelle le substrat est un substrat en silicium sur isolant.
  8. 8. Paire de transistors selon l'une quelconque des 35 revendications 1 à 6, dans laquelle le substrat est unsubstrat massif dans lequel un film de silicium constituant le canal (1) est isolé par une couche dopée (2).
  9. 9. Paire de transistors selon l'une quelconque des revendications précédentes, dans laquelle les deux transistors (33, 34) de la paire de transistors sont constitués du même nombre de sous-transistors (43, 44).
  10. 10. Paire de transistors selon l'une quelconque des revendications précédentes, dans laquelle les sous-transistors (43, 44) ont la même largeur Wi.
  11. 11. Circuit intégré comportant au moins une paire 15 de transistors selon l'une quelconque des revendications précédentes.
  12. 12. Procédé de fabrication de paires de transistors sur un substrat comportant une interface 20 enfouie qui délimite l'épaisseur de région active du canal desdits transistors (33, 34), lesdites paires de transistors ayant : - une variabilité de tension de seuil aléatoire CYLIVTR qui dépend de la surface de canal des transistors 25 (33, 34), - une variabilité de tension de seuil induite par une épaisseur de silicium de canal 0Avrsi qui dépend de l'emplacement respectif des transistors (33, 34) sur le substrat, 30 dans lequel chaque transistor (33, 34) d'une paire de transistors est constitué de plusieurs sous-transistors (43, 44), et chacun des sous-transistors (43, 44) d'un transistor (33, 34) est adjacent à un sous-transistor 35 (43, 44) de l'autre transistor (33, 34) de ladite pairede transistors de sorte que l'emplacement respectif des transistors dépend du nombre de sous-transistors (43, 44), ledit procédé comprenant : a) la définition d'une variabilité de tension de 5 seuil globale aAvT souhaitée, b) la détermination des valeurs de variabilité de tension de seuil aléatoire CYANTR et de variabilité de tension de seuil induite par une épaisseur de silicium de canal aAvTsi permettant d'obtenir ladite variabilité 10 de tension de seuil globale crAvT souhaitée, c) la détermination des valeurs de surfaces de canal de transistor globales et de surfaces de canal de sous-transistor permettant d'obtenir les valeurs déterminées à l'étape b), 15 d) la détermination des nombres de sous- transistors (43, 44) nécessaires pour obtenir les valeurs déterminées à l'étape c), e) la sélection d'un nombre de sous-transistors (43, 44) proche du minimum de sous-transistors 20 nécessaires, déterminant de ce fait la valeur correspondante de la surface de transistor totale.
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