FR2964793A1 - Dispositif d'interposition - Google Patents

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Abstract

L'invention concerne un dispositif d'interposition comprenant un substrat (1) en silicium dopé, au moins un via (11) traversant s'étendant d'un premier côté à un deuxième côté du substrat (1) en silicium dopé, et au moins des première et deuxième couches conductrices (111 et 112) déposées respectivement sur les premier et deuxième côtés dudit via (11) traversant de façon qu'elles soient électriquement connectées l'une à l'autre, dans lequel ledit via traversant comprend un volume du substrat en silicium dopé délimité par une tranchée (7) environnante s'étendant du premier côté au deuxième côté du substrat en silicium dopé, ladite tranchée d'encerclement étant agencée de façon à isoler électriquement le substrat en silicium dopé entouré par ladite tranchée vis-à-vis du substrat en silicium dopé à l'extérieur de ladite tranchée.

Description

DISPOSITIF D'INTERPOSITION
Cette invention concerne d'une façon générale les circuits intégrés ou boîtiers de circuits intégrés 3D et, plus particulièrement, un interposeur silicium permettant une conduction de haut en bas grâce à des vias traversants dans le silicium, et un procédé pour sa fabrication. Les DEL de luminosité élevée sont très sensibles aux décharges électrostatiques (DES) et au coefficient de dilatation thermique (CDT) de leurs boîtiers. Afin d'obtenir des DEL de luminosité élevée fiables, on sait utiliser des puces à DEL nues montées sur un interposeur silicium qui améliore le défaut d'appariement des CDT et aussi offre une protection contre les DES avec des diodes intégrées. L'intégration de dispositifs et une bonne conductivité thermique constituent les avantages clés des embases en silicium. Toutefois, afin de réduire le coût du boîtier, on utilise de plus en plus la technologie de montage en surface. Des connexions de haut en bas sont nécessaires sur l'embase. Les connexions de haut en bas sont réalisées par des vias traversants. Un procédé typique de fabrication d'un via traversant comprend la formation de trous traversants et la déposition d'une couche de barrière de diffusion et d'une couche d'ensemencement conductrice. Un matériau conducteur est ensuite déposé par placage électrolytique dans les trous. En tant que matériau conducteur, on utilise typiquement le cuivre, parce que le cuivre a une bonne conductivité thermique et électrique et est disponible dans un état très pur. Les vias traversants peuvent avoir des rapports d'aspects élevés, et par conséquent la déposition de cuivre dans de telles structures peut être difficile. Le coût de la réalisation de tels vias traversants est très élevé, et il est difficile de la mettre en oeuvre sans équipements spécifiques. Un objet de l'invention consiste à mettre à disposition une embase en silicium ou un interposeur permettant une conduction du haut en bas sans utilisation de vias traversants de la technique antérieure, coûteux et difficiles à réaliser. À cette fin, un mode de réalisation de l'invention propose un dispositif d'interposition comprenant un substrat en silicium dopé, ayant par exemple une concentration de dopants comprise entre 1017 et 1020 atomes par centimètre cube, de préférence une concentration de dopants d'environ 1019 atomes par centimètre cube, au moins un via traversant s'étendant d'un premier côté à un deuxième côté du substrat en silicium dopé, et au moins des première et deuxième couches conductrices déposées respectivement sur les premier et deuxième côtés dudit via traversant de façon qu'elles soient électriquement connectées l'une à l'autre, dans lequel ledit via traversant comprend un volume du substrat en silicium dopé délimité par une tranchée environnante s'étendant du premier côté au deuxième côté du substrat en silicium dopé, ladite tranchée environnante étant agencée de façon à isoler électriquement le substrat en silicium dopé entouré par ladite tranchée vis-à-vis du substrat en silicium dopé à l'extérieur de ladite tranchée. Avantageusement, un interposeur selon l'invention ne nécessite pas l'utilisation d'un matériau conducteur différent du matériau de l'interposeur pour la construction des vias traversants. Par conséquent, les coûts de production sont réduits. Par ailleurs, aucun équipement spécifique n'est requis et les procédés de fabrication sont plus simples. En outre, l'invention évite l'utilisation de cuivre pour le remplissage des vias traversants, qui pourrait provoquer des contaminations nuisant aux DEL implantées sur l'interposeur. Conformément à d'autres modes de réalisation qui peuvent être considérés seuls ou en combinaison : - Le rapport H/S dudit via traversant est inférieur ou égal à 1, H étant la distance moyenne entre les premier et deuxième côtés du via traversant et S étant la largeur moyenne du via traversant. - La tranchée environnante est au moins partiellement remplie d'un matériau isolant. - Le matériau isolant est de préférence de l'oxyde de silicium thermique et/ou un autre diélectrique. - Dans le cas d'un remplissage partiel avec un oxyde, le remplissage de la tranchée est effectué par déposition sous forme d'enrobage de silicium alpha ou de polysilicium ou de matériau isolant. - Le rapport H/e est supérieur ou égal à 15, H étant la distance moyenne entre les premier et deuxième côtés du via traversant et e étant l'épaisseur moyenne de la tranchée environnante. - Le dispositif d'interposition comprend un deuxième via traversant s'étendant du premier côté au deuxième côté du substrat en silicium dopé, et des troisième et quatrième couches conductrices déposées respectivement sur les premier et deuxième côtés du deuxième via traversant de façon qu'elles soient électriquement connectées ensemble, les première et troisième couches conductrices étant connectées ensemble au moyen d'une seule diode. - Le dispositif d'interposition comprend un deuxième via traversant s'étendant du premier côté au deuxième côté du substrat en silicium dopé, et des troisième et quatrième couches conductrices déposées respectivement sur les premier et deuxième côtés du deuxième via traversant de façon qu'ils soient électriquement connectés ensemble. Un autre objet de cette invention consiste à proposer un nouveau procédé de fabrication d'interposeur qui réalise des contacts de haut en bas selon l'invention. L'invention concerne en outre un procédé de fabrication pour fabriquer un interposeur selon l'invention, lequel procédé comprend les étapes suivantes : - une étape de fourniture d'un substrat, durant laquelle est fourni un substrat en silicium dopé, - une étape de définition de via, durant laquelle un via traversant est défini par gravure d'une tranchée environnante délimitant un volume de silicium dopé entre un premier côté et un deuxième côté du substrat en silicium dopé, - une étape d'oxydation durant laquelle la tranchée d'encerclement est au moins partiellement oxydée, - une étape de réalisation d'une couche de contact, durant laquelle sont disposées des première et deuxième couches conductrices respectivement sur les premier et deuxième côtés dudit via traversant.
Conformément à d'autres modes de réalisation qui peuvent être considérés seuls ou en combinaison : - L'étape de définition de via comprend en outre l'étape consistant à graver une tranchée environnante discontinue, laissant le volume de silicium dopé délimité par la tranchée environnante mécaniquement et électriquement connecté, par des ponts en silicium dopé, au silicium dopé externe du substrat en silicium dopé, et, durant l'étape d'oxydation, les ponts en silicium dopé sont oxydés de façon que le volume de silicium dopé déterminé par la tranchée environnante soit mécaniquement connecté au, mais électriquement isolé du, silicium dopé externe du substrat en silicium dopé ; par exemple, les largeurs des ponts sont inférieures ou égales à l'épaisseur moyenne de la tranchée environnante. - Après l'étape d'oxydation, du silicium alpha ou un polysilicium non dopé est déposé dans la tranchée environnante. - Durant l'étape de définition de via, lorsque la tranchée environnante est gravée sur tout le long du substrat en silicium dopé, la tranchée comprend des ponts en silicium dopé. - Durant l'étape de définition de via, la tranchée environnante est gravée uniquement sur une partie de l'épaisseur du substrat en silicium dopé avant l'étape d'oxydation. Le substrat en silicium dopé est ensuite poncé de façon que la tranchée environnante s'étende sur tout le long du substrat en silicium dopé. Avantageusement, ce procédé est facile à mettre en application et réduit les coûts de formation de via pour l'interposeur silicium. L'invention concerne aussi un dispositif électroluminescent comprenant des puces à DEL montées sur un dispositif d'interposition selon l'invention. L'invention va maintenant être décrite plus en détail à titre d'exemple en référence aux dessins joints, sur lesquels : - la Figure 1 montre une coupe transversale schématique d'un premier mode de réalisation d'un interposeur selon l'invention ; - les Figures 2A à 2E illustrent schématiquement les diverses étapes de mise en oeuvre d'un procédé de fabrication d'un interposeur tel qu'illustré sur la Figure 1. Les Figures 2A, 2B, 2D et 2E sont des vues en coupe transversale, et la Figure 2C est une vue de dessus ; - la Figure 3 montre une coupe transversale schématique d'un deuxième mode de réalisation d'un interposeur selon l'invention. L'homme du métier comprendra que les éléments dans les figures sont illustrés à des fins de simplicité et de clarté et n'ont pas nécessairement été dessinés à l'échelle. Par exemple, les dimensions de certains des éléments dans les figures peuvent être exagérées par rapport à d'autres éléments pour aider à améliorer la compréhension des modes de réalisation de la présente invention. Un premier mode de réalisation d'un dispositif d'interposition, par exemple pour puces à DEL, selon l'invention, est présenté sur la Figure 1. Cet interposeur silicium comprend un via 11 traversant le silicium et s'étendant d'un premier côté à un deuxième côté d'un substrat 1 en silicium dopé. Le via 11 traversant le silicium comprend un volume du substrat 1 en silicium dopé délimité par des tranchées 7 environnantes, lesdites tranchées 7 s'étendant du premier côté au deuxième côté du substrat 1 en silicium dopé. Avantageusement, la résistance électrique du via 11 traversant peut être ajustée en fonction de la concentration de dopants dans le substrat 1 en silicium dopé. Par exemple, le substrat en silicium dopé est dopé avec des dopants de type N. Par exemple, la concentration de dopants est située entre 1017 et 1020 atomes par centimètre cube, de préférence la concentration de dopants est d'environ 1019 atomes par centimètre cube. La superficie du via 11 traversant le silicium peut être très grande. Avantageusement, une grande section minimise la résistance électrique du via. Dans un mode de réalisation de l'invention, le rapport H/S dudit via 11 traversant est inférieur ou égal à 1, H étant la distance moyenne entre les premier et deuxième côtés des vias 11 traversants, et S étant la largeur moyenne dudit via 11 traversant.
La résistance d'un via traversant d'un interposeur selon l'invention peut être calculée comme suit : R=pH/A où R est la résistance du via traversant, p est la résistivité du silicium dopé, H est la distance moyenne entre les premier et deuxième côtés du via traversant et A est la superficie en coupe transversale moyenne dudit via traversant. Avantageusement, le paramètre p peut être adapté en fonction de la concentration de dopants dans le substrat 1 en silicium dopé. Avantageusement, le paramètre H/A peut être choisi par le fabricant d'un interposeur selon l'invention. Par conséquent, la résistance électrique d'un via traversant le silicium selon l'invention peut être adaptée en fonction de l'application du via traversant le silicium. Le via 11 traversant le silicium est électriquement connecté à une première électrode 112 située sur un premier côté de l'interposeur et à une deuxième électrode 111 située dans l'autre côté du substrat 1 en silicium dopé. Par conséquent, le via 11 traversant le silicium permet une conduction de haut en bas à travers le substrat 1 en silicium dopé. La première électrode 112 comprend une couche métallique. Ladite couche métallique est déposée sur un côté du via 11 traversant le silicium. Par exemple, ladite électrode est faite en aluminium ou en cuivre. Dans un mode de réalisation de l'invention, l'électrode supérieure 112 est en outre revêtue par placage électrolytique d'un alliage d'or, par exemple TiNiAu ou TiPtAu. Avantageusement, ladite plaque métallique empêche l'oxydation de l'électrode supérieure 112. La deuxième électrode 111 comprend une couche métallique déposée sur le côté du via traversant le silicium opposé à la première électrode 112. Par exemple, ladite électrode 111 est faite en aluminium ou en cuivre. L'isolation entre le via 11 et la partie externe de silicium du substrat 1 en silicium dopé est effectuée au moyen de tranchées 7 environnantes. Lesdites tranchées 7 environnantes sont au moins partiellement remplies d'un matériau isolant.
De préférence, le matériau isolant est un oxyde de silicium thermique et/ou un autre diélectrique. De préférence, les tranchées 7 sont en outre complètement remplies d'un diélectrique. Par exemple, les tranchées 7 sont remplies par déposition sous forme d'enrobage de silicium alpha ou de polysilicium ou d'un autre matériau isolant. De préférence, l'épaisseur T desdites tranchées 7 environnantes est comprise entre 0,5 et 5 µm, par exemple entre 2 et 5 µm. L'invention concerne aussi un procédé de fabrication d'un interposeur silicium selon l'invention. En référence aux Figures 2, un exemple de mode de réalisation d'un procédé de fabrication d'un interposeur tel que représenté sur la Figure 1 est décrit en détail. Étape 1 On considère le substrat 1 en silicium présenté sur la Figure 2A. Ce substrat 1 en silicium est fortement dopé, par exemple avec un dopant de type N, par exemple l'arsenic ou l'antimoine ou le phosphore. Par exemple, la concentration de dopants est située entre 1017 et 1020 atomes par centimètre cube. La résistivité du substrat en silicium 1 peut être ajustée en fonction de la concentration de dopants. Étape 2 Comme le montre la Figure 2B, une tranchée 7 environnante profonde est gravée. Ladite tranchée 7 environnante délimite la partie du substrat 1 en silicium dopé qui constitue le via 11 traversant le silicium. Dans le mode de réalisation de l'invention présenté sur les Figures 2, la tranchée 7 environnante est gravée sur tout le long du substrat 1 en silicium dopé. De préférence, la tranchée 7 environnante est gravée en discontinu, laissant le volume de silicium dopé délimité par la tranchée 7 environnante mécaniquement et électriquement connecté par des ponts 13 en silicium dopé au silicium dopé externe du substrat 1 en silicium dopé, comme le montre la Figure 2C. On note que la forme de la tranchée 7 environnante n'est pas nécessairement ronde, comme illustré sur la Figure 2D, mais pourrait avoir n'importe quelle forme, par exemple carrée ou rectangulaire. De préférence, les largeurs W desdits ponts 13 sont inférieures ou égales à l'épaisseur moyenne T de la tranchée 7 environnante. De préférence, l'épaisseur de la tranchée 7 doit être relativement faible afin de faciliter le remplissage de ladite tranchée dans une étape ultérieure du procédé de fabrication. Par exemple, l'épaisseur de la tranchée 7 environnante est située entre 0,5 et 5 µm, par exemple entre 2 et 5 µm. Étape 3 Dans l'étape 3 on réalise une oxydation de la tranchée 7. Par exemple, l'interposeur est exposé à un traitement thermique et un oxyde de silicium thermique est formé dans la tranchée 7. Durant cette étape, si la tranchée 7 environnante comprend des ponts 13 comme décrit ci-dessus, lesdits ponts 13 sont aussi oxydés.
Avantageusement, l'oxydation de la tranchée 7 environnante et des ponts 13 réalise l'isolation électrique des vias 11 traversant le silicium vis-à-vis de la partie en silicium dopé externe du substrat en silicium dopé. Avantageusement, la partie délimitée de matériau en silicium dopé reste mécaniquement reliée au, mais électriquement isolée du, silicium dopé externe du substrat 1 en silicium dopé, grâce aux ponts oxydés 13. Dans un mode de réalisation de l'invention, la tranchée 7 n'est pas entièrement remplie d'oxyde durant l'étape d'oxydation de tranchée, et la tranchée 7 peut être en outre remplie d'un matériau. Par exemple, la tranchée 7 est remplie par déposition de silicium alpha ou de polysilicium dopé ou non dopé. Étape 4 Comme le montre la Figure 2E, dans l'étape 4, deux électrodes 111 et 112 sont déposées et modelées. Avantageusement, lesdites électrodes 111 et 112 sont connectées ensemble par le via 11 traversant le silicium. La première électrode 112 comprend une couche métallique. Ladite couche métallique est déposée sur un côté du via 11 traversant le silicium. Par exemple, ladite électrode est faite en aluminium ou en cuivre. La deuxième électrode 111 comprend une couche métallique déposée sur le côté du via traversant le silicium opposé à la première électrode 112. Par exemple, ladite électrode 111 est faite en aluminium ou en cuivre. Dans un mode de réalisation de l'invention, les couches métalliques constituant les électrodes 111 et 112 sont déposées par exemple par pulvérisation ou électrodéposition. Le modelage des contours des électrodes 111 et 112 est réalisé dans l'étape 4 après déposition des couches métalliques constituant lesdites électrodes ou durant le procédé de déposition. Dans un mode de réalisation de l'invention, les électrodes 111 et 112 sont en outre plaquées avec un alliage d'or, par exemple TiNiAu ou TiPtAu. Un deuxième mode de réalisation d'un interposeur silicium pour puces à DEL selon l'invention est présenté sur la Figure 3. Cet interposeur silicium comprend deux vias 11 et 12 traversant le silicium, s'étendant d'un premier côté à un deuxième côté d'un substrat 1 en silicium dopé. Les deux vias 11 et 12 traversants sont connectés l'un à l'autre par une diode 35. Les vias 11 et 12 traversant le silicium comprennent un volume du substrat 1 en silicium dopé délimité par des tranchées 7 environnantes, lesdites tranchées 7 s'étendant du premier côté au deuxième côté du substrat 1 en silicium dopé. Avantageusement, la résistivité des vias 11 et 12 traversants peut être ajustée, en fonction de la concentration de dopants sur le substrat 1 en silicium dopé. Par exemple, le substrat en silicium dopé est dopé avec des dopants de type N. Par exemple, la concentration de dopants est située entre 1017 et 1020 atomes par centimètre cube. La superficie des vias 11 et 12 traversant le silicium peut être très grande. Avantageusement, une grande section minimise la résistivité électrique des vias. Dans un mode de réalisation de l'invention, le rapport H/S desdits vias 11 et 12 traversants est inférieur ou égal à 1, H étant la distance moyenne entre les premier et deuxième côtés des vias 11 et 12 traversants, et S étant la largeur moyenne desdits vias 11 et 12 traversants. La résistance d'un via selon l'invention peut être calculée comme suit : 25 R = pH/A où R est la résistance du via, p est la résistivité du silicium dopé, H est la distance moyenne entre les premier et deuxième côtés du via traversant et A est la superficie en coupe transversale moyenne dudit via traversant. Avantageusement, le paramètre p peut être adapté en fonction de la concentration de dopants dans le substrat 1 en 30 silicium dopé. Avantageusement, le paramètre H/A peut être choisi par le fabricant d'un interposeur selon l'invention. Par conséquent, la résistance électrique d'un via traversant le silicium selon l'invention peut être facilement adaptée en fonction de l'application du via traversant le silicium.
Chacun desdits vias 11 et 12 traversant le silicium est électriquement connecté à des premières électrodes 112 et 122 et à des deuxièmes électrodes 111 et 121 situées respectivement sur les premier et deuxième côtés du substrat 1 en silicium dopé. Par conséquent, les vias 11 et 12 traversant le silicium permettent une conduction de haut en bas à travers le substrat 1 en silicium dopé. Les électrodes 112 et 122 supérieures comprennent au moins une couche métallique. Ladite couche métallique est déposée sur, et connectée à, la surface de la partie du substrat 1 en silicium dopé qui constitue un via 11 et 12 traversant le silicium et peut aussi être connectée à la partie externe du substrat 1 en silicium dopé ou à un autre élément de l'interposeur, par exemple à la diode 35. Par exemple, l'électrode 122 supérieure connectée au via traversant 12 est également connectée à la diode 35, et l'électrode 112 supérieure connectée au via 11 est aussi connectée à la partie externe du substrat 1 en silicium dopé, dans laquelle est intégrée ladite diode 35. Par exemple, les électrodes supérieures sont faites en aluminium ou en cuivre.
Dans un mode de réalisation de l'invention, lesdites électrodes sont en outre plaquées avec un alliage d'or, par exemple -TiNiAu ou TiPtAu. Les électrodes 111 et 121 inférieures comprennent au moins une couche métallique déposée sur le côté du via traversant opposé aux électrodes 112 et 122 supérieures. Par exemple, lesdites électrodes 111 et 121 sont faites en aluminium ou en cuivre ou en alliage d'or, par exemple TiNiAu ou TiPtAu. L'isolation entre les vias 11 et 12 traversants et la partie externe de silicium du substrat 1 en silicium dopé est effectuée au moyen de tranchées 7 environnantes. Lesdites tranchées 7 environnantes sont au moins partiellement remplies d'un matériau isolant. De préférence, le matériau isolant est un oxyde de silicium thermique et/ou un autre diélectrique. De préférence, les tranchées 7 sont en outre complètement remplies d'un diélectrique. Par exemple, les tranchées 7 sont remplies par déposition sous forme d'enrobage de silicium alpha ou de polysilicium ou d'un autre matériau isolant. De préférence, l'épaisseur T desdites tranchées 7 environnantes est située entre 0,5 et 5 pm, par exemple entre 2 et 5 µm. De préférence, l'isolation entre les deux vias 11 et 12 traversant le silicium est complétée par une couche d'oxyde 3 et une couche d'oxyde 31, déposées sur chacun des côtés du substrat 1 en silicium dopé. L'interposeur selon l'invention représenté sur la Figure 3, comprend en outre une diode 35 intégrée dans la partie externe du substrat 1 en silicium dopé et connectant l'un à l'autre les deux électrodes 112 et 122 supérieures. La diode 35 comprend la partie en silicium 25 qui est dopée avec un type de dopant différent de celui du substrat 1 en silicium dopé. Par exemple, le substrat en silicium dopé est dopé avec des dopants de type N et la partie en silicium 25 est dopée avec des dopants de type P, et la diode 35 est une diode au silicium PN. Avantageusement, ladite diode 35 est fortement intégrée dans l'embase 1 en silicium dopé quel que soit le niveau de tension de claquage de cette diode 35. L'interposeur comprend aussi une couche de passivation 9 située entre les deux électrodes 112 et 122 supérieures. Avantageusement, ladite couche de passivation 9 assure que les deux électrodes 112 et 122 supérieures soient connectées l'une à l'autre uniquement par la diode 35. Bien que des modes de réalisation de la présente description aient été décrits en détail, l'homme du métier devrait comprendre qu'il peut y apporter divers changements, remplacements et modifications, sans s'écarter de l'esprit et de la portée de la présente description. L'homme du métier peut mettre en application l'invention dans le cas où le substrat en silicium dopé est dopé avec des dopants de type P, par exemple du bore. L'homme du métier peut mettre en application l'invention dans le cas où l'interposeur comprend au moins deux vias traversant le silicium connectés l'un à l'autre par des moyens autres qu'une diode. Par conséquent, tous ces changements, remplacements et modifications sont destinés à être englobés à l'intérieur du cadre de la présente demande, tel qu'il est défini dans les revendications qui suivent.

Claims (8)

  1. REVENDICATIONS1. Dispositif d'interposition comprenant un substrat (1) en silicium dopé, au moins un via (11) traversant s'étendant d'un premier côté à un deuxième côté du substrat (1) en silicium dopé, et au moins des première et deuxième couches conductrices (111 et 112) déposées respectivement sur les premier et deuxième côtés dudit via (11) traversant de façon qu'elles soient électriquement connectées l'une à l'autre, dans lequel ledit via traversant comprend un volume du substrat en silicium dopé délimité par une tranchée (7) environnante s'étendant du premier côté au deuxième côté du substrat en silicium dopé, ladite tranchée environnante étant agencée de façon à isoler électriquement le substrat en silicium dopé entouré par ladite tranchée vis-à-vis du substrat en silicium dopé à l'extérieur de ladite tranchée.
  2. 2. Dispositif d'interposition selon la revendication 1, dans lequel le rapport H/S est inférieur ou égal à 1, H étant la distance moyenne entre les premier et deuxième côtés du via traversant et S étant la largeur moyenne du via traversant.
  3. 3. Dispositif d'interposition selon l'une quelconque des revendications 1 20 et 2, dans lequel la tranchée (7) environnante est au moins partiellement remplie d'un matériau isolant.
  4. 4. Dispositif d'interposition selon la revendication 3, dans lequel le matériau isolant est de préférence de l'oxyde de silicium thermique et/ou un autre 25 diélectrique.
  5. 5. Dispositif d'interposition selon la revendication 4, dans lequel, dans le cas d'un remplissage partiel avec un oxyde, le remplissage de la tranchée (7) est effectué par déposition sous forme d'enrobage de silicium alpha ou de polysilicium 30 ou de matériau isolant.
  6. 6. Dispositif d'interposition selon l'une quelconque des revendications précédentes, dans lequel le rapport H/e est supérieur ou égal à 15, H étant la distancemoyenne entre les premier et deuxième côtés du via (11) traversant et e étant l'épaisseur moyenne de la tranchée (7) environnante.
  7. 7. Dispositif d'interposition selon l'une quelconque des revendications précédentes, lequel interposeur comprend un deuxième via (12) traversant s'étendant du premier côté au deuxième côté du substrat en silicium dopé, et des troisième et quatrième couches conductrices déposées respectivement sur les premier et deuxième côtés du deuxième via traversant de façon qu'elles soient électriquement connectées l'une à l'autre, les première et troisième couches conductrices étant connectées l'une à l'autre au moyen d'au moins un composant électronique (35).
  8. 8. Procédé de fabrication pour fabriquer un interposeur selon l'une quelconque des revendications 1 à 7, lequel procédé comprend les étapes suivantes : - une étape de fourniture d'un substrat, durant laquelle est fourni un substrat (1) en silicium dopé, - une étape de définition de via, durant laquelle un via traversant (11) est défini par gravure d'une tranchée (7) environnante délimitant un volume de silicium dopé entre un premier côté et un deuxième côté du substrat en silicium dopé, - une étape d'oxydation durant laquelle la tranchée environnante est oxydée, - une étape de réalisation d'une couche de contact, durant laquelle sont disposées des première et deuxième couches conductrices (111 et 112) respectivement sur les premier et deuxième côtés dudit via traversant. 11. Procédé de fabrication selon la revendication 8, dans lequel, après l'étape d'oxydation, du silicium alpha ou du polysilicium non dopé est déposé dans la tranchée environnante. 12. Procédé de fabrication selon l'une quelconque des revendications 8 ou 9, dans lequel l'étape de définition de via comprend en outre l'étape consistant à graver une tranchée (7) environnante discontinue, laissant le volume de silicium dopé délimité par la tranchée d'encerclement mécaniquement et électriquement connecté par des ponts en silicium dopé (13) au silicium dopé externe du substrat en silicium dopé (1) et, durant l'étape d'oxydation, les ponts en silicium dopé (13) sont oxydés defaçon que le volume de silicium dopé déterminé par la tranchée environnante soit mécaniquement connecté à, mais électriquement isolé du, silicium dopé externe du substrat en silicium dopé. 11. Procédé de fabrication selon la revendication 10, dans lequel les largeurs (W) des ponts (13) sont inférieures ou égales à l'épaisseur moyenne (T) de la tranchée (7) environnante. 12. Procédé de fabrication selon l'une quelconque des revendications 10 ou 11, dans lequel, durant l'étape de définition de via, la tranchée (7) environnante est gravée sur tout le long du substrat en silicium dopé. 13. Procédé de fabrication selon l'une quelconque des revendications 8 ou 9, dans lequel, durant l'étape de définition de via, la tranchée (7) environnante est gravée uniquement sur une partie de l'épaisseur du substrat (1) en silicium dopé et, après l'étape d'oxydation, le substrat en silicium dopé est poncé de façon que la tranchée environnante s'étende sur tout le long du substrat en silicium dopé. 14. Dispositif électroluminescent comprenant des puces à DEL montées sur un dispositif d'interposition selon l'une quelconque des revendications 1 à 7.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017115027A1 (fr) * 2015-12-28 2017-07-06 Commissariat à l'énergie atomique et aux énergies alternatives Circuit integre pour detection d'un defaut d'isolation avec une armature conductrice

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0974817A1 (fr) * 1997-04-03 2000-01-26 Yamatake Corporation Plaquette de circuit et detecteur, et leur procede de fabrication
EP1151962A1 (fr) * 2000-04-28 2001-11-07 STMicroelectronics S.r.l. Structure de connexion électrique entre un premier et un second matériau semi-conducteur superposé, composite comportant la même structure de connexion électrique et procédé de fabrication associé
US20030022475A1 (en) * 2000-02-28 2003-01-30 Line Vieux-Rochaz Electrical connection between two surfaces of a substrate and method for producing same
EP1351288A1 (fr) * 2002-04-05 2003-10-08 STMicroelectronics S.r.l. Procédé pour fabriquer une interconnexion isolée à travers dans un corps semi-conducteur
US20070020926A1 (en) * 2003-03-21 2007-01-25 Edvard Kalvesten Electrical connections in substrates
DE102005039068A1 (de) * 2005-08-11 2007-02-15 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleitersubstrat und Verfahren zur Herstellung
US20070048896A1 (en) * 2005-08-30 2007-03-01 International Business Machines Corporation Conductive through via structure and process for electronic device carriers

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0974817A1 (fr) * 1997-04-03 2000-01-26 Yamatake Corporation Plaquette de circuit et detecteur, et leur procede de fabrication
US20030022475A1 (en) * 2000-02-28 2003-01-30 Line Vieux-Rochaz Electrical connection between two surfaces of a substrate and method for producing same
EP1151962A1 (fr) * 2000-04-28 2001-11-07 STMicroelectronics S.r.l. Structure de connexion électrique entre un premier et un second matériau semi-conducteur superposé, composite comportant la même structure de connexion électrique et procédé de fabrication associé
EP1351288A1 (fr) * 2002-04-05 2003-10-08 STMicroelectronics S.r.l. Procédé pour fabriquer une interconnexion isolée à travers dans un corps semi-conducteur
US20070020926A1 (en) * 2003-03-21 2007-01-25 Edvard Kalvesten Electrical connections in substrates
DE102005039068A1 (de) * 2005-08-11 2007-02-15 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Halbleitersubstrat und Verfahren zur Herstellung
US20070048896A1 (en) * 2005-08-30 2007-03-01 International Business Machines Corporation Conductive through via structure and process for electronic device carriers

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017115027A1 (fr) * 2015-12-28 2017-07-06 Commissariat à l'énergie atomique et aux énergies alternatives Circuit integre pour detection d'un defaut d'isolation avec une armature conductrice
US10845405B2 (en) 2015-12-28 2020-11-24 Commissariat A L'energie Atomique Et Aux Energies Alternatives Integrated circuit intended for insulation defect detection and having a conductive armature

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