FR2934925A1 - Procede de fabrication d'une structure comprernant une etape d'implantations d'ions pour stabiliser l'interface de collage. - Google Patents
Procede de fabrication d'une structure comprernant une etape d'implantations d'ions pour stabiliser l'interface de collage. Download PDFInfo
- Publication number
- FR2934925A1 FR2934925A1 FR0855447A FR0855447A FR2934925A1 FR 2934925 A1 FR2934925 A1 FR 2934925A1 FR 0855447 A FR0855447 A FR 0855447A FR 0855447 A FR0855447 A FR 0855447A FR 2934925 A1 FR2934925 A1 FR 2934925A1
- Authority
- FR
- France
- Prior art keywords
- thin layer
- implantation
- support substrate
- ions
- interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 5
- 238000000034 method Methods 0.000 title claims description 32
- 239000000758 substrate Substances 0.000 claims abstract description 59
- 239000000463 material Substances 0.000 claims abstract description 17
- 238000005468 ion implantation Methods 0.000 claims abstract description 8
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 230000005693 optoelectronics Effects 0.000 claims abstract description 5
- 230000010070 molecular adhesion Effects 0.000 claims abstract description 4
- 238000002513 implantation Methods 0.000 claims description 39
- 150000002500 ions Chemical class 0.000 claims description 29
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 13
- 229910052760 oxygen Inorganic materials 0.000 claims description 7
- 229910052594 sapphire Inorganic materials 0.000 claims description 7
- 239000010980 sapphire Substances 0.000 claims description 7
- 239000001301 oxygen Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 238000000227 grinding Methods 0.000 claims description 5
- 239000007943 implant Substances 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- -1 oxygen ions Chemical class 0.000 claims description 4
- 229910052732 germanium Inorganic materials 0.000 claims description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 3
- 229910002601 GaN Inorganic materials 0.000 claims description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 2
- 230000001419 dependent effect Effects 0.000 claims description 2
- 230000003313 weakening effect Effects 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 230000006641 stabilisation Effects 0.000 description 10
- 238000011105 stabilization Methods 0.000 description 10
- 238000000137 annealing Methods 0.000 description 7
- 238000011282 treatment Methods 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 238000004026 adhesive bonding Methods 0.000 description 3
- 238000005280 amorphization Methods 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000002178 crystalline material Substances 0.000 description 2
- 230000032798 delamination Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000000348 solid-phase epitaxy Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
- Pressure Welding/Diffusion-Bonding (AREA)
Abstract
La présente invention est relative à un procédé de fabrication d'une structure destinée notamment à des applications dans les domaines de l'électronique, de l'optique ou de l'optoélectronique, qui comprend une couche mince (1) de matériau semi-conducteur sur un substrat support (3), selon lequel : a) on colle ladite couche mince (1) sur ledit substrat support (3) par adhésion moléculaire ; b) on traite thermiquement ladite structure ainsi obtenue pour stabiliser l'interface (2) de collage, caractérisé par le fait que préalablement à l'étape b), on procède à une implantation d'ions au niveau de ladite interface (2), de manière à transférer des atomes de la couche mince (1) vers le substrat support (3), et /ou du substrat support (3) vers la couche mince (1).
Description
i L'invention concerne un procédé de fabrication d'une structure destinée à des applications dans les domaines de l'électronique, de l'optique ou de l'optoélectronique, qui comprend une couche mince de matériau semi-conducteur sur un substrat.
Préférentiellement, ce procédé est du type comportant les étapes de : a) création d'une zone de fragilisation dans l'épaisseur d'un substrat donneur ; b) collage du substrat donneur avec un substrat support ; c) détachement du substrat donneur, par exemple par détachement au niveau de la zone de fragilisation ou encore par gravure et/ou meulage, pour transférer une partie du substrat donneur sur le substrat support et former la couche mince sur celui-ci ; d) traitement thermique de la structure comprenant la couche 15 mince sur le substrat support pour stabiliser l'interface de collage entre la couche mince et le substrat support. Mais ce procédé peut également être du genre dans lequel : - on se dispense de mettre en oeuvre l'étape a) ; - en lieu et place de l'étape c), on amincit le substrat donneur 20 par gravure et/ou meulage, pour transférer une partie du substrat donneur sur le substrat support et former la couche mince sur celui-ci. Des procédés du type mentionné ci-dessus sont déjà connus ; il s'agit par exemple des procédés de type Smart Cut (marque déposée). On trouvera de plus amples détails concernant le procédé Smart Cut dans 25 le document Silicon-On-Insulator Technology : Materials to VLSI, 2nd Edition de Jean-Pierre Colinge chez Kluwer Academic Publishers, p.50 et 51. De tels procédés permettent de réaliser de manière avantageuse des structures comprenant une couche mince de matériau 30 semi-conducteur sur un substrat support, et notamment des structures de type SOI (acronyme anglo-saxon de Semiconductor On Insulator, pour Semi-conducteur sur Isolant), dans lesquelles une couche isolante est intercalée entre la couche mince et le substrat support.
Les structures obtenues par de tels procédés sont utilisées pour des applications dans les domaines de la microélectronique, de l'optique et/ou de l'optoélectronique, la couche mince servant typiquement de couche active pour la formation de composants.
Une stabilisation de l'interface de collage entre la couche mince et le substrat support s'avère nécessaire pour que la structure obtenue après détachement présente des propriétés mécaniques et électriques conformes aux exigences et spécifications des domaines d'application de l'invention.
Il s'agit notamment d'assurer une forte adhérence de la couche mince et du substrat support. En l'absence d'une telle adhérence, il existe un risque que les étapes ultérieures de formation de composants électroniques conduisent à une délamination de la couche mince au niveau de l'interface de collage.
On note à ce propos qu'en l'absence d'un traitement visant au moins à renforcer l'interface de collage, l'immersion dans un bain, tel qu'un bain de HF par exemple, directement après détachement, d'une structure formée suivant un procédé de type Smart Cut, conduit au décollement de la couche mince en périphérie de la structure, sur une étendue radiale de plusieurs microns, voire même au décollement total de la couche mince. Par ailleurs, la qualité du collage au niveau de l'interface de collage est susceptible de modifier le comportement des porteurs dans la couche mince. Afin d'assurer des performances électriques satisfaisantes et reproductibles, il est donc nécessaire que l'interface de collage soit stabilisée. Des solutions partielles au problème de la stabilisation de l'interface de collage ont été proposées. Celles-ci préconisent de réaliser un collage fort entre le substrat donneur et le substrat support, typiquement en réalisant un apport d'énergie thermique entre les étapes de collage et de détachement, ou encore en réalisant avant l'étape de collage un traitement de préparation de l'une et/ou l'autre des surfaces à coller. Mais ces traitements de pré stabilisation ne permettent généralement pas d'obtenir une interface de qualité suffisante, en termes de tenue mécanique et/ou de performance électrique.
Afin de réaliser une véritable stabilisation de l'interface de collage entre la couche mince et le substrat support, on réalise typiquement
3 aujourd'hui un traitement thermique de la structure obtenue après détachement et transfert de la couche mince du substrat donneur vers le substrat support. Ce traitement est plus précisément un recuit en four de la structure obtenue après détachement, à une température de l'ordre de 1000 à 1200°C, pendant une à deux heures, suivant la nature des matériaux de la structure (nature de la couche supérieure, du substrat support et de l'isolant). On le qualifie de recuit de stabilisation. Les imperfections éventuellement présentes au niveau de l'interface de collage sont visibles sur des photographies d'échantillon de la tranche d'une structure, prises par microcopie à transmission électronique, éventuellement après un traitement visant à rendre mieux visible ces imperfections, comme cela est détaillé dans FR2903809. En effet, on y identifie des zones claires, qui correspondent à 15 des espaces "ouverts", c'est à dire des distances entre atomes, plus grandes que la normale. En tout état de cause, l'application d'une température de l'ordre de 1000°C à 1200°C pour parfaire l'interface de collage présente un certain nombre de contraintes. 20 Ainsi, notamment sur le plan industriel, sa mise en oeuvre nécessite de devoir recourir à des fours non conventionnels. De plus, en fonction de la structure sur laquelle le collage est effectué, l'application d'une température aussi élevée peut l'endommager. C'est le cas lorsque les matériaux de la couche supérieure et du substrat 25 support présentent des coefficients de dilatation thermique différents. C'est également le cas lorsqu'un des matériaux ne peut être exposé à une température trop importante, comme par exemple le germanium, dont la température de fusion est de l'ordre de 900°C. La présente invention vise donc à résoudre ce problème en 30 proposant un procédé du genre évoqué ci-dessus, qui permet d'obtenir une parfaite interface de collage, sans avoir besoin de recourir à des températures aussi élevées de recuit de stabilisation. Ainsi, elle se rapporte à un procédé de fabrication d'une structure destinée notamment à des applications dans les domaines de 35 l'électronique, de l'optique ou de l'optoélectronique, qui comprend une couche mince de matériau semi-conducteur sur un substrat support, selon lequel : a) on colle ladite couche mince sur ledit substrat support par adhésion moléculaire ; b) on traite thermiquement ladite structure ainsi obtenue pour stabiliser l'interface de collage, caractérisé par le fait que préalablement à l'étape b), on procède à une implantation d'ions au niveau de ladite interface, de manière à transférer des atomes de la couche mince vers le substrat support, et /ou du substrat support vers la couche mince. Par ce traitement, on procède en quelque sorte, grâce à l'implantation d'ions, à un "endommagement" de la région de l'interface et à un réarrangement des atomes. Ceci se traduit par un meilleur collage de l'interface, qui 15 requiert des températures moindres de recuit de stabilisation. Selon d'autres caractéristiques avantageuses et non limitatives de ce procédé : - préalablement à l'étape a), on crée une zone de fragilisation dans l'épaisseur d'un substrat donneur de matériau semi-conducteur, de 20 manière à délimiter, à sa surface, une couche mince, et, aussitôt après cette étape, on détache le substrat donneur au niveau de ladite ligne de fragilisation, pour individualiser ladite couche mince ; - à l'étape a), on colle un substrat donneur dans lequel est intégrée ladite couche mince, sur ledit substrat support, et on amincit ce 25 substrat donneur, notamment par gravure et/ou meulage, jusqu'à l'obtention de ladite couche mince ; - ladite couche mince et ledit substrat support comportent un épaisseur d'oxyde de surface, de sorte que ladite interface de collage est de type oxyde sur oxyde ; 30 - le procédé comprend en outre au moins une étape d'amincissement de ladite couche mince, et on procède à l'implantation d'ions après cet amincissement ; - on procède audit amincissement par oxydation de la surface libre de ladite couche mince et enlèvement de l'oxyde ainsi formé ; 35 - on procède à une implantation d'ions en faisant usage d'une énergie dont la valeur est dépendante de l'épaisseur de ladite couche mince, de manière à ce que la majeure partie des ions implantés le soient dans la région de l'interface ; - on implante des ions d'au moins une espèce atomique présente au niveau de l'interface ; - on implante des ions d'au moins deux espèces atomiques, et les doses d'ions de chaque espèce implantée respectent sensiblement la stoechiométrie atomique présente au niveau de ladite interface ; - on procède à une co-implantation d'ions d'au moins deux espèces atomiques ; - on procède à des implantations séquentielles d'ions d'au moins deux espèces atomiques ; - on procède à ladite implantation à température ambiante ; - on procède à une implantation à une température de l'ordre de 300°C; 15 - ladite étape b) est réalisée à une température au plus égale à 1200°C; - lesdits couche mince et substrat support sont à base de silicium, de saphir, de nitrure de gallium, ou de germanium ; - lesdits couche mince et substrat support sont à base de 20 silicium, et on procède à une co-implantation d'ions silicium et oxygène, à une dose d'implantation comprise entre 1015at/cm2 et 1016at/cm2. D'autres caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description qui va suivre d'un mode de réalisation préférentiel. Cette description sera donnée en référence au 25 dessin annexé où la figure 1 est une vue partielle en coupe d'une structure conforme à l'invention. On y a référencé 1 une couche mince, par exemple en silicium, pourvue d'une épaisseur d'oxyde, et par 3 un substrat support, par exemple également en silicium, avec une épaisseur d'oxyde. Les surfaces 30 oxydées de la couche 1 et du substrat support 3 sont mises en contact et sont collées l'une sur l'autre par adhésion moléculaire, au niveau d'une interface identifiée 2. Comme dit plus haut, la présente invention peut être vue comme un "mixing" de l'interface 2, au moyen d'une implantation d'ions, 35 pour endommager l'interface oxyde/oxyde dans le cas de ce mode de 5 10
6 réalisation, et réarranger les atomes dans cette région, de manière à assurer une parfaite cohésion entre les couches 1 et 3 de la structure. Les paramètres de cette implantation sont tout particulièrement : - la masse des ions ; - la dose d'ions ; - la température d'implantation (plus on augmente la température, plus on peut implanter une dose importante sans endommager le matériau traversé) ; - l'énergie d'implantation (influe principalement sur la profondeur d'implantation). De préférence, les ions implantés sont de même nature que ceux présents au niveau de l'interface. Après l'implantation, on effectue un recuit de stabilisation qui 15 permet de faire diffuser l'oxygène et guérir les défauts cristallins. A cet effet, une température de 800 ou 900°C peut suffire. On peut également envisager d'effectuer l'implantation, non pas à température ambiante mais à une température de 300°C environ, ce qui permet de limiter l'endommagement et de réduire la durée du recuit de 20 stabilisation. Ceci est particulièrement avantageux pour les structures dans lesquelles un des matériaux peut s'abimer s'il est soumis à une température trop importante. Au final, on obtient une couche d'oxyde relativement uniforme 25 dans laquelle on ne distingue plus l'interface, car la structure a été parfaitement reconstituée. Lors de l'implantation, on cherche à ne pas trop endommager le matériau (silicium) de part et d'autre de l'oxyde. En effet, l'implantation aura pour effet d'amorphiser le silicium, qui recristallisera lors du recuit de 30 stabilisation, mais en laissant subsister des défauts de type dits de "End of Range", c'est-à-dire de fin de parcours. On précise qu'en vue de l'implantation, l'épaisseur de la couche mince "de dessus" doit être assez mince pour pouvoir être traversée par les ions. Si l'on souhaite une couche "de dessus" épaisse, une solution 35 est de réaliser une épitaxie après l'implantation. Dans ce cas, l'endommagement du matériau est d'ailleurs moins critique.
Dans le cas d'une couche intermédiaire en SiO2 et d'une coimplantation d'ions Si et d'ions oxygène, on préfèrera implanter les ions dans le même rapport stoechiométrique que le SiO2 présent au niveau de l'interface. L'énergie d'implantation sera déterminée pour que la distribution des ions se fasse principalement dans la région de l'interface. L'implantation peut être mise en oeuvre juste après la formation de la couche mince. Toutefois, quand celle-ci est amincie par oxydation successive de sa surface libre et enlèvement de l'oxyde ainsi formé afin de former une couche ultra mince, alors l'implantation peut être réalisée après le dernier cycle d'oxydation / enlèvement de l'oxyde.
Exemple 1 : Implantation d'ions Si On utilise une structure SOI (de type Si/SiO2/Si) obtenue selon le procédé Smart CutTM, pour laquelle l'interface de collage a été formée par la mise en contact de l'oxyde de silicium présent du coté de la couche mince de dessus et du coté du support. L'épaisseur totale de la couche d'oxyde est de 10 nm, tandis que celle de la couche mince de dessus est de 300 à 400 nm. L'implantation d'ions Si a lieu juste après le détachement qui a 20 lieu au cours du procédé Smart CutTM de la couche mince. On procède à une implantation d'ions Si à une énergie de 300 keV, à température ambiante et à une dose de 1015at/cm2, ce qui conduit à un début d'amorphisation autour de la profondeur de l'ordre de 340 mm. Cela doit suffire, d'après la littérature, à réaliser un "mixage" efficace. 25 Cette implantation non amorphisante est suivie par des étapes classiques de finition, notamment par un recuit à une température en dessous de 1 200 °C, par exemple compris entre 800°C et 900°C. Une augmentation de la dose d'ions pour atteindre 3x1015at/cm2 conduit à la création d'une couche de silicium enterrée 30 amorphe, centrée autour de la couche fine d'oxyde enterrée. Durant les traitements thermiques subséquents et les étapes d'amincissement de la couche supérieure, cette couche amorphe pourra se recristalliser par épitaxie à phase solide (en abrégé SPE, pour "Solid Phase Epitaxy"). Les défauts End of Range dans la couche supérieure pourront être éliminés 35 lors de l'amincissement de la couche mince. Ceux disposés en dessous 2934925 s (c'est-à-dire dans le substrat support), qui subsisteront, constitueront eux-mêmes une couche de piégeage de défauts.
Exemple 2 : co-implantation d'ions Si et O à température 5 ambiante et à dose réduite. Structure de type Si/SiO2/Saphir. Cette structure est réalisée de la manière suivante, un substrat SOI, présentant une couche supérieure de 300 à 400nm, un oxyde enterré de 100nm et substrat support en Si de l'ordre de 700 microns, est oxydé 10 pour former un oxyde de surface de 100nm. La couche supérieure oxydée de ce substrat est mise en contact avec un substrat de saphir et l'assemblage est recuit à faible température (pour cause de différence de coefficient de dilatation thermique qui ne permet pas d'exposer cet assemblage à une trop forte température), 15 de l'ordre de 300°C à 600°C. Le support de silicium ainsi que l'oxyde enterré du substrat SOI initial sont éliminés par des étapes successives de meulage et de gravure. On obtient alors au final la structure précitée de 20 Si/SiO2/Saphir. L'interface de collage dans ce cas est située entre la couche d'oxyde et le support de saphir. L'épaisseur de la couche d'oxyde est de 10 nm et celle de la couche mince de dessus est de 300 à 400 nm. Le support de saphir a une épaisseur de plusieurs centaines de microns 25 Des ions silicium et oxygène sont implantés séquentiellement. Implantation des ions Si sous une énergie de 300 keV environ. Implantation des ions O sous une énergie de 180 keV environ. La dose d'implantation totale doit être conservée en dessous de seuil d'amorphisation, qui est estimée à 2.1015at/cm2. 30 On utilise des doses respectives d'ions Si/O de l'ordre de 1/2 pour éviter des distorsions de la stoechiométrie de la couche d'oxyde. Les étapes "standards" de finition sont mises en oeuvre pour compléter le procédé, par exemple pour amincir la couche mince de dessus à son épaisseur finale désirée. 35
9 Exemple 3 : implantation d'ions Si, suivie d'une cristallisation épitaxiale induite par faisceau d'ions (IBIEC), à température élevée. Structure de type Si/SiO2/Si, similaire à celle de l'exemple 1. L'épaisseur de la couche d'oxyde est de 10 nm et celle de la couche mince, de 300 à 400 nm. L'implantation a lieu après détachement de la couche mince. Les ions Si sont implantés en premier lieu, sous une énergie de 300 keV, à une dose de 2x1016at/cm2. La température d'implantation est légèrement en dessous de 200°C. Cette implantation est estimée comme créant une amorphisation du Si dans la couche mince à une profondeur d'environ 100-150 mm. L'implantation d'oxygène est alors réalisée, avec une énergie d'environ 180 keV, à 400°C et à une dose de 4x1016at/cm2, et cela conduit à une IBIEC complète de la couche de Si amorphisé, afin de reformer une couche de qualité cristalline satisfaisante. Les étapes de finition standard peuvent être mise en oeuvre pour parfaire le procédé. On notera que la présente invention n'est pas limitée à un procédé dans lequel des collages mettent en oeuvre une ou deux couches de collage en oxyde de silicium. Elle est en particulier applicable quelle que soit la nature des matériaux présents au niveau de l'interface de collage. Il peut s'agir par exemple de matériaux amorphes comme du Si3N4 ou de matériaux cristallins. C'est le cas notamment lorsque la couche mince composée 25 uniquement d'un matériau cristallin est mis en contact direct avec le support, lui même cristallin ou poly cristallin.
Claims (16)
- REVENDICATIONS1. Procédé de fabrication d'une structure destinée notamment à des applications dans les domaines de l'électronique, de l'optique ou de l'optoélectronique, qui comprend une couche mince (1) de matériau semi-conducteur sur un substrat support (3), selon lequel : a) on colle ladite couche mince (1) sur ledit substrat support (3) par adhésion moléculaire ; b) on traite thermiquement ladite structure ainsi obtenue pour stabiliser l'interface (2) de collage, caractérisé par le fait que préalablement à l'étape b), on procède à une implantation d'ions au niveau de ladite interface (2), de manière à transférer des atomes de la couche mince (1) vers le substrat support (3), et /ou du substrat support (3) vers la couche mince (1).
- 2. Procédé selon la revendication 1, caractérisé par le fait que, préalablement à l'étape a), on crée une zone de fragilisation dans l'épaisseur d'un substrat donneur de matériau semi-conducteur, de manière à délimiter, à sa surface, une couche mince (1), et en ce que, aussitôt après cette étape, on détache le substrat donneur au niveau de ladite ligne de fragilisation, pour individualiser ladite couche mince (1).
- 3. Procédé selon la revendication 1, caractérisé par le fait qu'à l'étape a), on colle un substrat donneur dans lequel est intégrée ladite couche mince (1), sur ledit substrat support (3), et en ce qu'on amincit ce substrat donneur, notamment par gravure et/ou meulage, jusqu'à l'obtention de ladite couche mince (1).
- 4. Procédé selon l'une des revendications 1 à 3, caractérisé par le fait que ladite couche mince (1) et ledit substrat support (3) comportent une épaisseur d'oxyde de surface, de sorte que ladite interface de collage (2) est de type oxyde sur oxyde.
- 5. Procédé selon l'une des revendications précédentes qui comprend en outre au moins une étape d'amincissement de ladite couche mince (1), caractérisé par le fait que l'on procède à l'implantation d'ions après cet amincissement.Il
- 6. Procédé selon la revendication précédente, caractérisé par le fait que l'on procède audit amincissement par oxydation de la surface libre de ladite couche mince (1) et enlèvement de l'oxyde ainsi formé.
- 7. Procédé selon l'une des revendications précédentes, caractérisé par le fait que l'on procède à une implantation d'ions en faisant usage d'une énergie dont la valeur est dépendante de l'épaisseur de ladite couche mince, de manière à ce que la majeure partie des ions implantés le soient dans la région de l'interface (2).
- 8. Procédé selon l'une des revendications précédentes, 10 caractérisé par le fait qu'on implante des ions d'au moins une espèce atomique présente au niveau de l'interface (2).
- 9. Procédé selon la revendication précédente, dans lequel on implante des ions d'au moins deux espèces atomiques, caractérisé par le fait que les doses d'ions de chaque espèce implantée respectent 15 sensiblement la stoechiométrie atomique présente au niveau de ladite interface (2).
- 10. Procédé selon l'une des revendications 8 et 9 dans lequel on implante des ions d'au moins deux espèces atomiques, caractérisé par le fait que l'on procède à une co-implantation. 20
- 11. Procédé selon l'une des revendications 8 et 9 dans lequel on implante des ions d'au moins deux espèces atomiques, caractérisé par le fait que l'on procède à des implantations séquentielles.
- 12. Procédé selon l'une des revendications précédentes, caractérisé par le fait que l'on procède à ladite implantation à température 25 ambiante.
- 13. Procédé selon l'une des revendications précédentes, caractérisé par le fait que l'on procède à une implantation à une température de l'ordre de 300°C.
- 14. Procédé selon l'une des revendications précédentes, 30 caractérisé par le fait que ladite étape b) est réalisée à une température au plus égale à 1200°C.
- 15. Procédé selon l'une des revendications précédentes, caractérisé par le fait que lesdits couche mince (1) et substrat support (3) sont à base de silicium, de saphir, de nitrure de gallium, ou de germanium. 35
- 16. Procédé selon la revendication précédente, dans lequel lesdits couche mince (1) et substrat support (3) sont à base de silicium,caractérisé par le fait que l'on procède à une co-implantation d'ions silicium et oxygène, à une dose d'implantation comprise entre 1015at/cm2 et 1016at/cm2.
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0855447A FR2934925B1 (fr) | 2008-08-06 | 2008-08-06 | Procede de fabrication d'une structure comprernant une etape d'implantations d'ions pour stabiliser l'interface de collage. |
| JP2011521500A JP2011530182A (ja) | 2008-08-06 | 2009-07-03 | 接着接合界面を安定するためにイオンを注入する工程を備える構造物製造方法 |
| KR1020117000073A KR20110055508A (ko) | 2008-08-06 | 2009-07-03 | 접착 접합 계면을 안정화시키기 위한 이온 주입 단계를 포함하는 구조의 제조 방법 |
| US12/997,835 US20110165758A1 (en) | 2008-08-06 | 2009-07-03 | Method for making a structure comprising a step for implanting ions in order to stabilize the adhesive bonding interface |
| EP09804531A EP2311082A1 (fr) | 2008-08-06 | 2009-07-03 | Procede de fabrication de structure comportant une etape d'implantation d'ions afin de stabiliser l'interface de liaison par collage |
| CN200980126223XA CN102084478A (zh) | 2008-08-06 | 2009-07-03 | 制造包括注入离子步骤以稳定粘接键合界面的结构的方法 |
| PCT/EP2009/058434 WO2010015467A1 (fr) | 2008-08-06 | 2009-07-03 | Procédé de fabrication de structure comportant une étape d'implantation d'ions afin de stabiliser l'interface de liaison par collage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0855447A FR2934925B1 (fr) | 2008-08-06 | 2008-08-06 | Procede de fabrication d'une structure comprernant une etape d'implantations d'ions pour stabiliser l'interface de collage. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2934925A1 true FR2934925A1 (fr) | 2010-02-12 |
| FR2934925B1 FR2934925B1 (fr) | 2011-02-25 |
Family
ID=40344907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR0855447A Expired - Fee Related FR2934925B1 (fr) | 2008-08-06 | 2008-08-06 | Procede de fabrication d'une structure comprernant une etape d'implantations d'ions pour stabiliser l'interface de collage. |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US20110165758A1 (fr) |
| EP (1) | EP2311082A1 (fr) |
| JP (1) | JP2011530182A (fr) |
| KR (1) | KR20110055508A (fr) |
| CN (1) | CN102084478A (fr) |
| FR (1) | FR2934925B1 (fr) |
| WO (1) | WO2010015467A1 (fr) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101677973A (zh) * | 2007-02-06 | 2010-03-24 | 奥里金生物医学股份有限公司 | 用于抑制神经传导的包括萜烯化合物的组合物以及方法 |
| FR2968121B1 (fr) | 2010-11-30 | 2012-12-21 | Soitec Silicon On Insulator | Procede de transfert d'une couche a haute temperature |
| FR2977069B1 (fr) | 2011-06-23 | 2014-02-07 | Soitec Silicon On Insulator | Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire |
| FR2978603B1 (fr) * | 2011-07-28 | 2013-08-23 | Soitec Silicon On Insulator | Procede de transfert d'une couche semi-conductrice monocristalline sur un substrat support |
| FR2995445B1 (fr) * | 2012-09-07 | 2016-01-08 | Soitec Silicon On Insulator | Procede de fabrication d'une structure en vue d'une separation ulterieure |
| FR2995447B1 (fr) | 2012-09-07 | 2014-09-05 | Soitec Silicon On Insulator | Procede de separation d'au moins deux substrats selon une interface choisie |
| US9490201B2 (en) * | 2013-03-13 | 2016-11-08 | Intel Corporation | Methods of forming under device interconnect structures |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1120818A1 (fr) * | 1998-09-25 | 2001-08-01 | Asahi Kasei Kabushiki Kaisha | Substrat a semi-conducteur et son procede de fabrication, dispositif a semi-conducteur comprenant un tel substrat et son procede de fabrication |
| US20040175899A1 (en) * | 2000-04-24 | 2004-09-09 | Zhiheng Lu | Method for fabricating silicon-on-insulator material |
| US20040235264A1 (en) * | 2003-05-21 | 2004-11-25 | Micron Technology, Inc. | Gettering of silicon on insulator using relaxed silicon germanium epitaxial proximity layers |
| US20050048738A1 (en) * | 2003-08-28 | 2005-03-03 | Shaheen Mohamad A. | Arrangements incorporating laser-induced cleaving |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1596184A (en) * | 1976-11-27 | 1981-08-19 | Fujitsu Ltd | Method of manufacturing semiconductor devices |
| FR2506344B2 (fr) * | 1980-02-01 | 1986-07-11 | Commissariat Energie Atomique | Procede de dopage de semi-conducteurs |
| US4786608A (en) * | 1986-12-30 | 1988-11-22 | Harris Corp. | Technique for forming electric field shielding layer in oxygen-implanted silicon substrate |
| KR910009318B1 (ko) * | 1987-09-08 | 1991-11-09 | 미쓰비시 뎅끼 가부시기가이샤 | 반도체 장치의 제조 및 고내압 파묻음 절연막 형성방법 |
| JP3139904B2 (ja) * | 1993-12-28 | 2001-03-05 | 新日本製鐵株式会社 | 半導体基板の製造方法および製造装置 |
| US6720627B1 (en) * | 1995-10-04 | 2004-04-13 | Sharp Kabushiki Kaisha | Semiconductor device having junction depths for reducing short channel effect |
| FR2797714B1 (fr) * | 1999-08-20 | 2001-10-26 | Soitec Silicon On Insulator | Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede |
| KR100367740B1 (ko) * | 2000-08-16 | 2003-01-10 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 산화막 제조방법 |
| FR2817394B1 (fr) * | 2000-11-27 | 2003-10-31 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede |
| US6551898B1 (en) * | 2001-11-01 | 2003-04-22 | The United States Of America As Represented By The Secretary Of The Navy | Creation of a polarizable layer in the buried oxide of silicon-on-insulator substrates for the fabrication of non-volatile memory |
| US6982229B2 (en) * | 2003-04-18 | 2006-01-03 | Lsi Logic Corporation | Ion recoil implantation and enhanced carrier mobility in CMOS device |
| FR2890489B1 (fr) * | 2005-09-08 | 2008-03-07 | Soitec Silicon On Insulator | Procede de fabrication d'une heterostructure de type semi-conducteur sur isolant |
| CN1992173B (zh) * | 2005-11-30 | 2010-04-21 | 硅起源股份有限公司 | 用于注入键合衬底以便导电的方法和结构 |
| US7778501B2 (en) * | 2007-04-03 | 2010-08-17 | Hewlett-Packard Development Company, L.P. | Integrated circuits having photonic interconnect layers and methods for fabricating same |
| US20100216295A1 (en) * | 2009-02-24 | 2010-08-26 | Alex Usenko | Semiconductor on insulator made using improved defect healing process |
-
2008
- 2008-08-06 FR FR0855447A patent/FR2934925B1/fr not_active Expired - Fee Related
-
2009
- 2009-07-03 EP EP09804531A patent/EP2311082A1/fr not_active Withdrawn
- 2009-07-03 US US12/997,835 patent/US20110165758A1/en not_active Abandoned
- 2009-07-03 KR KR1020117000073A patent/KR20110055508A/ko not_active Application Discontinuation
- 2009-07-03 CN CN200980126223XA patent/CN102084478A/zh active Pending
- 2009-07-03 JP JP2011521500A patent/JP2011530182A/ja not_active Withdrawn
- 2009-07-03 WO PCT/EP2009/058434 patent/WO2010015467A1/fr active Application Filing
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1120818A1 (fr) * | 1998-09-25 | 2001-08-01 | Asahi Kasei Kabushiki Kaisha | Substrat a semi-conducteur et son procede de fabrication, dispositif a semi-conducteur comprenant un tel substrat et son procede de fabrication |
| US20040175899A1 (en) * | 2000-04-24 | 2004-09-09 | Zhiheng Lu | Method for fabricating silicon-on-insulator material |
| US20040235264A1 (en) * | 2003-05-21 | 2004-11-25 | Micron Technology, Inc. | Gettering of silicon on insulator using relaxed silicon germanium epitaxial proximity layers |
| US20050048738A1 (en) * | 2003-08-28 | 2005-03-03 | Shaheen Mohamad A. | Arrangements incorporating laser-induced cleaving |
Also Published As
| Publication number | Publication date |
|---|---|
| EP2311082A1 (fr) | 2011-04-20 |
| FR2934925B1 (fr) | 2011-02-25 |
| KR20110055508A (ko) | 2011-05-25 |
| JP2011530182A (ja) | 2011-12-15 |
| WO2010015467A1 (fr) | 2010-02-11 |
| US20110165758A1 (en) | 2011-07-07 |
| CN102084478A (zh) | 2011-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6487454B2 (ja) | 層状半導体構造体の製造方法 | |
| JP5185284B2 (ja) | 半導体オンインシュレータ構造体を製造する方法 | |
| FR2934925A1 (fr) | Procede de fabrication d'une structure comprernant une etape d'implantations d'ions pour stabiliser l'interface de collage. | |
| FR2797714A1 (fr) | Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede | |
| FR2983342A1 (fr) | Procede de fabrication d'une heterostructure limitant la formation de defauts et heterostructure ainsi obtenue | |
| FR2898430A1 (fr) | Procede de realisation d'une structure comprenant au moins une couche mince en materiau amorphe obtenue par epitaxie sur un substrat support et structure obtenue suivant ledit procede | |
| WO2008031980A1 (fr) | Procede de transfert d'une couche a haute temperature | |
| FR2880988A1 (fr) | TRAITEMENT D'UNE COUCHE EN SI1-yGEy PRELEVEE | |
| FR2938119A1 (fr) | Procede de detachement de couches semi-conductrices a basse temperature | |
| FR2907966A1 (fr) | Procede de fabrication d'un substrat. | |
| EP1523771B1 (fr) | Procede de transfert d'une couche mince electriquement active. | |
| FR2903809A1 (fr) | Traitement thermique de stabilisation d'interface e collage. | |
| EP2822028A1 (fr) | Procédé d'activation électrique d'espèces dopantes dans un film de GaN | |
| EP2782118A1 (fr) | Procédé de formation d'une couche de silicium contraint | |
| JP5113182B2 (ja) | 欠陥クラスタを有する基板内に形成された薄層の転写のための改善された方法 | |
| JP2003347176A (ja) | 貼り合わせウェーハの製造方法 | |
| FR2949606A1 (fr) | Procede de detachement par fracture d'un film mince de silicium mettant en oeuvre une triple implantation | |
| FR2851848A1 (fr) | Relaxation a haute temperature d'une couche mince apres transfert | |
| FR2918792A1 (fr) | Procede de traitement de defauts d'interface dans un substrat. | |
| FR3116940A1 (fr) | Procédé basse température de fabrication d’un substrat semiconducteur sur isolant | |
| FR2928031A1 (fr) | Procede de transfert d'une couche mince sur un substrat support. | |
| EP1861873A1 (fr) | Procede de fabrication d'une hetero-structure comportant au moins une couche epaisse de materiau semi-conducteur | |
| EP3890003B1 (fr) | Procédé basse température de transfert et de guérison d'une couche semiconductrice | |
| FR2926398A1 (fr) | Transfert de couche avec diminution de la rugosite post-fracture | |
| EP4256606A2 (fr) | Substrat donneur pour le transfert d'une couche mince et procede de transfert associe |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| CD | Change of name or company name |
Owner name: SOITEC, FR Effective date: 20120423 |
|
| ST | Notification of lapse |
Effective date: 20130430 |