FR2926163A1 - Procede de realisation d'un dispositif a partir d'un materiau catalyseur - Google Patents
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Abstract
L'invention concerne un procédé de réalisation de dispositif (100), comportant au moins les étapes de :- réalisation d'au moins une portion à base d'un matériau catalyseur (112) sur un substrat,- réalisation d'au moins une couche d'enrobage (114, 134) au moins autour de la portion de matériau catalyseur (112), sur le substrat,- formation d'au moins une cavité (122) dans la couche d'enrobage (114, 134), la portion de matériau catalyseur (112) étant disposée dans la cavité (122),- réalisation d'au moins une portion à base d'un matériau cristallin (124) dans la cavité (122) à partir de la portion de matériau catalyseur (112).
Description
PROCEDE DE REALISATION D'UN DISPOSITIF A PARTIR D'UN MATERIAU CATALYSEUR
DESCRIPTION DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention concerne un procédé de réalisation d'un dispositif, tel qu'un dispositif semi-conducteur par exemple de type CMOS (semi-conducteur à oxyde de métal complémentaire), optique (par exemple un guide d'ondes) ou encore mécanique (par exemple un résonateur), et particulièrement un procédé permettant une intégration logique de composants actifs sur plusieurs niveaux intercalés de matériaux diélectriques et/ou de connexions métalliques. L'invention permet également de réaliser une intégration de composants actifs dans et/ou sur des interconnexions par exemple métalliques. Compte tenu des contraintes actuelles imposées sur les dimensions des dispositifs actifs et sur les dimensions entre les dispositifs actifs, il devient difficile de réaliser une intégration planaire de ces dispositifs. Les systèmes SIP ( System in Package en anglais, ou système en boîtier), permettent une interconnexion tridimensionnelle de plusieurs circuits, mais pas une intégration tridimensionnelle à l'échelle du dispositif. Actuellement, il existe plusieurs techniques pour réaliser une intégration tridimensionnelle de plusieurs dispositifs actifs : - les techniques de dépôt et recristallisation de silicium amorphe, telles que l'épitaxie en phase solide, la cristallisation latérale induite par métal ou la recristallisation laser. Pour chacune de ces méthodes, le matériau formé est polycristallin et présente une densité de joints de grains et de défauts non nulle, - l'empilement par collage ( wafer bonding en anglais) sur substrat SOI, dont le coût est très élevé, - la croissance de nanofils de semi-conducteurs ou de nanotubes de carbone par croissance CVD ( Chemical Vapor Deposition en anglais, ou dépôt chimique en phase vapeur) catalytique. Cette technique, sous sa forme la plus directe, permet essentiellement d'obtenir des barreaux verticaux sans qu'il soit possible de jouer sur les dimensions de ces barreaux indépendamment les unes des autres (ajustement d'une seule dimension) pour ajuster par exemple les courants de grille des transistors réalisés à partir de ces barreaux, - le dépôt de film liquide combiné à un positionnement par une manipulation AFM/STEM (Microscopie à force atomique/Microscopie électronique en transmission à balayage). EXPOSÉ DE L'INVENTION Un but de la présente invention est de proposer un procédé permettant une intégration de composants actifs sur plusieurs niveaux à partir d'un substrat, par exemple amorphe, et dont le procédé puisse être mis en oeuvre à basse température. Pour cela, la présente invention propose un procédé de croissance de zones actives organisées et orientées de grandes qualités sur un substrat amorphe par croissance CVD, catalytique ou autre. La présente invention propose un procédé de réalisation de dispositif, par exemple un dispositif semi-conducteur, comportant au moins les étapes de : - réalisation d'au moins une portion à base d'un matériau catalyseur sur un substrat, par exemple à base d'un matériau amorphe, - réalisation d'au moins une couche d'enrobage au moins autour de la portion de matériau catalyseur, sur le substrat, - formation d'au moins une cavité dans la couche d'enrobage, la portion de matériau catalyseur étant disposée dans la cavité, - réalisation d'au moins une portion à base d'un matériau cristallin dans la cavité à partir de la portion de matériau catalyseur. Les dimensions de la cavité peuvent être définies par lithographie et gravure. De plus, les dimensions de la portion à base du matériau cristallin peuvent être définies par celles de la cavité. Ainsi, on mélange les approches top-down et bottom-up, c'est-à-dire les conceptions descendantes et ascendantes, permettant ainsi de définir les trois dimensions de la portion de matériau obtenue par un tel procédé indépendamment les unes des autres. On contrôle la croissance que l'on réalise en jouant sur les dimensions et la forme de la cavité. La forme de la cavité n'est pas limitée à une forme rectangulaire et le procédé peut donc permettre une croissance de matériau sous diverses formes dont les trois dimensions sont totalement contrôlées. Ce procédé permet par exemple d'obtenir une structure suspendue de matériau cristallin. Avec un tel procédé, il est possible de reporter un certain nombre de fonctions sur un niveau semi-conducteur cristallin formé sur un substrat amorphe. L'invention permet également d'empiler plusieurs niveaux de dispositifs électroniques ou de démarrer une intégration sur un substrat amorphe.
Les zones actives cristallines ainsi formées offrent de bonnes performances électriques, permettant par exemple la réalisation de systèmes embarqués. La cavité est réalisée à l'emplacement de la zone active, et comporte un catalyseur, par exemple disposé à une extrémité, au niveau d'un des côtés de la cavité. La réalisation de la portion de matériau catalyseur peut être obtenue par dépôt d'une couche à base du matériau catalyseur, photolithographie et gravure. Dans une variante, le catalyseur peut être obtenu par une approche damascène. Pour cela, la réalisation de la portion de matériau catalyseur peut être obtenue par la mise en oeuvre des étapes suivantes . - dépôt d'une couche diélectrique sur le substrat, - réalisation d'un trou dans la couche diélectrique, -dépôt du matériau catalyseur dans le trou et sur la couche diélectrique, -planarisation mécano-chimique avec arrêt au niveau de la couche diélectrique, - gravure sélective d'au moins une partie de la couche diélectrique, la couche d'enrobage pouvant être ensuite réalisée sur la couche diélectrique. Dans l'approche damascène décrite ci-dessus, il est possible de remplacer l'étape de planarisation mécano-chimique par une étape de retrait sacrificiel ( lift off ) des portions de matériau catalyseur en contact avec des parois latérales du trou. La portion de matériau cristallin peut être réalisée par une croissance CVD catalytique. La croissance CVD catalytique en phase gazeuse permet la croissance d'un matériau cristallin ou d'un faisceau de nanofils cristallins remplissant entièrement la cavité. Lorsque la couche d'enrobage est à base de résine HSQ, la formation de la cavité dans la couche d'enrobage peut être obtenue par : - la réalisation d'au moins une portion sacrificielle dans la couche d'enrobage par une lithographie mise en oeuvre par au moins un faisceau d'électrons, - le dépôt d'au moins une couche diélectrique au moins sur la portion sacrificielle, - la suppression de la portion sacrificielle, le volume libéré dans la couche d'enrobage par cette suppression formant la cavité. Dans une autre variante, le procédé peut comporter en outre, entre l'étape de réalisation de la portion de matériau catalyseur et l'étape de réalisation de la couche d'enrobage, une étape de réalisation d'au moins une portion sacrificielle à base d'un matériau sacrificiel sur le substrat, accolée à la portion de matériau catalyseur, la couche d'enrobage étant également formée autour de la portion sacrificielle.
Dans ce cas, la formation de la cavité dans la couche d'enrobage peut être obtenue par : - le dépôt d'au moins une couche diélectrique au moins sur la portion sacrificielle, - la suppression de la portion sacrificielle, le volume libéré dans la couche d'enrobage par cette suppression formant la cavité. Le matériau sacrificiel peut être remplacé par le catalyseur. Dans ce cas, le catalyseur ne sera pas gravé intégralement.
Le procédé peut comporter en outre, entre l'étape de dépôt de la couche diélectrique sur la portion sacrificielle et l'étape de suppression de la portion sacrificielle, une étape de réalisation d'au moins une ouverture à travers la couche diélectrique, formant un accès à la portion sacrificielle, la suppression de la portion sacrificielle pouvant être réalisée par une gravure de la portion sacrificielle à travers l'ouverture. Une paroi de la cavité, telle que la couche diélectrique déposée sur la portion sacrificielle, peut être à base d'un matériau poreux ou peu dense, la suppression de la portion sacrificielle étant réalisée par une gravure chimique en phase vapeur à travers la couche diélectrique, la croissance CVD catalytique pouvant également être réalisée à travers cette couche poreuse. La couche poreuse peut permettre de localiser la croissance en fonction de la nature de la porosité ou du type de liaison du film. Le composant actif peut être réalisé par un procédé basse température, c'est-à-dire inférieure à environ 700°C ou 500°C ou 400°C en fonction de la nature des matériaux présents dans le dispositif semi-conducteur, c'est à dire des matériaux déjà présents dans les niveaux inférieurs du substrat. Enfin, le matériau catalyseur peut être obtenu par métallisation et démétallisation d'un matériau métallique, par exemple du cuivre. BRÈVE DESCRIPTION DES DESSINS La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels : - les figures 1 à 9 représentent les étapes d'un procédé de réalisation de dispositif semi-conducteur, objet de la présente invention, selon un premier mode de réalisation, - les figures 10 à 14 représentent des étapes d'un procédé de réalisation de dispositif semi- conducteur, objet de la présente invention, selon un second mode de réalisation. Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles. EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS On se réfère tout d'abord aux figures 1 à 9 qui représentent les étapes d'un procédé de réalisation d'un dispositif semi-conducteur 100 selon un premier mode de réalisation. Sur la figure 1, le dispositif 100 comporte un premier niveau formé d'une couche à base d'au moins un semi-conducteur 102, sur laquelle sont réalisés des dispositifs semi-conducteurs, ici deux transistors MOS 104 et 106. Au moins une couche diélectrique 108 de type ILD ( Inter Layer Dielectric en anglais, ou diélectrique inter couches) ou PMD ( Pre Metal Dielectric en anglais) sépare une couche à base d'au moins un matériau amorphe 110 de la couche 102 et des transistors 104 et 106, la couche amorphe 110 servant ici de substrat pour la réalisation d'un second niveau du dispositif 100, destiné à être formé au dessus des transistors MOS 104 et 106. Le premier niveau du dispositif 100, formé par la couche 102 et les transistors 104 et 106 pourrait également être réalisé selon une technologie différente de la technologie MOS, et comporter par exemple des diodes et/ou des transistors bipolaires. La couche amorphe 110 est à base d'un matériau diélectrique amorphe, par exemple du SiO2, et/ou du SiOC, et/ou du SiC, et/ou du SiN, et/ou du SiCN. Comme représenté sur la figure 2A, on réalise ensuite une portion à base d'au moins un matériau catalyseur 112, appelée catalyseur 112, tel que du nickel, et/ou de l'or, et/ou de tout autre matériau, ou assemblage de matériaux, pouvant servir de catalyseur à une croissance CVD catalytique d'un matériau cristallin telle que décrite plus loin, sur la couche diélectrique amorphe 110. Le catalyseur 112 peut par exemple être obtenu par dépôt d'une couche à base d'un matériau catalyseur 112, photolithographie et gravure. Dans une variante, le catalyseur 112 peut être obtenu en déposant tout d'abord une couche 111, par exemple à base d'un matériau diélectrique, sur la couche diélectrique amorphe 110. On grave ensuite un trou 113 dans cette couche diélectrique 111 au niveau de l'emplacement souhaité du catalyseur 112 (figure 2B). On dépose alors une couche à base du matériau catalyseur dans le trou 113, formant ainsi le catalyseur 112, et sur la couche diélectrique 111. Une planarisation mécano-chimique avec arrêt au niveau de la couche diélectrique 111 permet ensuite de supprimer le matériau catalyseur se trouvant en dehors du trou 113, c'est-à-dire ne formant pas le catalyseur 112. On peut alors mettre en oeuvre une gravure humide sélective afin de graver le matériau de la couche diélectrique 111 et non le catalyseur 112. Cette dernière gravure peut par exemple réduire d'environ deux tiers l'épaisseur de la couche diélectrique 111 (figure 2C).
On réalise ensuite un encapsulage, ou enrobage, du catalyseur 112, par le dépôt d'une couche d'enrobage 114, par exemple à base de résine HSQ (hydrogen silsesquioxane) photosensible ou tout autre type de résine FOX présentant la propriété de passer d'une nature de résine à celle d'un diélectrique après un traitement particulier au plasma ou lors d'un recuit sous atmosphère d'oxygène, sur le catalyseur 112 et la couche diélectrique amorphe 110 (figure 3). Le catalyseur 112 est donc entièrement entouré et/ou recouvert par la couche d'enrobage 114. Cette couche d'enrobage 114 peut par exemple être réalisée par un dépôt à la tournette, réalisant ainsi une couche plane, ne nécessitant pas d'étape de planarisation ultérieure. Si au moins une partie de la couche diélectrique 111 décrite précédemment est présente sur la couche diélectrique amorphe 110 autour du catalyseur 112, la couche d'enrobage 114 est alors déposée sur cette couche diélectrique 111, autour du catalyseur 112. Sur la figure 4, on définit ensuite une future portion sacrificielle 116 dans la couche d'enrobage 114 à base d'HSQ, par exemple par une lithographie par faisceau d'électrons ( e-beam en anglais) ou EUV (rayonnement ultraviolet extrême). Cette portion sacrificielle 116 est destinée à former, dans la suite du procédé, une cavité comportant le catalyseur 112 et dans laquelle une croissance CVD catalytique sera réalisée. La résine HSQ de la couche d'enrobage 114 étant une résine négative, on insole par faisceau d'électrons toute la couche d'enrobage 114 sauf la portion sacrificielle 116, le matériau de la couche d'enrobage 114 se trouvant autour de la portion sacrificielle 116 se transformant en diélectrique. Il est également possible de reporter, au cours d'une étape ultérieure du procédé, cette étape de transformation de la nature de la couche d'enrobage 114. Cette portion sacrificielle 116 peut par exemple avoir une section, par exemple dans le plan de la couche 110, de forme rectangulaire, de dimensions de l'ordre de 100 nm x 300 nm, ou supérieures à environ 20 nm x 20 nm. Comme représenté sur la figure 5, on dépose ensuite une couche 118 à base d'au moins un matériau diélectrique tel que du nitrure ou de l'oxyde, sur la couche d'enrobage 114, par exemple à très basse température, c'est-à-dire ici à une température inférieure à celle de développement de la résine.
Ainsi, la portion sacrificielle 116 est complètement entourée de matériau diélectrique, à la fois par la résine HSQ insolée de la couche d'enrobage 114 et par la couche diélectrique 118.
On réalise ensuite une ouverture 120, par exemple par lithographie et gravure, dans la couche diélectrique 118, permettant d'accéder depuis l'extérieur à la portion sacrificielle 116. On réalise ensuite une gravure de la portion sacrificielle 116 à travers l'ouverture 120, formant, à la place de cette portion, une cavité 122 (figure 6). La portion sacrificielle 116 étant à base de résine HSQ non insolée, la gravure réalisée est sélective par rapport au reste de la résine HSQ insolée. Cette cavité 122 est entourée de matériau diélectrique formé par la couche diélectrique 118 et la couche d'enrobage 114, et comporte en son sein le catalyseur 112. Dans une variante, il est possible que la couche diélectrique 118 soit réalisée à base d'un matériau diélectrique poreux. Ainsi, il est possible d'accéder et de graver la portion sacrificielle 116 sans réaliser l'ouverture 120 dans la couche diélectrique 118, par exemple par une gravure chimique en phase vapeur à travers les pores de la couche diélectrique 118. Comme représenté sur la figure 7, on réalise alors une croissance CVD catalytique dans la cavité 122, à partir du catalyseur 112, permettant d'obtenir une portion à base d'au moins un matériau cristallin 124 tel qu'un semi-conducteur monocristallin, par exemple des nanofils ou des nanofilms, de silicium (organique ntc ou non), et/ou de germanium et/ou de tout autre semi-conducteur de type III-V, ou des nanotubes de carbone, destinée à former la zone active d'au moins un dispositif semi-conducteur au second niveau du dispositif 100, c'est-à-dire sur la couche diélectrique amorphe 110 et au-dessus des transistors 104 et 106. Dans l'exemple de ce premier mode de réalisation, le catalyseur 112 est disposé sur le côté gauche de la cavité 122. Ainsi, la croissance réalisée se fait de manière horizontale, le matériau cristallin remplissant toute la cavité 122. On peut par exemple obtenir des nanotubes de carbone ou des nanofils de semi-conducteurs orientés horizontalement. Ici, l'accès des gaz utilisés pour la croissance du matériau cristallin est réalisé grâce à l'ouverture 120. Lorsque la couche diélectrique 118 est à base d'un matériau diélectrique poreux, la croissance CVD catalytique peut être réalisée à travers cette couche poreuse 118. Selon la porosité de la couche 118, il est possible de former temporairement un masque sur la couche 118, permettant ainsi au gaz de se diffuser dans la cavité sans en ressortir. On supprime ensuite la couche diélectrique 118 et la couche d'enrobage 114 entourant la portion de matériau cristallin 124 et le catalyseur 112 par exemple par une gravure de type HF lorsque les matériaux des couches 118 et 114 peuvent être gravés sélectivement par rapport à la portion de matériau cristallin 124 et au catalyseur 112 (figure 8).
On réalise alors une intégration de composants actifs sur la couche diélectrique amorphe 110 à partir de la portion de matériau cristallin 124, formant un second niveau d'intégration pour le dispositif 100. Par exemple, sur la figure 9, un transistor MOS est réalisé, comportant une grille 126 réalisée sur la portion de matériau cristallin 124 qui forme le canal du transistor, une zone de source 128 et une zone de drain 130. On voit ici que les dimensions de la cavité 122 réalisée précédemment correspondent aux dimensions de ce transistor : par exemple, la profondeur de la cavité 122 correspond à l'épaisseur du matériau cristallin 124 et la largeur de la cavité correspond à la largeur du canal du transistor MOS. Cette intégration est réalisée à basse température pour ne pas dégrader les transistors 104 et 106 du premier niveau du dispositif 100. Typiquement, si le dispositif 100 ne comporte pas de couche de siliciure, la température du process sera choisie inférieure à environ 700°C, ou inférieure à environ 400°C ou 500°C si le dispositif 100 comporte une couche de siliciure. En outre, il est également possible de réaliser à travers le substrat, c'est-à-dire à travers la couche diélectrique ILD 108 et la couche diélectrique amorphe 110, des contacts électriques reliant les transistors 104 et 106 au niveau de la face extérieure de la couche diélectrique amorphe 110. On se réfère maintenant aux figures 10 à 14 qui représentent les étapes d'un procédé de réalisation du dispositif semi-conducteur 100 selon un second mode de réalisation. Sur ces figures, seul le second niveau du dispositif 100 qui va être réalisé par le procédé décrit est représenté. Sur la figure 10, le dispositif 100 comporte la couche diélectrique amorphe 110 et le catalyseur 112, par exemple similaires à ceux du premier mode de réalisation. Le dispositif 100 pourrait également comporter, comme dans le premier mode de réalisation, sous la couche diélectrique amorphe 110, la couche diélectrique ILD 108, la couche semi- conductrice 102 et des composants actifs tels que les transistors 104 et 106. Comme représenté sur la figure 11, on réalise une portion de matériau sacrificiel 132, définissant les dimensions d'une cavité qui sera réalisée ultérieurement durant le procédé, sur la couche 110, accolée au catalyseur 112. Cette portion sacrificielle 132 peut par exemple être réalisée par un dépôt du matériau sacrificiel, par exemple un diélectrique à faible permittivité ( Low-K ), sur la couche 110, lithographie et gravure. On forme ensuite une couche d'enrobage 134 autour du catalyseur 112 et de la portion sacrificielle 132, par exemple à base d'un matériau diélectrique, sur la couche 110, ainsi que la couche diélectrique 118 par exemple similaire à celle décrite précédemment, encapsulant la portion sacrificielle 132 et le catalyseur 112 (figure 12). La couche d'enrobage 134 peut être planarisée avec arrêt sur la portion sacrificielle 132.
Le matériau de la portion sacrificielle 132 peut être gravé sélectivement par rapport au matériau de la couche d'enrobage 134. Comme représenté sur la figure 13, la portion sacrificielle 132 est ensuite gravée à travers la couche diélectrique 118, par exemple lorsque la couche d'enrobage 134 a été planarisée à la hauteur de la portion sacrificielle 132, qui est à base d'un matériau poreux, formant la cavité 122 par exemple similaire à celle représentée sur la figure 6. Cette gravure peut être une gravure chimique en phase vapeur. Il est également possible, comme dans le premier mode de réalisation, de réaliser une ouverture 120 dans la couche diélectrique 118, permettant d'accéder à la portion sacrificielle 132 et de la graver, notamment lorsque le matériau de la couche diélectrique 118 n'est pas poreux. On réalise ensuite une croissance CVD catalytique dans la cavité 122, à travers la couche diélectrique 118 poreuse, réalisant la portion de matériau cristallin 124 (voir figure 14) par exemple similaire à celle décrite précédemment dans le premier mode de réalisation. Le dispositif 100 est ensuite achevé comme décrit précédemment dans le premier mode de réalisation, en supprimant le matériau diélectrique (couches 134 et 118) entourant le catalyseur 112 et la portion de matériau cristallin 124, et en réalisant à partir de portion cristalline 124 des composants actifs sur le second niveau du dispositif 100.
Bien que décrit avec des dispositifs semi-conducteurs, le procédé peut s'appliquer également à la réalisation de dispositifs différents, par exemple des dispositifs optoélectroniques ou mécaniques.
Claims (17)
1. Procédé de réalisation d'un dispositif (100), comportant au moins les étapes de : réalisation d'au moins une portion à base d'un matériau catalyseur (112) sur un substrat, réalisation d'au moins une couche d'enrobage (114, 134) au moins autour de la portion de matériau catalyseur (112), sur le substrat, - formation d'au moins une cavité (122) dans la couche d'enrobage (114, 134), la portion de matériau catalyseur (112) étant disposée dans la cavité (122), - réalisation d'au moins une portion à base d'un matériau cristallin (124) dans la cavité (122) à partir de la portion de matériau catalyseur (112).
2. Procédé selon la revendication 1, le substrat comportant au moins une couche à base d'au moins un matériau amorphe (110), la portion de matériau catalyseur (112) étant réalisée sur la couche de matériau amorphe (110).
3. Procédé selon la revendication 2, la couche de matériau amorphe (110) étant à base d'un matériau diélectrique amorphe, par exemple du SiO2, et/ou du SiOC, et/ou du SiC, et/ou du SiN, et/ou du SiCN.
4. Procédé selon l'une des revendications 2 ou 3, le substrat comportant en outre au moins unecouche diélectrique (108) séparant la couche de matériau amorphe (110) d'une couche à base d'au moins un semi-conducteur (102) comportant des dispositifs semi-conducteurs (104, 106).
5. Procédé selon l'une des revendications précédentes, la portion de matériau catalyseur (112) étant à base de nickel, et/ou d'or, et/ou de tout autre matériau pouvant servir de catalyseur à une croissance CVD d'un matériau cristallin.
6. Procédé selon l'une des revendications précédentes, la réalisation de la portion de matériau catalyseur (112) étant obtenue par dépôt d'une couche à base du matériau catalyseur, photolithographie et gravure.
7. Procédé selon l'une des revendications 1 à 5, la réalisation de la portion de matériau catalyseur (112) étant obtenue par la mise en oeuvre des étapes suivantes . - dépôt d'une couche diélectrique (111) sur le substrat, - réalisation d'un trou (113) dans la 25 couche diélectrique (111), - dépôt du matériau catalyseur (112) dans le trou (113) et sur la couche diélectrique (111), - planarisation mécano-chimique avec arrêt au niveau de la couche diélectrique (111), 30 - gravure sélective d'au moins une partie de la couche diélectrique (111),la couche d'enrobage (114) étant ensuite réalisée sur la couche diélectrique (111).
8. Procédé selon l'une des revendications précédentes, la couche d'enrobage (114, 134) étant formée par un dépôt à la tournette.
9. Procédé selon l'une des revendications précédentes, la portion de matériau cristallin (124) étant réalisée par une croissance CVD catalytique.
10. Procédé selon l'une des revendications précédentes, la couche d'enrobage (114) étant à base de résine HSQ.
11. Procédé selon la revendication 10, la formation de la cavité (122) dans la couche d'enrobage (114) étant obtenue par : - la réalisation d'au moins une portion sacrificielle (116) dans la couche d'enrobage (114) par une lithographie mise en oeuvre par au moins un faisceau d'électrons, - le dépôt d'au moins une couche diélectrique (118) au moins sur la portion sacrificielle (116), - la suppression de la portion sacrificielle (116), le volume libéré dans la couche d'enrobage (114) par cavité (122). cette suppression formant la30
12. Procédé selon l'une des revendications 1 à 9, comportant en outre, entre l'étape de réalisation de la portion de matériau catalyseur (112) et l'étape de réalisation de la couche d'enrobage (134), une étape de réalisation d'au moins une portion sacrificielle (132) à base d'un matériau sacrificiel sur le substrat, accolée à la portion de matériau catalyseur (112), la couche d'enrobage (134) étant également formée autour de la portion sacrificielle (132), et la formation de la cavité (122) dans la couche d'enrobage (134) étant obtenue par : - le dépôt d'au moins une couche diélectrique (118) au moins sur la portion sacrificielle (132), - la suppression de la portion sacrificielle (132), le volume libéré dans la couche d'enrobage (134) par cavité (122). cette suppression formant la
13. Procédé selon l'une des revendications 11 ou 12, comportant en outre, entre l'étape de dépôt de la couche diélectrique (118) sur la portion sacrificielle (116, 132) et l'étape de suppression de la portion sacrificielle (116, 132), une étape de réalisation d'au moins une ouverture (120) à travers la couche diélectrique (118), formant un accès à la portion sacrificielle (116, 132), la suppression de la portion sacrificielle (116, 132) étant réalisée par une gravure de la portion sacrificielle (116, 132) à travers l'ouverture (120).
14. Procédé selon l'une des revendications 11 ou 12, la couche diélectrique (118) étant à base d'un matériau poreux, la suppression de la portion sacrificielle (116, 132) étant réalisée par une gravure chimique en phase vapeur à travers la couche diélectrique (118).
15. Procédé selon l'une des revendications 11 à 14, comportant en outre, après l'étape de réalisation de la portion de matériau cristallin (124), une étape de suppression de la couche d'enrobage (114, 134) et de la couche diélectrique (118).
16. Procédé selon la revendication 15, comportant en outre, après l'étape de suppression de la couche d'enrobage (114, 134) et de la couche diélectrique (118), une étape de réalisation d'au moins un composant actif à partir de la portion de matériau cristallin (124) sur le substrat.
17. Procédé selon la revendication 16, le composant actif étant réalisé par un procédé basse température, inférieure à environ 700°C ou 500°C ou 400°C en fonction de la nature des matériaux présents dans le dispositif semi-conducteur (100).
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| FR0852936A FR2926163A1 (fr) | 2008-04-30 | 2008-04-30 | Procede de realisation d'un dispositif a partir d'un materiau catalyseur |
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| FR2926163A1 true FR2926163A1 (fr) | 2009-07-10 |
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| FR0852936A Withdrawn FR2926163A1 (fr) | 2008-04-30 | 2008-04-30 | Procede de realisation d'un dispositif a partir d'un materiau catalyseur |
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| FR (1) | FR2926163A1 (fr) |
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