EP4268269A1 - Procédé de réalisation de composant verticaux à base de matériaux iii-n - Google Patents

Procédé de réalisation de composant verticaux à base de matériaux iii-n

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EP4268269A1
EP4268269A1 EP21844664.9A EP21844664A EP4268269A1 EP 4268269 A1 EP4268269 A1 EP 4268269A1 EP 21844664 A EP21844664 A EP 21844664A EP 4268269 A1 EP4268269 A1 EP 4268269A1
Authority
EP
European Patent Office
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layer
electrode
face
pads
iii
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
EP21844664.9A
Other languages
German (de)
English (en)
Inventor
Guy Feuillet
Thierry Bouchet
Matthew Charles
Roy DAGHER
Jesus ZUNIGA PEREZ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Centre National de la Recherche Scientifique CNRS
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Centre National de la Recherche Scientifique CNRS
Commissariat a lEnergie Atomique CEA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Centre National de la Recherche Scientifique CNRS, Commissariat a lEnergie Atomique CEA, Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Centre National de la Recherche Scientifique CNRS
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • the invention relates to the production of so-called vertical microelectronic components, based on an III-N material.
  • the invention finds for example for application the field of vertical power components such as power transistors, or power diodes.
  • nitride based on an III-N material for example a layer of gallium nitride (GaN), present on two opposite faces of the electrodes .
  • GaN gallium nitride
  • the power component is a MOS (metal-oxide-semiconductor) transistor.
  • a layer 550 of an III-N material forms a stack of layers having different dopings. It may for example be a stack of layers 554, 553, 552, 551 having the following n+/p-/n-/n+ dopings and successively arranged from a first face 550A (also designated front face) and up to to one second side 550B (also referred to as the back side) of the III-N material.
  • Electrodes 10, 30 are located on the front side 550A and an electrode 20 is located on the back side 550B of the III-N layer 550.
  • the electrodes 10, 30 correspond respectively to the source and to the gate of the transistor, the electrode 20 corresponding to the drain. Since the electrodes are located on two opposite faces 550, 550 of the material 550, the current flows vertically throughout the volume of the material and the blocking resistance of the component is correlated to the thickness of this material.
  • III-N material such as GaN makes it possible to increase the power density and the voltage withstand of the components (typically 900V to 5kV) compared to a lateral GaN component or a vertical silicon component.
  • a thickness of 8 ⁇ m of GaN doped at 2x10 16 cm' 3 is sufficient to withstand a voltage of 1200V when a thickness of 100 ⁇ m of silicon doped at 1.3x10 14 cm' 3 is required for a vertical component of the same structure.
  • GaN is a wide gap material perfectly suited for power components. This material thus brings considerable advantages for vertical components such as pin diode, Schottky diode, and for transistors of the type:
  • a GaN-based vertical MOSFET transistor architecture is for example described in the following publications: Ch. Gupta et al. IEEE EDL (2016) 37 p1601, Ray Li et al. IEEE EDL (2016) 37 p1466, Tohru Oka et al. APEX (2015) 8 p054101.
  • a GaN-based vertical MOSFET transistor architecture is for example described in the following publications: Min Sun et al. IEEE EDL (2017) 48, p509.
  • a GaN-based vertical MOSFET transistor architecture is for example described in the following publications: Daisuke Shibata et al. MEI (2016).
  • the layer 550 in III-N material To produce a vertical component in III-N materials which is effective, it is necessary for the layer 550 in III-N material to have intrinsic quality characteristics (resistivity, impurity, number of defects) throughout its thickness.
  • silicon (Si) layer To form a silicon (Si) layer, many well-known and inexpensive technologies are available. For example, growth by floating fused zone (usually designated by the acronym FZ) which is purer and which is therefore more suitable for high voltages can be favored than growth by Czochralski (Cz) pulling.
  • FZ floating fused zone
  • Cz Czochralski
  • III-N material for example in gallium nitride (GaN)
  • GaN gallium nitride
  • GaN-based structures on an Si or SiC (silicon carbide) substrate is feasible but induces much too high dislocation densities for the application to the vertical power transistor.
  • GaN pseudosubstrates usually referred to as template or freestanding. These GaN pseudo-substrates are available in four-inch format. These GaN substrates are still very expensive and only available in very small formats, typically two inches.
  • Another objective of the present invention consists in proposing a solution for producing this type of component with a cost price which remains limited and in formats compatible with the constraints of industrial productivity.
  • a method for producing a so-called vertical microelectronic component comprising at least one layer based on an III-N material comprising the following successive steps:
  • - providing a stack comprising a plurality of pads extending from a base substrate, the pads being distributed over the base substrate so as to form several sets of pads, at least some of the pads of the set comprising at least:
  • a creep section formed from a material having a glass transition temperature Tt vitreous ra nsition, the crystalline section surmounting the creep section,
  • the method comprises at least one step of doping the III-N material of the vignettes so that at least some of the vignettes comprise at least:
  • n+, n- and p doping types a second layer based on the III-N material and which has a second doping taken from the n+, n- and p doping types.
  • the types of the first and second dopings being different.
  • the first and second layers are stacked in the thumbnail, in a so-called vertical direction, between a first face and a second face of the thumbnail.
  • the method further comprises at least the production of a first electrode and the production of a second electrode located on the thumbnail and configured so that a current passing from one electrode to the other passes through at least the second layer in its entire thickness e552, the thickness e552 being taken along said vertical direction.
  • the proposed method provides for the production of vignettes of III-N material (GaN for example) from sets of pads etched in a stack and comprising a crystalline layer intended for the epitaxy of the III-N material and a layer of creep.
  • III-N material GaN for example
  • the crystallites formed at the top of the pads of the same set of pads come together to form a vignette, each of the vignettes being intended to form the layer of III-N material of a vertical component.
  • the use of these networks of plots makes it possible to form by epitaxy vignettes of III-N material without or with few dislocations.
  • the use of sets of pads makes it possible to take advantage of the creep properties of certain materials of the pads at the epitaxy temperature in order to align the crystallites of III-N material which grow by pendeo-epitaxy from adjacent plots until forming the thumbnails, this without forming any coalescence defects.
  • the portion of the pad which is formed by the creep section reaches (or exceeds) its glass transition temperature or a temperature very close to the latter. Under the force of a mechanical stress, this portion of the stud can thus deform.
  • the mechanical stresses generated by this contact are transferred to the studs and therefore to the creep sections.
  • the latter deform, thereby absorbing some or all of the mechanical stresses. It is thus possible to considerably reduce, or even avoid, the appearance and propagation of dislocations at the level of the coalescence joints between the crystallites which form a vignette of III-N material.
  • the disorientation between crystallites results in the creation of a grain boundary to coalescence.
  • This grain boundary is highly energetic since it results from the superposition of the stress fields of the defects that compose it. If the crystallites grow on pads which can deform as the process described allows, the adjacent crystallites then orient themselves in-plane or out-of-plane to minimize the total energy of the system without the formation of grain boundaries. . On the contrary, if the crystallites grow on pads which cannot deform, there is formation of grain boundaries and therefore the appearance of dislocations.
  • the process described offers a solution clearly opposed to all the solutions of the state of the art which provide for delimiting vignettes by etching from an initial common layer obtained by epitaxy.
  • the proposed process makes it possible to completely dispense with an etching step to delimit the vignettes.
  • the invention is based on a new mode of growth of epitaxial structures and on the direct production by a "bottom-up" process (i.e., from bottom to top) associated with vertical GaN power components.
  • the method commonly used consists in carrying out the epitaxy of the structure n- / p / n+ on a full plate substrate of GaN. This epitaxy is then etched to draw the periodic structure of sources on the surface. It is therefore a “top-down” process (ie, from top to bottom). The drain is taken from the rear face of the GaN substrate. The grids are located in the engraved parts. The depletion in the p-GaN takes place at the level of the surfaces which have been etched.
  • the claimed process proposes a solution which is radically different from the known solutions, since this claimed process makes it possible to completely dispense with this penalizing etching step for the load transport properties of vertical structures.
  • the thickness of the stack of layers of III-N material can easily be greater than 8 ⁇ m, or even 10 ⁇ m, or even 12 ⁇ m without showing any dislocations.
  • the dislocation density in these GaN vignettes is less than 1 to 2.1 E 8 /cm 2 .
  • the surface of the thumbnails is determined by the network of plots.
  • the precision of the methods implemented to produce the array of pads will partly determine at least the smallest possible dimension for the vertical components and therefore the density of these components in a circuit.
  • nanoimprint nanometric printing
  • e-beam electron beam lithography
  • this method makes it possible to directly produce vertical components, each having a size corresponding to the initial size of the thumbnail.
  • the proposed process thus makes it possible to obtain vignettes with a reduced rate of dislocations, high thicknesses and small surfaces. This method is therefore particularly advantageous for producing power components with improved performance.
  • microelectronic devices or components means any type of device made with microelectronic means. These devices include in particular, in addition to devices for purely electronic purposes, micromechanical or electromechanical devices (MEMS, NEMS, etc.) as well as optical or optoelectronic devices (MOEMS, etc.). It can be a device intended to provide an electronic, optical, mechanical function, etc. It can also be an intermediate product intended solely for the production of another microelectronic device.
  • MEMS micromechanical or electromechanical devices
  • MOEMS optical or optoelectronic devices
  • the proposed method makes it possible to produce the following vertical transistors: MOSFET, FinFET, CAVET, HEMT (acronym for “High Electron Mobility Transistor”, meaning high electron mobility transistor).
  • Figure 1 schematically illustrates an example of a vertical component, here a MOSFET transistor, based on an III-N material.
  • Figures 2A to 2F illustrate some of the steps of a non-limiting example of a method according to the present invention. At the end of these steps, we obtain vignettes based on an III-N material.
  • Figures 3A-3J illustrate steps that can be implemented in the framework of the method according to the present invention to obtain a non-limiting example of a vertical component.
  • the steps of Figures 3A to 3J can be implemented after the step of Figure 2F.
  • Figure 4 illustrates an example of a thumbnail intended to form vertical components.
  • Figures 5A to 5D illustrate examples of vertical components that can be formed from the thumbnail of Figure 4 and by implementing the method according to the invention.
  • Figure 6 illustrates another example of a vignette intended to form vertical components.
  • Figure 7 illustrates an example of a vertical component that can be formed from the thumbnail of Figure 6 and by implementing the method according to the invention.
  • Figure 8 illustrates another example of a vignette intended to form vertical components.
  • Figure 9 illustrates an example of a vertical component that can be formed from the thumbnail of Figure 8 and by implementing the method according to the invention.
  • FIGS. 10A to 10G illustrate steps that can be implemented within the framework of the method according to the present invention to obtain an example of a vertical component.
  • the steps of FIGS. 10A to 10G can be implemented from thumbnails such as that illustrated in FIG. 6 for example.
  • FIGS. 11A to 11D illustrate steps that can be implemented within the framework of the method according to the present invention to obtain an example of a vertical component.
  • FIGS. 12A to 12E illustrate steps that can be implemented within the framework of the method according to the present invention to obtain an example of a vertical component.
  • the steps of FIGS. 12A to 12E can be implemented from thumbnails such as that illustrated in FIG. 6 for example.
  • FIGS. 13A to 13G illustrate steps that can be implemented within the framework of the method according to the present invention to obtain an example of a vertical component.
  • the steps of FIGS. 13A to 13G can be implemented from thumbnails such as that illustrated in FIG. 6 for example.
  • the first layer has a thickness e551 of between 1 and 5 ⁇ m (10-6 meters), preferably between 1 and 3 ⁇ m, preferably of the order of 2 ⁇ m.
  • the first layer extends from one side of the sticker to the other.
  • the first layer covers the entire surface of the sticker.
  • the surface of the sticker is taken in projection on a parallel plane (xy plane) in which the upper face of the substrate mainly extends.
  • the first layer has a doping level greater than or equal to 5.10 17 atoms per cubic centimeter (at/cm 3 ).
  • the first layer has a doping level preferably of the order of 5 ⁇ 10 18 at/cm 3 .
  • the first layer has an n+ type doping. This ensures good quality electrical conduction with the second electrode.
  • the second layer extends from one side of the sticker to the other.
  • the second layer covers the entire surface of the sticker.
  • the surface of the sticker is taken in projection on a parallel plane (xy plane) in which the upper face of the substrate mainly extends.
  • the second layer has a thickness e 552 of at least 8 ⁇ m (10'6 meters) and preferably of at least 10 ⁇ m.
  • the second layer has a doping level greater than or equal to 1 ⁇ 10 15 at/cm 3 .
  • the second layer has a doping level preferably of the order of 1 ⁇ 10 16 at/cm 3 .
  • the second layer has an n- type doping.
  • the step of doping the III-N material of the vignettes is carried out during the step of forming, on each set, a vignette by epitaxial growth.
  • the electrodes are configured so that a current passing from one electrode to the other also passes through the first layer throughout its entire thickness.
  • the first and second layers are located between the first electrode and the second electrode.
  • one of the first and second electrodes is located on the first face of the label and the other of the first and second electrodes is located on the second face of the label. This allows the current passing from one electrode to the other to pass through the entire thickness of the first and second layers, which considerably improves the performance of the device.
  • one of the first and second electrodes is located on the first face of the sticker and the other of the first and second electrodes extends, in the vertical direction, from the first face and up to to the first layer through the second layer.
  • the vignettes comprise only the following layers: said first layer and said second layer, the component preferably forming a Schottky type diode.
  • the vignettes comprise the following layers: said first layer, said second layer, and a third layer surmounting the second layer and preferably having p-type doping, positioned so that the second layer is located between the first and third layers, the component preferably forming a diode of the p-i-n type or a transistor.
  • the third layer has a thickness of at least 100 nm ( 10.9 meters) and preferably less than 1 ⁇ m. Preferably the thickness is between 300 and 700 nm.
  • the third layer has a level of chemical doping greater than or equal to 5 ⁇ 10 17 at/cm 3 .
  • the third layer has a doping level preferably of the order of 1.10 18 at/cm 3 .
  • the third layer has p-type doping.
  • the vignettes comprise only the following layers: said first layer, said second layer, and said third layer, the component preferably forming a p-i-n type diode.
  • the vignettes comprise the following layers: said first layer, said second layer, said third layer as well as at least a fourth layer surmounting the third layer and preferably having a n+ type doping, the component preferably forming a transistor.
  • the first electrode forms a source for the transistors
  • the second electrode forms a drain for the transistors
  • the method also comprises a step of producing a gate for the transistor.
  • the fourth layer 554 has a thickness of at least 50 nm.
  • the thickness of the fourth layer is between 50 and 200 nm and preferably around 100 nm.
  • the fourth layer has a doping level greater than or equal to 5 ⁇ 10 17 at/cm 3 .
  • the fourth layer has a doping level preferably of the order of 5 ⁇ 10 18 at/cm 3 .
  • the second layer has an n+ type doping. This ensures good quality electrical conduction with the first electrode.
  • the fourth layer forms an ohmic contact with the first layer.
  • a first lateral portion grows by epitaxy on the flanks of the second layer.
  • a second lateral portion grows by epitaxy on the sides of the second layer and on the first lateral portion.
  • the growth and the doping level of the third layer and of the fourth layer are controlled so that the first and second side portions form an electrically insulating barrier.
  • This electrically insulating barrier is obtained by depletion, i.e. they no longer contain or only very few free carriers. They then form depleted layers.
  • the method comprises at least one step of removing the studs.
  • the at least one step of removing the pads is carried out before the production of the first electrode and before the production of the second electrode.
  • the at least one step of removing the pads is carried out after the production of the first electrode and before the production of the second electrode.
  • the pads are kept after the production of the first electrode and after the production of the second electrode.
  • the method comprises, after the production of a thumbnail on each set of studs, the second face being turned with regard to the studs:
  • the second electrode preferably being a conductive substrate attached to the second face
  • the method comprises, before the fixing of a manipulation substrate, the production of an encapsulation layer encapsulating the vignettes and covering the first face.
  • the method comprises, after removal of the pads, the production of an encapsulation layer encapsulating the vignettes and covering the first face, the first electrode being formed through the encapsulation layer.
  • making at least part of the first side of the thumbnails accessible includes completely baring the first side of the thumbnails
  • the first electrode is formed so as not to cover a central zonel of the first face, for example intended to receive an electrode forming a transistor gate, and to extend over a peripheral zone surrounding the central zonel.
  • making at least part of the first face of the thumbnails accessible comprises removing part of the encapsulation layer so as to create in the encapsulation layer an opening making only part of the first face of the thumbnails accessible , the first electrode being formed through said opening.
  • the method comprises, after the production of a thumbnail on each set of studs, the second face B being turned with regard to the studs:
  • the method comprises, after the production of a thumbnail on each set of studs, the second face B being turned with regard to the studs: - Make at least one hole for each thumbnail, the hole extending from the first face and at least to the first layer,
  • the epitaxial growth is carried out at an epitaxial temperature, such that .
  • the lll-N material is a nitride of at least one of gallium (Ga), indium (In) and aluminum (Al),
  • the III-N material is based on GaN, preferably the III-N material is GaN.
  • each of these layers of III-N material has a lower face and an upper face, substantially parallel to an upper face of the substrate.
  • Each layer forms a thumbnail. All the lower faces of the layers are substantially included in the same plane. It is the same for the upper faces.
  • the creep layer is made of a viscous material. It exhibits a visco-plastic transition.
  • this material is taken from:
  • the creep layer is preferably made of SiO2,
  • BPSG borophosphosilicate glass
  • the epitaxial growth being carried out at a temperature Tépjtaxie, such as. Tepjtaxis — k1 X Glass transition, with k1 S 0.8
  • the epitaxial growth is carried out at an epitaxial temperature, such as . Tepitaxy — k1 X Glass transition, with k1 S 0.8.
  • k1 0.92.
  • k1 0.95.
  • k2 0.9. This makes it possible to avoid a diffusion of the species of the material whose melting temperature is the lowest.
  • T fU sion min is equal to the melting temperature of silicon since the melting temperature of silicon is equal to 1440° and the melting temperature of SiO2 is equal to 1970°C.
  • k2 0.8.
  • the thumbnails present, in projection in a main extension plane parallel to the main faces of the thumbnails, i.e., parallel to an upper face of the substrate, i.e., parallel to the xy plane of the xyz marker illustrated in FIG. 2A and 3A, maximum dimensions of micrometric dimension.
  • these maximum dimensions are less than a few hundred micrometers.
  • these maximum dimensions are less than 500 ⁇ m and preferably less than 100 ⁇ m.
  • the method can have at least any one of the following characteristics and steps which can be combined or taken separately:
  • the distance D (D1 or D2) separating two adjacent pads of the same set, for example the vertices of these two pads, is less than the distance W1 separating two adjacent pads belonging to two different sets.
  • k4 1.5
  • k4 2.
  • W1 can be equal to 1.5 microns.
  • W2 being the distance separating two adjacent thumbnails (see W2 in figure 3D), W2 must be non-zero so that the two adjacent thumbnails do not touch each other.
  • W2 > 0.
  • W1 > k5 x W2, with:
  • - W1 is the distance separating two adjacent plots belonging to two distinct sets; - W2 is the distance separating two adjacent thumbnails, W2 being > 0.
  • each pad has a section whose maximum dimension dpiot is between 10 and 500 nm ( 10'9 meters), the maximum dimension d piot being measured in a plane parallel to a plane (xy) in which extends mainly an upper surface of the substrate, preferably 20 nm ⁇ dpiot s 200 nm and preferably 50 nm ⁇ dpiot s 100 nm.
  • d piot d R or d s .
  • each stud has a continuous outline distinct from the outline of the stud which is adjacent to it.
  • each stud has a constant section over its entire height H piot .
  • the top of the stud has a section that is identical or substantially identical to its base.
  • each thumbnail has a section whose maximum dimension of the thumbnail is between 0.5 and 20 ⁇ m ( 10'6 meters), the maximum dimension of the thumbnail being measured in a plane parallel to a plane (xy) in which s' mainly extends an upper face of the substrate, preferably 0.8 ⁇ m ⁇ 3 ⁇ m poop and preferably 1 ⁇ m ⁇ 2 ⁇ m poop.
  • the maximum dinette dimension thus corresponds to the maximum dimension of a projection of the thumbnail in a plane parallel to the xy plane in which the upper face of the substrate mainly extends.
  • the pads of the same set are distributed on the substrate in a non-periodic manner.
  • the vignettes are distributed over the substrate periodically.
  • the studs comprise at least one buffer layer surmounting the crystalline section, and made of a material different from that of the nitride thumbnails.
  • the nitride decals are made of gallium nitride (GaN) and the buffer layer is aluminum nitride (AIN). This makes it possible to avoid the appearance of the phenomenon of melt back etching (etching by reflow), generated by the very strong reactivity between gallium and silicon.
  • the buffer layer is formed by deposition by epitaxy above the crystalline section, before the step of forming the pads by etching.
  • the stack comprises, before the step of epitaxial growth of the nitride vignettes, at least said buffer layer.
  • the pads comprise, before the step of epitaxial growth of the nitride thumbnails, at least one priming layer, surmounting said buffer layer and made of gallium nitride (GaN).
  • the stack comprises, before said step of forming the pads by etching, at least one seed layer, surmounting the crystalline section, the seed layer being made of the same material as that of the nitride vignettes.
  • the seed layer is also GaN.
  • this priming layer facilitates the resumption of epitaxial growth for the formation of crystallites. This characteristic is all the more advantageous when the top surface of the studs is small.
  • each stud has an upper face and the growth by epitaxy of the crystallites takes place at least in part and preferably only from said upper face.
  • the buffer layer is placed directly in contact with the upper face of the crystalline section or in contact with the upper face of the section formed by the seed layer.
  • the crystallites are grown by epitaxy directly in contact with the crystalline layer. If the top of the pad is formed by the priming layer, then the crystallites are grown by epitaxy directly in contact with the priming layer. If the top of the pad is formed by the buffer layer, then the crystallites are grown by epitaxy directly in contact with the buffer layer. Preferably, the seed layer is placed directly in contact with the upper face of the crystalline section.
  • At least one of the buffer layer and the layer seed retains a constant thickness during the epitaxial growth step.
  • supplying said stack comprises supplying an elaborate silicon-on-insulator (SOI) type substrate comprising a base substrate surmounted successively by an oxide layer forming said creep layer and a semiconductor layer forming said crystalline layer .
  • SOI silicon-on-insulator
  • the creep section has a height e 2 2o such that e 2 2o O.lxdpiot, dpiot being the diameter of the stud or more generally the edge-to-edge distance of the stud taken, at the level of the creep section and in a direction parallel to a plane (xy) in which mainly extends an upper face of the substrate, preferably e 220 s 1xdp
  • the studs have a height H piot , and in which two adjacent studs are separated by a distance D, such that: H piot / D ⁇ 2 and preferably Hpiot / D ⁇ 1. This distance D can be taken at the tops of the adjacent plots.
  • the crystalline section is based on silicon and preferably the crystalline section is made of silicon.
  • the crystalline section can also be based on materials other than Si and which allow the epitaxy of nitride materials.
  • the crystalline section can be based on SiC or Al 2 0 3 . These materials can also be used in the form of SiCOI (SiC on Insulator, ie SiC on insulator) or SOS (silicon on sapphire).
  • the crystalline layer having served to form the crystalline section is a monocrystalline layer.
  • the creep layer is in direct contact with the substrate.
  • the creep layer is in direct contact with the crystalline section.
  • the layer of nitride forming each thumbnail that is produced by coalescence of crystallites is in direct contact with the crystalline section.
  • at least one intermediate layer is provided between the crystalline section and the layer of nitride which is produced by coalescence of crystallites and which forms a thumbnail. This intermediate layer typically forms the buffer layer.
  • the creep layer and the crystalline layer are different.
  • the creep layer has a glass transition temperature. It is therefore made of a glass transition material and exhibits the behavior of glass transition materials.
  • the creep layer is not crystalline. It is made of a material viscous or glassy, for example an oxide.
  • the creep layer and the crystalline layer are not made of the same material.
  • the creep layer has a thickness e 2 20 of less than 500 nm (10' 9 meters). It is preferably between 50 nm and 500 nm and preferably between 100 nm and 150 nm.
  • the crystalline layer has a thickness comprised between 2 nm (10' 9 meters) and 10 ⁇ m (10' 6 meters) and preferably between 5 nm and 500 nm and preferably between 10 nm and 50 nm.
  • crystals are grown by epitaxy on all the pads.
  • the ratio V/III of the fluxes in the epitaxy deposition reactor (the fluxes being for example measured in sccm) of said material comprising nitride (N) and at least one of gallium (Ga) , indium (In) and aluminum (Al) is around 2000.
  • the nitride of the vignettes is a gallium nitride (GaN).
  • the nitride of the stickers is based on gallium nitride (GaN) and further comprises aluminum (Al) and/or indium (In).
  • the material forming the nitride (N) of the labels is any one of: gallium nitride (GaN), indium nitride (InN), aluminum nitride (AIN), aluminum gallium nitride (AIGaN), indium gallium nitride (InGaN), aluminum gallium indium nitride (AIGalnN), aluminum indium nitride (AllnN), aluminum indium gallium nitride (AlInGaN ).
  • the step of forming the pads comprises the etching of the crystalline layer and the etching of only a portion of the creep layer so as to retain a portion of the creep layer between the pads.
  • k3 3. According to an example 100 > k3 > 3. Preferably, 50 > k3 > 3. Preferably, 5 > k3 > 3.
  • This feature allows the creep sections to deform to particularly effectively absorb the mechanical stresses that arise when two adjacent crystallites begin to coalesce.
  • this characteristic contributes effectively to reducing the density of defects within the nitride vignettes that are obtained in the end.
  • P pio t/d p iot 4 and preferably P pio t/d pio t 5-
  • P pio t/d pio t 5.
  • the terms “over”, “overcomes”, “covers” or “underlying” or their equivalents do not mean “in contact with”.
  • the deposition of a first layer on a second layer does not necessarily mean that the two layers are directly in contact with one another, but it does mean that the first layer at least partially covers the second layer. by being either directly in contact with it, or by being separated from it by at least one other layer or at least one other element, including air.
  • stages of formation of the different layers and regions are understood in the broad sense: they can be carried out in several sub-stages which are not necessarily strictly successive.
  • step refers to the performance of part of the process, and may designate a set of sub-steps.
  • stage does not necessarily mean that the actions carried out during a stage are simultaneous or immediately successive. Certain actions of a first step can in particular be followed by actions linked to a different step, and other actions of the first step can be repeated later. Thus, the term step does not necessarily mean unitary and inseparable actions in time and in the sequence of the phases of the process.
  • insulator or “dielectric” qualify a material whose electrical conductivity is low enough in the given application to serve as an insulator.
  • a dielectric material preferably has a dielectric constant of less than 7.
  • the spacers are typically formed from a dielectric material.
  • a substrate, a layer, a device, "based" on a material M is understood to mean a substrate, a layer, a device comprising this material M only or this material M and possibly other materials, for example elements alloy, impurities or doping elements.
  • a "nitride-based layer” can be a layer made only of this nitride or be made of a nitride added with other species or dopants.
  • a nitride layer or structure made at least in part of a nitride (N) obtained from at least one of gallium (Ga), indium (In) and aluminum ( Al), can be a layer or a structure based on GaN, InN, AIN, InGaN, AIGaN, AUnN.
  • the thickness of a layer or of the substrate is measured in a direction perpendicular to the surface along which this layer or this substrate has its maximum extension.
  • the thickness of the horizontal layers is taken along the vertical, that is to say along the z axis of the reference frame illustrated in FIGS. 2A, 3A and 4 for example.
  • dopings are non-limiting examples.
  • the invention covers all embodiments in which the dopings are reversed.
  • an exemplary embodiment mentions for a first zone a p-type doping and for a second zone an n-type doping the present description then describes, implicitly at least, the opposite example in which the first zone has a doping n-type and the second zone a p-type doping.
  • an n+ doping means that it is an n-type doping (doping by negative charges) and whose doping species content is greater than or equal to 1 atom of the doping species for less than 1000 atoms of the semiconductor and preferably for less than 10 to 100 atoms of the material forming the semiconductor layer.
  • a doping denoted p+ means that it is a type p doping (doping by positive charges) and whose content of doping species is greater than or equal to 1 atom of the doping species for less than 1000 atoms of the semiconductor and preferably for less than 10 to 100 atoms of the material forming the semiconductor layer.
  • n encompasses all doping by carriers of negative charges whatever the content of the doping.
  • n doping includes n+ doping contents and n doping contents lower than n+ type doping.
  • p encompasses all dopings by carriers of positive charges whatever the content of the doping.
  • a p doping includes the p+ doping contents and the p doping contents lower than the p+ type doping.
  • An electrode is configured to make ohmic contact with the layer with which it is in contact.
  • An electrode can for example be one among a source, a drain, a gate of a transistor.
  • the first electrode forms an anode.
  • the second electrode forms the cathode.
  • FIGS. 2A to 2F An example of a method for forming vignettes in III-N material will now be described with reference to FIGS. 2A to 2F.
  • a stack comprising at least one base substrate 100, surmounted successively by a creep layer 200 and a crystalline layer 300.
  • creep layer 200 is placed between base substrate 100 and crystalline layer 300.
  • the base substrate 100 is silicon-based, amorphous or crystalline. It ensures the mechanical strength of the stack.
  • the crystalline layer 300 has a lower face facing the creep layer 200 and an upper face whose function is to serve as a base layer for growing vignettes 550, 550 of nitride.
  • the layer that it is desired to obtain in the end is a layer of gallium nitride GaN.
  • the crystalline layer 300 is based on monocrystalline silicon.
  • the crystalline layer 300 can be based on SiC or Al 2 0 3 .
  • creep layer 200 is made of a viscous material.
  • the creep layer 200 has a glass transition temperature. It presents the behavior of glass transition materials. Like all materials having a glass transition temperature, the creep layer 200, under the effect of a rise in temperature, deforms without breaking and without returning to its initial position after a drop in temperature. On the contrary, the crystalline layer 300 naturally does not exhibit a glass transition. The crystalline layer deforms, then dislocates and can break. Therefore, the creep layer 200 and the crystalline layer 300 are different. The creep layer 200 is not crystalline.
  • the creep layer 200 is made of an amorphous material such as an oxide, preferably a SixOy silicon oxide, such as SiO2. The role of this layer will be explained later in the description.
  • this stack comprising the base substrate 100, the flow layer 200 and the crystalline layer 300 constitutes a substrate of the semiconductor on insulator type, preferably of silicon on insulator (SOI).
  • the creep layer 200 is formed by the buried oxide layer (BOX) of the SOI substrate.
  • a buffer layer 400 is deposited on the upper face of the crystalline layer 300 by epitaxy.
  • this buffer layer 400 is typically made of aluminum nitride (AIN).
  • AIN aluminum nitride
  • the AlN layer thickness is between 10 and 100 nanometers (10.9 meters).
  • a seed layer 500 As illustrated in FIG. 2B, it is also possible to deposit by epitaxy, on the upper face of the buffer layer 400, a seed layer 500.
  • This seed layer 500 has the function of facilitating the resumption of growth of the crystallites 510 during following steps. In this case, it is from an upper face of the priming layer 500 that at least partly the growth by epitaxy of the crystallites 510A1-510B4 takes place, the crystallites being illustrated in FIG. 2D.
  • This priming layer 500 is preferably made of the same material as that of the thumbnails 550, 550 that one wishes to obtain in the end. Typically, when the material of the thumbnails 550, 550 is gallium nitride GaN, the seed layer 500 is also GaN.
  • This priming layer 500 typically has a thickness of between 50 and 200 nanometers.
  • layers 400 and 500 are only optional. Thus, according to embodiments not illustrated in FIG. 2A-2F, it is possible to provide only the buffer layer 400 or only the priming layer 500, or even none of these two layers 400 and 500.
  • pads 1000A1-1000B4 are then formed from the stack. These pads are obtained by etching the stack into the creep layer 200, at least part of the etching extending within the creep layer 200. Thus, and as clearly illustrated 2C for example, the pads are separated from each other. In particular, their vertices are not joined. Their vertices do not touch each other. It is the same for their crystalline sections.
  • etching it is possible to use the many etching techniques known to those skilled in the art. It will be possible in particular to use conventional lithography techniques, such as photolithography techniques comprising the formation of a mask, for example in resin, then the transfer of the patterns of the mask into the stack. Electron beam (e-beam) lithography techniques or nanometric printing techniques can also be used.
  • photolithography techniques comprising the formation of a mask, for example in resin
  • Electron beam (e-beam) lithography techniques or nanometric printing techniques can also be used.
  • thumbnail 550 can be formed on a greater number of studs.
  • the number of pads as well as their period will be adapted according to the size desired for the microelectronic device, such as a transistor of power, a pin diode or a Schottky diode for example, which you want to make from this thumbnail.
  • these studs 1000A1-1000B4 are small in size and can be qualified as nano-studs or nano-pillars.
  • the maximum dimension of the section of the pads taken in a plane parallel to the plane xy of the orthogonal reference frame xyz or to the plane of the upper face of the base substrate 100, is between a few tens and a few hundreds of nanometers. This maximum dimension of the section of the studs is referenced d piot in FIG. 2C. If the studs are of circular section, this maximum dimension d stud corresponds to the diameter of the studs. If the studs are of hexagonal section, this maximum dimension d stud corresponds to the diagonal or to the diameter of the circle passing through the angles of the hexagon.
  • d piot is between 10 and 1000 nanometers and preferably between 20 and 150 nm and preferably between 50 and 100 nm, for example of the order of 50 nm or 100 nm.
  • each stud has a constant section over its entire height H piot .
  • the top of the stud has a section that is identical or substantially identical to its base.
  • the pads 1000A1-1000B4 are not all distributed evenly on the surface of the base substrate 100.
  • the pads 1000A1-1000B4 form sets 1000A, 1000B of pads, each set comprising a plurality of pads.
  • the pads 1000A1-1000A4 forming the same set 1000A define a network of pads remote from the network of pads 1000B1-1000B4 forming another set 1000B.
  • the adjacent pads 1000A1-1000A4 of the same set 1000A are separated by a distance D.
  • the adjacent pads 1000A4-1000B1 belonging to two separate sets 1000A, 1000B are separated by a distance W1.
  • the distances D and W1 are taken in planes parallel to the xy plane and are illustrated in FIG. 2C.
  • the distances D and W1 are taken for example at the level of the vertices of the adjacent pads.
  • the studs 1000A1-1000A4 of the same set 1000A are intended to support a single thumbnail 550 which will be distant from another thumbnail 550B supported by another set 1000B of studs 1000B1-1000B4.
  • the distance D may vary.
  • the pads 1000A1-1000A4 of a same thumbnail 550 can be distributed in a non-periodic manner. Their distribution can thus be adapted to promote the growth of the sticker or to promote the controlled detachment of part of the sticker relative to the base substrate 100.
  • the arrangement of the studs 1000A1- 1000A4 of a sticker 550 is not periodic, one can have a D which varies for these pads 1000A1-1000A4 by plus or minus 20% or by plus or minus 10%, for example plus or minus 10 nm around an average value.
  • D can take the following values for the same thumbnail: 100 nm, 90 nm, 85 nm, 107 nm.
  • the vignettes 550, 550 formed on sets of pads 1000A, 1000B distributed in a non-periodic manner can for their part be arranged periodically on the base substrate 100.
  • the sections of the studs 1000A1-1000B4, formed in the creep layer 200 have a height e 2 2o and, within the same assembly, two adjacent studs 1000A1, 1000A2 are separated by a distance D, such as:
  • the studs have a height H piot and two adjacent studs are separated by a distance D, such that:
  • H piot / D ⁇ 2 preferably H piot / D ⁇ 1.5.
  • Hpiot and e220 are measured along the z direction.
  • D is measured parallel to the xy plane.
  • H piot , e 22 o and D are shown in Figure 2C.
  • the pads are etched through the entire seed layer 500, the entire buffer layer 400 (when the latter are present), the entire crystalline layer 300.
  • This embodiment has the advantage of preventing the nitride of the vignettes 550, 550 from developing on the creep sections 220 during epitaxy. This epitaxy selectivity is encountered in particular when the nitride vignettes 550, 550 that grown by epitaxy are in GaN and that the creep sections are in SiO 2 .
  • the creep layer 200 is etched over its entire thickness, then, during epitaxy, the nitride of the vignettes 550, 550 develops from the upper face of the base substrate 100 , usually made of silicon. This situation is obviously not desirable.
  • the fact of keeping a non-etched portion 210 of the creep layer 200 makes it possible to facilitate the creep of the section 220, in particular when the crystallites are disoriented in a twist, that is to say in main extension plans of the thumbnails 550, 550 that one wishes to obtain.
  • These main thumbnail extension planes 550, 550 are parallel to the xy plane of the xyz reference.
  • the thickness e220 etched, and therefore forming the height of the creep section 220 is equal to at least half the thickness of the creep layer 200. This makes it possible to have a very good reorientation of the crystallites during the formation of grain boundaries.
  • Figure 2D illustrates the formation of crystallites 510A1-510B4 by epitaxial growth from seed layer 500 (or from the top side of crystal layer 300 when layers 400 and 500 are absent).
  • the studs 1000A1-1000B4 each support a crystallite 510A1-510B4 carried by a stack of sections 400A1-400B4, 300A1-300B4, 220A1-220B4.
  • the sections extend along the main extension direction of the block, that is to say vertically (z) in Figures 2A to 2F.
  • the growth by epitaxy of the crystallites 510A1-510B4 is carried out in part at least or only from the upper face of the stud 1000A1-1000B4, also designated top 1010 of the stud.
  • this upper face is formed either by the crystalline section 300A1-300B4, or by the section formed by the priming layer 400A1-400B4, or by the section formed by the buffer layer. In particular, this makes it possible to quickly obtain 510A1-510B4 crystallites of significant thickness.
  • the upper faces of the buffer layer 400 and of the priming layer 500 that is to say the faces facing the layer of thumbnails 550, 550 that one wishes to grow, have Gallium (Ga) type polarities, and not nitrogen (N), which considerably facilitates obtaining 550, 550 vignettes of high quality epitaxial nitride.
  • Ga Gallium
  • N nitrogen
  • crystallites 510A1-510B4 continue and extends laterally, in particular along planes parallel to the xy plane.
  • the crystallites 510A1-510B4 of the same set 1000A of pads 1000A1-1000A4 develop until they coalesce and form a block or vignettes 550, 550 as illustrated in FIG. 2E.
  • each thumbnail 550, 550 extends between several pads 1000A1-1000A4.
  • Each vignette 550, 550 forms a continuous layer of III-N material.
  • This growth of crystallites 510A1-510B4 does not extend downward. Moreover, this growth is selective in that it does not take place on the creep layer 200 typically made of an oxide. In this sense, the growth of crystallites 510A1-510B4 takes place according to the principle of pendeo-epitaxy. It will be noted that it is particularly advantageous to etch the pads 1000A1-1000B4 after formation by epitaxy of the buffer layer 400 and of the priming layer 500 (when these layers are present). Indeed, if one of these layers 400, 500 were deposited after etching, it would form at least in part between the pads 1000A1-1000B4 on the upper face of the creep layer 200.
  • the epitaxial nitride is GaN, that the creep layer 200 is SiO 2 , then, at the temperature of the deposition by epitaxy, the epitaxial growth of the vignettes 550, 550 of nitride would not take place selectively but would on the contrary also take place between the 1000A1-1000B4 pads, which of course is not desirable.
  • the temperature T éP itaxie at which the epitaxy is carried out is greater than or of the order of the glass transition temperature Tt glass transition of the creep layer 200.
  • the creep sections 220A1-220A4 are brought to a temperature which allows them to deform.
  • the studs 1000A1-1000A2 are not joined, in particular they are not joined at their vertices, which allows them to deform independently of each other, so that the crystallites 510A1-510A2 can be oriented to minimize the energy of the system.
  • a plurality of thumbnails 550, 550 are obtained, each thumbnail 550 being supported by the studs 1000A1-1000A4 of a same set 1000A of studs.
  • Two adjacent vignettes 550, 550 are separated by a distance W2, W2 being the smallest distance taken between these two vignettes. W2 is measured in the xy plane.
  • W2 depends on W1, the duration and the speed of epitaxial growth. W2 is nonzero. W2 ⁇ W1.
  • poop the maximum dimension of a thumbnail measured parallel to the xy plane.
  • poop corresponds to the maximum dimension of a projection of the thumbnail in a plane parallel to the xy plane.
  • poop depends on the speed and the duration of the epitaxial growth as well as on the number, the dimension and the pitch p piot of the pads of the same set.
  • the poop will for example be of the order of a few tens of ⁇ m.
  • FIG. 2E illustrates a non-limiting embodiment in which layers having different types of doping are produced within the layer of III-N material of each thumbnail 550, 550.
  • layers having different types of doping are produced within the layer of III-N material of each thumbnail 550, 550.
  • those skilled in the art can implement the known solutions of the state of the art.
  • the doping of each of these layers can be carried out during the growth by epitaxy of the crystallites.
  • the sticker 550 has, from its rear face 550B facing the base substrate 100 and up to its front face 550A, the following layers:
  • III-N material having for example an n+ type doping
  • III-N material in III-N material, having for example an n- type doping
  • III-N material having for example a P-type doping
  • III-N material having for example an n+ type doping.
  • doping is not limiting.
  • the characteristics, steps and technical effects described above are perfectly applicable to layers of III-N material having only some of these layers 551-554, or having another combination of layers, or even having additional layers.
  • the layer 551 is the layer formed by coalescence of the crystallites which grow by epitaxy on the pads 1000.
  • the layer formed by coalescence of the crystallites which grow by epitaxy on the pads 1000 is an initial layer, referenced 550i in FIG. 4, different from layer 551.
  • This last embodiment has the advantage of more precisely controlling the dopings of layer 551. All the embodiments described above and below below are perfectly replaceable by embodiments with or without an initial layer 550i between the pads and the first layer 551. Examples of features to reduce dislocations at coalescence joints
  • T éP itaxie makes it possible for the creep section 220 to creep.
  • epitaxy — k2x Tf U sion min, Tf U sion min being the lowest melting temperature among the melting temperatures of the sections forming the pad. These are mainly the crystalline section and the creep section. According to an exemplary embodiment, k2 0.9. This makes it possible to avoid a diffusion of the species of the material whose melting temperature is the lowest.
  • T fU sion min is equal to the melting temperature of silicon since the melting temperature of silicon is equal to 1440°C and the melting temperature of SiO 2 is equal to 1970°C.
  • the step of forming the studs 1000A1-1000A4 is carried out so that dcnstaiüte / d piot s k3, d piot being the maximum dimension of the section of the stud 1000A1-1000A4 taken in a direction parallel to the plane in which extends the upper surface base substrate 100.
  • d piot corresponds to the maximum dimension of a projection of the stud in the xy plane.
  • dcristaiite corresponds to the size of the crystallite measured along the same direction as d piot at the time of the coalescence of crystallites 510A1-510B4.
  • k3 > 3 preferably 100 > k3 > 3.
  • This characteristic allows the creep sections to deform in order to absorb in a particularly effective manner the mechanical stresses which arise when two adjacent crystallites begin to coalesce.
  • this characteristic contributes effectively to reducing the density of defects within the 550, 550 nitride thumbnails that are obtained in the end.
  • FIGS. 3A to 3J A first embodiment of a vertical component from epitaxial thumbnails will now be described in detail with reference to FIGS. 3A to 3J.
  • a first step consists in providing a stack comprising the base substrate 100 supporting several thumbnails 550.
  • Each of these thumbnails 550 comprises a layer of III-N material formed of several sub-layers, each sub-layer having dopings of different types.
  • the method according to the invention is not limited to a certain number of doped layers, to certain types of doping or even to a certain combination of dopings.
  • an encapsulation layer 600 is produced which covers the thumbnails 550.
  • This encapsulation layer 600 covers both the rear face 550B and the front face 550A of the thumbnails 550.
  • This encapsulation layer 600 has for the function of stabilizing the 550 thumbnails before the next technological steps. In addition, it protects the 550A front panel.
  • This encapsulation layer 600 is for example a dielectric layer, deposited by centrifugation. Typically, it is a layer of SOG (acronym for the English word Spin On Glass, meaning centrifuged glass), essentially comprising SiO 2 and possibly other species.
  • SOG synonym for the English word Spin On Glass, meaning centrifuged glass
  • a sacrificial substrate 700 is then attached to the encapsulation layer 600.
  • This encapsulation layer 600 thus also has the function of forming a surface facilitating attachment, for example by bonding, with the sacrificial substrate 700 .
  • the assembly comprising the two substrates 100, 700 as well as the thumbnails 550 held in the encapsulation layer 600.
  • the following steps aim to make the thumbnail 550 made of III-N material accessible, as illustrated in FIG. 3E. More precisely, it is sought to make accessible the layer 551 which defines the rear face 550B of the thumbnail 550 of the vertical component.
  • this first layer 551 is n+ doped. This ensures a good electrical connection with the electrode that will be in contact with it.
  • the base substrate 100 is removed, as illustrated in FIG. 3D1. Then, all of the layers surmounting the rear face 550B of the thumbnail 550 can be removed. mechanical-chemical (CMP), an etching step.
  • CMP mechanical-chemical
  • mechanical delamination can be carried out at the level of the studs 1000.
  • the application of a mechanical stress makes it possible in particular to break the studs 1000 at the level of the creep sections 220. then proceeds to remove the various layers which surmount the rear face 550B of the sticker 550.
  • one or more of the steps mentioned above of grinding, CMP or etching can be used.
  • the thumbnail 550 is thus made accessible. Provision can be made to remove a portion of the thickness of this sticker or, on the contrary, to stop on the initial lower face 550B.
  • the thumbnail 550 has an initial layer 550i which results from the coalescence of the crystallites 510 on the pads 1000, and which is not the doped layer 551, then this initial layer 550i is also removed.
  • each thumbnail 550 has the following layers from the rear face 550B: an n ⁇ doped layer 551, a p doped layer 552, an n+ doped layer 553.
  • an electrode 20 is made to form an ohmic contact with the layer 550 of III-N material. This step is illustrated in Figure 3F.
  • an electrically conductive base can be attached to the accessible face of the thumbnails 550.
  • This is typically an electrically conductive plate or substrate. It can also be a conductive layer, a conductive coating on a base or a support of any kind.
  • the sacrificial substrate 700 is then removed.
  • a mask 900 is then produced covering partially thumbnails 550 leaving accessible a first zone 550A1 of the front face 550A of the thumbnails and by masking a second zone 550A2 of the front face 550A of the thumbnails.
  • the mask 900 has one or more portions 920 which cover the second zone 550A2 and one or more openings 930 which leave the thumbnail 550 accessible.
  • the first area 550A1 extends from the center of the front face 550A of the thumbnails 550 and the second area 550A2 surrounds the first area 550A1.
  • the mask 900 extends to the periphery of the front face 550A and also covers the sides 550C of the thumbnails 550.
  • the mask 900 also has portions 910 which extend between two adjacent thumbnails 550.
  • Mask 900 is preferably made of a dielectric material. It may be SiO 2 .
  • This mask 900 can be formed by partial etching of the encapsulation layer 600.
  • this mask 900 can be formed by deposition then lithography, these two steps being carried out after removal of the encapsulation layer 600.
  • an electrically conductive material is deposited in the openings 930 of the mask 900. This conductive material forms an electrode 10 for the vertical component.
  • the vertical component then has a first electrode 10 and a second electrode 20. A current flowing from one of these electrodes to the other thus crosses the thickness of the layer of III-N material of the thumbnail 550.
  • the vertical component is a transistor.
  • Electrode 10 acts as a source
  • electrode 20 acts as a drain.
  • An additional and optional step is also carried out to form an additional electrode 30 acting as a gate.
  • an electrically conductive layer is deposited, typically forming the gate metal.
  • This electrode 30 is deposited between the vignettes 550 and covers part of the portions 920 of the mask 900.
  • the electrode 30 comprises:
  • the grid is deposited on the vertical components, without being etched.
  • the proposed method makes it possible to preserve the characteristics of the grid because it is not engraved. This significantly improves the performance of power components.
  • this makes it possible to improve the threshold voltage, the mobility in the channel and to reduce trapping in the oxide, which has an impact on the threshold voltage and its reliability.
  • the grid may have a small thickness.
  • each stud 1000 has a hexagonal shape.
  • the proposed method makes it possible to overcome the drawbacks associated with the delimitation etching of the various vertical components.
  • the thumbnails made of III-N material each correspond in their shape and their dimension to one of the electrodes of the vertical component, for example to the source of a vertical transistor.
  • the material of the vignettes is completely relaxed and contains very few dislocations.
  • the dislocation rate is typically less than 1 E 8/cm 2 .
  • it is less than 1 E 7/cm 2 , preferably it is of the order of 1 E 6/cm 2 .
  • the proposed method thus makes it possible to obtain a vertical component, here a transistor, based on an III-N material having a large thickness, a high purity and a low density of dislocations.
  • a considerable advantage of the proposed process is the reduction in cost price and the increase in diameter of the plates compared to solutions based on freestanding or bulk GaN plates (self-supporting or massive), which only exist in diameter less than or equal to 100mm.
  • the best-known solution for manufacturing freestanding GaN plates is layer epitaxy by HVPE (Hybrid Vapor Phase Epitaxy) on a substrate such as sapphire. The growth is done in order to reduce the density of surface dislocations, and to have a final layer which is a few hundred pm thick. With these known solutions, the sapphire substrate can therefore be removed, leaving a layer of GaN which could be used as a plate. This solution is long and expensive. In addition, it is difficult to implement on large diameter plates.
  • Figures 5A to 5D illustrate other component structures that can be obtained by implementing the method according to the invention.
  • the vignette 550 of FIG. 4 can be obtained by implementing the method described above with reference to FIGS. 2A to 2F.
  • This thumbnail 550 comprises the layers 550i, 551, 552, 553, 554 described above. As mentioned above, it is possible to get a thumbnail without the initial 550i layer.
  • FIG 5A illustrates a vertical transistor similar to that shown in Figure 3J. Indeed, this vertical transistor includes:
  • a source 10 and a drain 20 arranged respectively on the faces 550A and 550B of the layer of III-N material, the face 550A being formed by the fourth layer 554 and the face 550B being formed by the first layer 551,
  • a grid 30 arranged on the sides 550C of the vignette and thus surrounding the layer of III-N material over at least part of its height.
  • gate 30 is directly in contact with layers 553 and 554. It is not in contact with layer 552.
  • FIG. 5B illustrates another example of a vertical transistor in which the gate 30 is etched through at least some of the doped layers of the III-N material.
  • gate 30 crosses layers 554 and 553.
  • Source 10 extends over front face 550A and surrounds gate 30. Naturally, source 10 is placed at a distance from gate 30 to avoid any short circuit.
  • FIGS. 5C and 5D illustrate vertical components close to those illustrated in FIGS. 5A and 5B respectively, except that lateral portions of layers 553 and 554 cover part of the sides 552F of layer 552. Layer portions 553 and 554 that cover the 552F sidewalls are referenced 553A and 554A.
  • the e553A and e554A thicknesses of the III-N material are well targeted, with the right doping, it can be ensured that the junction is completely depleted.
  • the layers 553A, 554A which grow on the sides 552F then have no free carriers, and will present a high resistivity. They will then form a barrier preventing electrons from reaching the surface of the sides of the sticker 550.
  • This deserted p-n junction then acts as passivation layers for the sides of the sticker 550. This avoids having to add specific layers of passivation.
  • the process for producing the component is then simplified and its cost price reduced.
  • the growth of the layers 553, 554 is carried out so that the side portions 553A and 554A cover the entire height of the flanks 552F of the second layer 552.
  • the flanks 552F of the second layer 552 are entirely protected and are no longer accessible.
  • a single component and a single cell are produced per thumbnail.
  • several components or several cells can be produced on the same thumbnail.
  • the same thumbnail is in contact with several grids.
  • Several components are then produced by vignettes. Indeed, in particular for MOS technologies, there is an interest in making several cells or components on the same thumbnail.
  • a component can also be composed of several cells, each with a grid. This embodiment is particularly interesting if the edges of vignettes or mesas have too many impurities to have a very low doping. In this case, it will then be interesting to make large thumbnails with several cells for each thumbnail.
  • the III-N material is based on GaN.
  • the III-N material is GaN.
  • the first layer 551 can have a thickness e551 of between 1 and 5 ⁇ m (10-6 meters), preferably between 1 and 3 ⁇ m, preferably of the order of 2 ⁇ m.
  • This first layer 551 has an n+ type doping. This makes it possible to ensure good quality electrical conduction with the second electrode 20.
  • this first layer 551 has a doping level greater than or equal to 5.1017 atoms per cubic centimeter (at/cm3) and preferably of the order of 5.1018 at/cm3.
  • the first layer has a doping level preferably of the order of 5.1018 at/cm3.
  • the first layer 551 extends from one side 550C to the other of the sticker 550. It extends over the entire surface of the sticker 550. The surface of the sticker is taken into projection on a parallel plane (xy plane) in which the upper face of the substrate 100 mainly extends.
  • the second layer 552 can have a thickness e552 of at least 8 ⁇ m (10-6 meters) and preferably of at least 10 ⁇ m. Thus, this relatively thick layer 552 is perfectly suitable for power components.
  • the second layer 552 has a doping level greater than or equal to 1.1015 at/cm3 and preferably of the order of 1.1016 at/cm3.
  • the second layer 552 has an n- type doping. As illustrated in FIG. 3E to 13D, the second layer 552 extends from one flank 550C to the other of the thumbnail 550, except in the embodiments where it is covered, at the flanks, by a third 553 or a fourth layer 554. The second layer 552 extends over the entire surface of the sticker 550.
  • the third layer 553 can have a thickness e553 of at least 100 nm (10-9 meters) and preferably of less than 1 ⁇ m. Preferably, the thickness e553 is between 300 and 700 nm. According to one example, the thickness e553 is equal to 500 nm.
  • the third layer has a doping level greater than or equal to 5.1017 at/cm3 and preferably of the order of 1.1018 at/cm3. It exhibits p-type doping. As illustrated in FIG. 3E to 9, the third layer 553 extends from a flank 550C to the other of the sticker 550 except in the embodiments where it is covered, at the level of the sides, by a fourth layer 554. The third layer 553 extends over the entire surface of the sticker 550.
  • the fourth layer 554 can have a thickness e554 of at least 50 nm (10-9 meters). Preferably, the thickness e554 is between 50 and 300 nm. Preferably, the thickness e554 is of the order of 100 nm.
  • the fourth layer 554 has a doping level greater than or equal to 5.1017 at/cm3 and preferably of the order of 1.1018 at/cm3. It exhibits an n+ type doping. This makes it possible to ensure good quality electrical conduction with the first electrode 10. As illustrated in FIGS. 3E to 5D, the fourth layer 553 extends from one side 550C to the other of the label 550. It extends over the entire surface of the sticker 550.
  • Figure 7 illustrates another structure of components that can be obtained by implementing the method according to the invention. This structure is preferably made from a thumbnail 550 like the one illustrated in Figure 6.
  • the thumbnail 550 of FIG. 6 can be obtained by implementing the method described above with reference to FIGS. 2A to 2F.
  • This thumbnail 550 comprises the layers 550i, 551, 552 described above. As mentioned above, it is possible to get a thumbnail without the initial 550i layer.
  • FIG. 7 illustrates a diode, for example of the Schottky type. This vertical component includes:
  • an electrode for example an anode, acting for example as a source 10 arranged on the face 550A of the layer of III-N material formed by the second layer 552,
  • An electrode for example a cathode, acting for example as a drain 20 arranged on the face 550B defined by the first layer 551 of III-N material.
  • the layers 551, 552 have the characteristics, in terms of thickness and/or level of doping, mentioned above with regard to the embodiment illustrated in FIGS. 5A to 5D.
  • Figure 9 illustrates another component structure that can be obtained by implementing the method according to the invention. This structure is preferably made from a thumbnail 550 like the one illustrated in Figure 8.
  • the thumbnail 550 of FIG. 8 can be obtained by implementing the method described above with reference to FIGS. 2A to 2F.
  • This thumbnail 550 comprises the layers 550i, 551, 552, 553 described above. As mentioned above, it is possible to obtain a thumbnail devoid of the initial layer 550i.
  • FIG. 9 illustrates a diode, for example of the p-i-n type.
  • This vertical component includes:
  • an anode for example a source 10, arranged on the face 550A of the layer of III-N material formed by the third layer 553,
  • a cathode for example a drain 20, arranged on the face 550B defined by the first layer 551 of III-N material.
  • the layers 551, 552, 553 have the characteristics, in terms of thickness and/or level of doping, mentioned with regard to the embodiment illustrated in FIGS. 5A to 5D.
  • FIGS. 10A to 10G another embodiment of a vertical component will be described in detail.
  • a first step consists in providing a stack comprising thumbnails 550 each supported by a set of studs integral with the base substrate 100.
  • each thumbnail corresponds to thumbnail 550 illustrated in figure 6.
  • the following example is perfectly suitable for the use of different thumbnails, in particular those illustrated in figure 4, 5C or 8.
  • First steps include the encapsulation of the vignettes in an encapsulation layer 600 and the fixing of a sacrificial substrate 700. These steps, the result of which is illustrated in FIG. 10B, correspond to those described above with reference to FIGS. 3A and 3B.
  • the studs are then removed and the rear face 550B of the III-N material layer is exposed, as illustrated in FIG. 10D.
  • the steps described above with reference to FIGS. 3D1 to 3E can be carried out.
  • the second electrode 20 is then formed. For this, it is for example possible to attach a conductive base 20 to the rear face 550B. This step corresponds to that described above with reference to FIG. 3F.
  • the first electrode 10 is then formed. For this, it is possible for example to open the encapsulation layer 600 to make the front face 550A of the layer of III-N material accessible. This step corresponds to that described above with reference to FIG. 3G. It will be noted that it is possible to make the first electrode 10 before the second electrode 20. Example of embodiment illustrated in FIGS. 11A to 11D
  • FIGS. 11 A to 11 D another embodiment of a vertical component will be described in detail.
  • a first step consists in providing a stack comprising thumbnails 550 each supported by a set of studs integral with the base substrate 100.
  • each thumbnail presents the layers 551 and 552.
  • the initial layer 550i produced by coalescence of the crystallites at the top of the pads is directly the first functional layer 551.
  • the following example is perfectly suitable to the use of different thumbnails, in particular any of the thumbnails illustrated in figure 4, 5C, 6 or 8.
  • a first step includes the encapsulation of thumbnails 550 in an encapsulation layer 600.
  • the first electrode 10 is then formed. For this, it is possible for example to open the encapsulation layer 600 to make the front face 550A of the layer of III-N material accessible. The result of this step is illustrated in FIG. 11B.
  • an opening 110 is made through the base substrate 100 and so as to make the first layer 551 of each sticker 550 accessible.
  • This opening 110 can be made by etching through a mask. During this etching, provision can be made to remove the studs which are located to the right of the opening 110. This step is illustrated in FIG. 11C.
  • the opening 110 is filled with an electrically conductive material, thus defining the second electrode 20.
  • this electrode 20 can be qualified as TSV (through silicon via - via traversing silicon).
  • opening 110 is completely filled.
  • the deposit of electrically conductive material preferably forms a layer having a continuous lower face serving as a base for the stack.
  • the opening 110 as well as the second electrode 20 can be made before the formation of the first electrode 10.
  • the encapsulation layer 600 is only optional. This embodiment can be implemented with a via leading to the first layer 551 without necessarily providing an encapsulation layer 600.
  • This embodiment has the advantage of considerably reducing the number of steps. In particular, it is not necessary to carry out steps intended to remove the studs. This embodiment is also advantageous for ensuring thermal conductivity between the vignette and the substrate.
  • one of the first 10 and the second 20 electrodes is located on the first face 550A of the vignette 550 and the other of the first 10 and the second 20 electrodes is located on the second face 550B of the vignette 550. This allows the current passing from one electrode to the other to pass through the entire thickness of the first and second layers, which considerably improves the performance of the device.
  • FIGS. 12A to 12E another embodiment of a vertical component will be described in detail.
  • a first step consists in providing a stack comprising thumbnails 550 each supported by a set of studs integral with the base substrate 100.
  • each thumbnail has layers 550i, 551, and 552.
  • the following example is ideal for using different thumbnails, including any of the thumbnails shown in Figure 4, 5C, 6, or 8 or 11A.
  • a first step includes the encapsulation of the thumbnails 550 in an encapsulation layer 600. This step is illustrated in FIG. 12B.
  • the first electrode 10 is then formed. For this, it is possible for example to open the encapsulation layer 600 to make the front face 550A of the layer of III-N material accessible.
  • the first electrode 10 Before or after, or preferably simultaneously with the formation of the first electrode 10, it is possible to produce an electrode serving as gate 30 if the vertical component is a transistor. As illustrated in the figures, it is preferably provided that the first electrode 10 surrounds the grid 30. Thus, the first electrode can for example form on the front face 550A, a ring surrounding the grid 30. For the production of at least one gate 30, it is possible to provide a prior etching within the second layer 552 so that the gate 30 penetrates at least partly into this second layer 552. The result of this step is illustrated in FIG. 12C.
  • the second electrode 20 is produced.
  • a first step consists in making a hole also designated via 111, from the front face 550A of the thumbnail 550.
  • This via 111 extends into the layer in lll-N material to a depth p111.
  • p111 is configured so as to make the first layer 551 accessible.
  • p111 is greater than the distance separating the front face 550A from the first layer 551. In this example, this distance corresponds to the thickness e 552 of the second layer 552
  • This step is illustrated in Figure 12D.
  • An electrically conductive material is then deposited inside the via 111 to make the second electrode 20 forming an electrical contact with the first layer 551.
  • the walls of the via 111 will have been electrically insulated beforehand to avoid any electrical conduction between the second electrode 20 and the layers of III-N materials surmounting the first layer 551.
  • only the second layer 552 surmounts the first layer 551.
  • the electrical insulation layer(s) of the via 111 are referenced 25 in FIG. 12E.
  • the vertical component is a transistor, the first electrode 10 and the second electrode 20 then effectively forming the drain and the source.
  • This vertical component structure, with a through electrode, as well as the production method, are perfectly applicable to vertical components other than transistors.
  • the same steps can be carried out, the steps for producing the gate then being naturally eliminated.
  • This embodiment has the advantage of considerably reducing the number of steps. In particular, it is not necessary to carry out steps intended to remove the studs. Furthermore, it allows contact with the first 10 and second 20 electrodes from the same face of the component.
  • FIGS. 13A to 13G another embodiment of a vertical component will be described in detail.
  • the step illustrated in FIG. 13A corresponds to that described above with reference to FIG. 10A.
  • a sacrificial substrate 700 is then attached to the front face 550A of the sticker 550.
  • This step, illustrated in FIG. 13B, is therefore close to that illustrated in FIG. 10B, with the difference that this sacrificial substrate 700 is attached directly to the stickers. 550 and there is no encapsulation layer 600.
  • Base substrate 100 is removed. This removal can be done mechanically. During this removal, most of the studs are broken, in particular at their creep portion 220. This step is illustrated in FIG. 13C.
  • the first layer 551 of III-N material is made accessible. For this, the remaining portions of the studs are removed. The possible initial 550i layer is also removed.
  • the electrode 20 is then placed in contact with the first layer 551.
  • the vignettes 550 are preferably fixed to an electrically conductive substrate, as illustrated in FIG. 13F.
  • Figures 13G illustrate the result of the following steps. These steps include forming the first electrode 10 on the front face 550A of the decals 550 and forming a passivation layer 610 to electrically insulate the decal 550.
  • this embodiment has the advantage of reducing the number of steps by avoiding the formation of the encapsulation layer 600.
  • the present invention proposes a particularly effective solution for obtaining vertical microelectronic components based on an III-N material exhibiting high purity, low dislocation density and high thickness, typically a thickness greater than 8 ⁇ m.
  • the invention is particularly advantageous for the production of diode and transistor power components in GaN, for the discrete component market on ranges from a few 100V to a few kV in a range of intensity typically comprised in the range of 1 Ampere (A) a few hundred Amps. Other applications are of course possible.
  • the examples above describe certain examples of layers of III-N material formed of several sub-layers having different dopings.
  • the method according to the invention is not limited to a certain number of doped layers, to certain types of doping or even to certain combinations of doped layers.
  • the first electrode 10 can be made before or after the second electrode 20.

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Abstract

L'invention concerne notamment un procédé de réalisation d'un composant vertical comprenant à base d'un matériau lll-N, le procédé comprenant les étapes suivantes: - fournir des vignettes (550, 550) en matériau lll-N obtenues par épitaxies sur des plots (1000A1-1000B4), les vignettes (550, 550) comprennent au moins : o des première (551) et deuxième (552) couches dopées et empilées l'une sur l'autre selon une direction verticale, le procédé comprenant en outre au moins : - la réalisation d'une première électrode (10) et la réalisation d'une deuxième électrode (20) situées sur la vignette (550, 550) et configurées de sorte qu'un courant passant d'une électrode (10, 20) à l'autre traverse au moins la deuxième couche (552) dans toute son épaisseur e552, l'épaisseur e552 étant prise selon ladite direction verticale.

Description

« Procédé de réalisation de composant verticaux à base de matériaux lll-N »
DOMAINE TECHNIQUE DE L’INVENTION
L’invention concerne la réalisation de composants micro-électroniques dits verticaux, à base d’un matériau lll-N. L’invention trouve par exemple pour application le domaine des composants de puissance verticaux tels que les transistors de puissance, ou les diodes de puissance.
Pour de nombreuses applications micro-électroniques ou optoélectroniques, on souhaite réaliser des composants dans lesquels une couche de nitrure à base d’un matériau lll-N, par exemple une couche de nitrure de gallium (GaN), présente sur deux faces opposées des électrodes.
ETAT DE LA TECHNIQUE
Un exemple de composants de puissance est illustré en figure 1. Sur cette figure, le composant de puissance est un transistor MOS (métal-oxyde-semi-conducteur). Une couche 550 d’un matériau lll-N forme un empilement de couches présentant des dopages différents. Il peut par exemple s’agir d’un empilement de couches 554, 553, 552, 551 présentant les dopages suivants n+/p-/n-/n+ et successivement disposées depuis une première face 550A (également désignée face avant) et jusqu’à une deuxième face 550B (également désignée face arrière) du matériau lll-N. Des électrodes 10, 30 sont situées sur la face avant 550A et une électrode 20 est située sur la face arrière 550B de la couche 550 en lll-N. Dans cet exemple, les électrodes 10, 30 correspondent respectivement à la source et à la grille du transistor, l’électrode 20 correspondant au drain. Les électrodes étant situées sur deux faces 550, 550 opposées du matériau 550, le courant circule verticalement dans tout le volume du matériau et la tenue en blocage du composant est corrélée à l’épaisseur de ce matériau.
Disposer d’un composant vertical en matériau lll-N tel que le GaN permet d’augmenter la densité de puissance et la tenue en tension des composants (typiquement 900V à 5kV) par rapport à un composant GaN latéral ou un composant silicium vertical. Ainsi en GaN vertical il suffit d’une épaisseur de 8pm de GaN dopé à 2x1016cm'3 pour tenir une tension de 1200V quand il faut une épaisseur de 100pm de silicium dopé à 1.3x1014cm'3 pour un composant vertical de même structure. Le GaN est un matériau grand gap parfaitement adapté pour les composants de puissance. Ce matériau apporte ainsi des avantages considérables pour des composants verticaux de type diode p-i-n, diode Schottky, et pour les transistors de type :
- MOSFET (acronyme du vocable anglais Metal Oxide Semiconductor Field Effect Transistor qui se traduit par transistor à effet de champ à structure métal-oxyde-semiconducteur). Une architecture de transistor MOSFET vertical à base de GaN est par exemple décrite dans les publications suivantes : Ch. Gupta et al. IEEE EDL (2016) 37 p1601 , Ray Li et al. IEEE EDL (2016) 37 p1466, Tohru Oka et al. APEX (2015) 8 p054101.
- FinFET (transistor à effet de champ à ailettes). Une architecture de transistor MOSFET vertical à base de GaN est par exemple décrite dans les publications suivantes : Min Sun et al. IEEE EDL (2017) 48, p509.
- CAVET (acronyme du vocable anglais Current Apertured Vertical Electron Transistor qui se traduit par transistor de courant électronique vertical à ouverture). Une architecture de transistor MOSFET vertical à base de GaN est par exemple décrite dans les publications suivantes : Daisuke Shibata et al. IEDM (2016).
Pour réaliser un composant vertical en matériaux lll-N qui soit performant, il est nécessaire que la couche 550 en matériau lll-N présente des caractéristiques intrinsèques de qualité (résistivité, impureté, nombre de défauts) dans toute son épaisseur. Pour former une couche en silicium (Si), on dispose de nombreux technologies bien maitrisées et peu coûteuses. Par exemple, on peut privilégier une croissance par zone fondue flottante (habituellement désignée par l’acronyme FZ) qui est plus pure et qui est donc plus adaptée aux hautes tensions qu’une croissance par tirage Czochralski (Cz).
En revanche, former une couche de matériau 550 en matériau lll-N, par exemple en nitrure de gallium (GaN), s’avère plus complexe si l’on veut atteindre des niveaux de défauts réduits.
La croissance habituelle de structures à base de GaN sur un substrat Si ou SiC (carbure de silicium) est faisable mais induit des densités de dislocations beaucoup trop élevées pour l’application au transistor de puissance vertical.
L’autre possibilité consiste à faire l’épitaxie de la structure sur des pseudosubstrats de GaN (habituellement désignés par les vocables anglais template ou freestanding). Ces pseudo-substrats de GaN sont disponibles en format quatre pouces. Ces substrats de GaN sont encore très coûteux et disponibles uniquement dans des formats de très petites tailles, typiquement deux pouces.
Il existe donc un besoin consistant à proposer une solution pour réaliser des composants verticaux à base d’un matériau lll-N, qui ne présente pas les inconvénients des solutions connues. Tel est un objectif de la présente invention.
Un autre objectif de la présente invention consiste à proposer une solution pour réaliser ce type de composant avec un coût de revient qui reste limité et dans des formats compatibles avec les contraintes de productivité industrielle.
Les autres objets, caractéristiques et avantages de la présente invention apparaîtront à l'examen de la description suivante et des dessins d'accompagnement. Il est entendu que d'autres avantages peuvent être incorporés.
RESUME DE L'INVENTION
Pour atteindre cet objectif, selon un mode de réalisation la présente invention on prévoit un procédé de réalisation d’un composant microélectronique dit vertical comprenant au moins une couche à base d’un matériau lll-N, le procédé comprenant les étapes successives suivantes:
- fournir un empilement comprenant une pluralité de plots s’étendant depuis un substrat de base, les plots étant répartis sur le substrat de base de manière à former plusieurs ensembles de plots, au moins certains des plots de l’ensemble comprenant au moins:
• un sommet destiné à former une couche de germination, • un tronçon cristallin,
• un tronçon de fluage, formé en un matériau présentant une température de transition vitreuse Ttransition vitreuse, le tronçon cristallin surmontant le tronçon de fluage,
- faire croître par épitaxie une cristallite en matériau lll-N sur certains au moins des sommets desdits plots et poursuivre la croissance épitaxiale des cristallites jusqu’à coalescence des cristallites portées par les plots adjacents d’un même ensemble, de manière à former sur chaque ensemble une vignette en matériau lll-N,
- interrompre la croissance épitaxiale des cristallites avant que des cristallites appartenant à deux ensembles distincts n’entrent en coalescence, de sorte à ce que les vignettes de chaque ensemble soient distantes les unes des autres.
Le procédé comprend au moins une étape de dopage du matériau lll-N des vignettes de sorte qu’au moins certaines des vignettes comprennent au moins :
- une première couche à base du matériau lll-N et qui présente un premier dopage pris parmi les types de dopage n+, n- et p,
- une deuxième couche à base du matériau lll-N et qui présente un deuxième dopage pris parmi les types de dopage n+, n- et p.
Les types des premier et deuxième dopages étant différents. Les première et deuxième couches sont empilées dans la vignette, selon une direction dite verticale, entre une première face et une deuxième face de la vignette.
Le procédé comprend en outre au moins la réalisation d’une première électrode et la réalisation d’une deuxième électrode situées sur la vignette et configurées de sorte qu’un courant passant d’une électrode à l’autre traverse au moins la deuxième couche dans toute son épaisseur e552, l’épaisseur e552 étant prise selon ladite direction verticale.
Ainsi, le procédé proposé prévoit la réalisation de vignettes de matériau lll-N (GaN par exemple) à partir d’ensembles de plots gravés dans un empilement et comprenant une couche cristalline destinée à l’épitaxie du matériau lll-N et une couche de fluage. Au cours de leur croissance épitaxiale, les cristallites formées au sommet des plots d’un même ensemble de plots se rejoignent pour former une vignette, chacune des vignettes étant destinée à former la couche de matériau lll-N d’un composant vertical.
Comme cela sera indiqué plus en détail par la suite, l’utilisation de ces réseaux de plots permet de former par épitaxie des vignettes de matériau lll-N sans ou avec peu de dislocations. En effet, l’utilisation d’ensembles de plots permet de tirer parti des propriétés de fluage de certains matériaux des plots à la température d’épitaxie afin d’aligner les cristallites de matériau lll-N qui croissent par pendeo-épitaxie à partir de plots adjacents jusqu’à former les vignettes, ceci sans former de défauts de coalescence.
Plus précisément, lors de l’épitaxie, la portion du plot qui est formée par le tronçon de fluage atteint (ou dépasse) sa température de transition vitreuse ou une température très proche de cette dernière. Sous l’effort d’une contrainte mécanique, cette portion de plot peut ainsi se déformer. Ainsi lorsque deux cristallites qui sont supportées par un même ensemble de plots entrent en contact et coalescent, les contraintes mécaniques générées par ce contact sont transférées aux plots et donc aux tronçons de fluage. Ces derniers se déforment, absorbant de ce fait une partie voire toutes les contraintes mécaniques. On peut ainsi réduire considérablement, voire éviter, l’apparition et la propagation de dislocations au niveau des joints de coalescence entre les cristallites qui forment une vignette de matériau lll-N.
En particulier, si les cristallites sont désorientées les unes par rapport aux autres dans le plan dans lequel le substrat s’étend principalement (« twist ») ou hors plan (« tilt »), la désorientation entre cristallites résulte en la création d’un joint de grains à la coalescence. Ce joint de grains est fortement énergétique puisqu’il résulte de la superposition des champs de contrainte des défauts qui le composent. Si les cristallites poussent sur des plots qui peuvent se déformer comme le permet le procédé décrit, les cristallites adjacentes s’orientent alors dans le plan ou hors plan pour minimiser l’énergie totale du système sans qu’il y ait formation de joints de grains. Au contraire, si les cristallites poussent sur des plots qui ne peuvent pas se déformer il y a formation de joints de grains et donc apparition de dislocations.
Ainsi le procédé décrit propose une solution clairement opposée à toutes les solutions de l’état de la technique qui prévoient de délimiter par gravure des vignettes à partir d’une couche commune initiale obtenue par épitaxie. Le procédé proposé permet de se passer totalement d’une étape de gravure pour délimiter les vignettes.
Ainsi, l’invention repose sur un nouveau mode de croissance de structure épitaxiées et sur la réalisation directe par un procédé « bottom-up » (i.e., du bas vers le haut) associé de composants verticaux de puissance GaN.
En utilisant les solutions de la technique habituellement employées pour réaliser des composants verticaux, par exemple des transistors MOSFET verticaux, la méthode communément utilisée consiste à réaliser l’épitaxie de la structure n- / p / n+ sur un substrat pleine plaque de GaN. Cette épitaxie est ensuite gravée pour dessiner la structure périodique de sources à la surface. Il s’agit donc d’un procédé « top-down » (i.e. , du haut vers le bas). Le drain est pris en face arrière du substrat GaN. Les grilles sont situées dans les parties gravées. La déplétion dans le p-GaN, se fait au niveau des surfaces qui ont été gravées.
Il s’avère qu’avec cette solution de l’état de la technique la gravure génère des défauts en surface et en sous-surface qui influencent grandement le transport des porteurs de charges au travers de cette zone en sous-surface. De façon générale, les techniques de gravure dites sèches génèrent des problèmes. Leurs effets néfastes sont de plusieurs ordres : rugosification de la surface, contamination chimique liée à la chimie des gaz utilisés, niveaux associés aux lacunes d’azote, etc. Par exemple, les surfaces de GaN dopé p (Mg) sont impactées par la gravure ICP (gravure plasma par couplage inductif), qui induit une très nette réduction de la concentration en accepteurs dans les zones proches de la surface.
Il a été également montré que la gravure RIE (gravure ionique réactive) ou ICP induit des niveaux pièges dans le gap du GaN. La concentration d’oxygène est aussi augmentée, typiquement d’un facteur 3, dans la zone impactée par la gravure sèche, probablement en raison de l’oxydation des couches de surface, corrélativement à l’apparition d’une sous-stœchiométrie en azote. De plus, les images prises par microscope électronique en transmission (TEM) semblent révéler que la zone de surface est devenue amorphe sur quelques nm.
Certes, un traitement chimique post gravure approprié permettrait de réduire les effets négatifs de la gravure. Cependant l’analyse SI MS (spectrométrie de masse des ions secondaires) montre que l’élimination des impuretés en surface induites par la gravure n’est pas totale avec le traitement chimique post gravure.
Les effets de la gravure RIE ont été également étudiés pour déterminer s’il était possible de reprendre des contacts sur des surfaces gravées. Pour le contact n, la littérature semble s’accorder pour dire que la gravure RIE ne semble pas avoir d’influence néfaste, en raison sans doute de la création de lacunes d’azote. En revanche, pour le contact p la situation est inverse puisqu’il semble impossible d’obtenir un contact p avec une résistance compatible avec les applications concernées par ces composants verticaux. Des recuits du type RTA (recuit thermique rapide) permettent d’améliorer le contact sans pour autant réobtenir des contacts ohmiques. Pour pallier ces problèmes il est possible de mettre en œuvre des méthodes de passivation des flancs de gravure. Ceux-ci consistent à déposer une couche du type SiO2 sur les flancs de gravure pour éviter toute recombinaison non radiative sur les bords de mesa délimités par gravure. Outre que ceci devrait être associé à un traitement chimique préliminaire pour éliminer- mais seulement partiellement- la zone de défauts, ceci ajoute une étape technologique supplémentaire délicate à maîtriser. Dans le cas des structures verticales de type MOSFET en GaN, cette passivation pourrait être directement réalisée par l’oxyde de grille lui-même, mais, comme indiqué ci-dessus, ceci n’élimine pas les défauts résiduels liés à la gravure.
Il s’avère donc que ces problèmes liés à la gravure sèche ne sont que partiellement résolus par des méthodes de traitements chimiques ou thermiques ou par dépôt de couches passivantes.
Dans ce contexte, le procédé revendiqué propose une solution qui s’éloigne radicalement des solutions connues, puisque ce procédé revendiqué permet de se passer totalement de cette étape de gravure pénalisante pour les propriétés de transport de charges de structures verticales.
Par ailleurs, les solutions classiques pour atténuer, sans les éliminer, les inconvénients de cette gravure complexifient considérablement les procédés et induisent d’autres inconvénients. La solution proposée dans le cadre de la présente invention repose ainsi sur un procédé simple et aisément reproductible, qui permet d’obtenir des vignettes de matériaux lll-N qui n’ont pas été altérées par des procédés de gravures et qui ne présentent pas ou très peu de défauts liés aux joints de coalescence. L’invention permet ainsi d’augmenter considérablement l’efficacité des composants verticaux obtenus à partir de ces vignettes à base de matériaux lll-N.
Cette solution permet ainsi d’améliorer les performances de ces composants verticaux. En effet, elle permet d’obtenir des composants verticaux de très petite surface tout en présentant de fortes épaisseurs. En effet l’épaisseur de l’empilement de couches en matériau lll-N peut aisément être supérieure à 8pm, voire 10pm, voire 12pm sans présenter de dislocations. La densité de dislocations dans ces vignettes de GaN est inférieure à 1 à 2.1E8 / cm2. Avantageusement, on peut atteindre des densités inférieures à 1E8 / cm2 voire inférieures à 1E7 / cm2 (107/ cm2). La surface des vignettes est déterminée par le réseau de plots.
La précision des procédés mis en œuvre pour réaliser le réseau de plots, déterminera en partie au moins la plus faible dimension possible pour les composants verticaux et donc la densité de ces composants dans un circuit. Par exemple, pour des réseaux de plots élaborés par impression nanométrique (nanoimprint) et par lithographie par faisceau d’électron (e-beam), on peut atteindre des tailles de plots de 50 nm et des périodes de 150 à 200nm. Il est alors possible d’obtenir des tailles de vignettes de l’ordre de 20 pm par exemple.
Par ailleurs ce procédé permet de réaliser directement des composants verticaux présentant chacun une taille correspondant à la taille initiale de la vignette.
Le procédé proposé permet ainsi d’obtenir des vignettes présentant un taux de dislocations réduit, des épaisseurs élevées et de faibles surfaces. Ce procédé est donc particulièrement avantageux pour réaliser des composants de puissance aux performances améliorées.
La présente invention trouve ainsi un avantage particulier pour les composants verticaux de puissance. Des exemples particuliers seront décrits en détail par la suite. On peut par exemple citer les composants suivants : transistors de puissance, diode Schottky, diode p-i-n. Pour autant, l’invention couvre bien d’autres dispositifs et composants microélectroniques. Par les termes dispositifs ou composants microélectroniques, on entend tout type de dispositif réalisé avec des moyens de la microélectronique. Ces dispositifs englobent notamment en plus des dispositifs à finalité purement électronique, des dispositifs micromécaniques ou électromécaniques (MEMS, NEMS...) ainsi que des dispositifs optiques ou optoélectroniques (MOEMS...). Il peut s’agir d’un dispositif destiné à assurer une fonction électronique, optique, mécanique etc. Il peut aussi s’agir d’un produit intermédiaire uniquement destiné à la réalisation d’un autre dispositif microélectronique.
À titre d’exemple non limitatif, le procédé proposé permet de réaliser des transistors verticaux suivants : MOSFET, FinFET, CAVET, HEMT (acronyme anglais de « High Electron Mobility Transistor », signifiant transistor à haute mobilité d’électrons).
BREVE DESCRIPTION DES FIGURES
Les buts, objets, ainsi que les caractéristiques et avantages de l’invention ressortiront mieux de la description détaillée d’un mode de réalisation de cette dernière qui est illustré par les dessins d’accompagnement suivants dans lesquels :
La figure 1 illustre de manière schématique un exemple de composant vertical, ici un transistor MOSFET, à base d’un matériau lll-N.
Les figures 2A à 2F illustrent certaines des étapes d’un exemple non limitatif de procédé selon la présente invention. Au terme de ces étapes, on obtient des vignettes à base d’un matériau lll-N.
Les figures 3A à 3J illustrent des étapes pouvant être mises en œuvre dans le cadre du procédé selon la présente invention pour obtenir un exemple non limitatif de composant vertical. Les étapes des figures 3A à 3J peuvent être mises en œuvre après l’étape de la figure 2F.
La figure 4 illustre un exemple de vignette destinée à former des composants verticaux.
Les figures 5A à 5D illustrent des exemples de composants verticaux qui peuvent être formés à partir de la vignette de la figure 4 et en mettant en œuvre le procédé selon l’invention.
La figure 6 illustre un autre exemple de vignette destinée à former des composants verticaux.
La figure 7 illustre un exemple de composant vertical qui peut être formé à partir de la vignette de la figure 6 et en mettant en œuvre le procédé selon l’invention.
La figure 8 illustre un autre exemple de vignette destinée à former des composants verticaux.
La figure 9 illustre un exemple de composant vertical qui peut être formé à partir de la vignette de la figure 8 et en mettant en œuvre le procédé selon l’invention.
Les figures 10A à 10G illustrent des étapes pouvant être mises en œuvre dans le cadre du procédé selon la présente invention pour obtenir un exemple de composant vertical. Les étapes des figures 10A à 10G peuvent être mises en œuvre à partir de vignettes telles que celle illustrée en figure 6 par exemple.
Les figures 11A à 11 D illustrent des étapes pouvant être mises en œuvre dans le cadre du procédé selon la présente invention pour obtenir un exemple de composant vertical.
Les figures 12A à 12E illustrent des étapes pouvant être mises en œuvre dans le cadre du procédé selon la présente invention pour obtenir un exemple de composant vertical. Les étapes des figures 12A à 12E peuvent être mises en œuvre à partir de vignettes telles que celle illustrée en figure 6 par exemple.
Les figures 13A à 13G illustrent des étapes pouvant être mises en œuvre dans le cadre du procédé selon la présente invention pour obtenir un exemple de composant vertical. Les étapes des figures 13A à 13G peuvent être mises en œuvre à partir de vignettes telles que celle illustrée en figure 6 par exemple.
Les figures sont données à titre d’exemples et ne sont pas limitatives de l’invention. Elles sont des représentations schématiques de principe destinées à faciliter la compréhension de l’invention et ne sont donc pas nécessairement à la même échelle que les applications pratiques. En particulier, les épaisseurs relatives des différentes couches, tronçons, cristallites et vignettes ne sont pas représentatives de la réalité.
DESCRIPTION DÉTAILLÉE DE L'INVENTION
Avant d’entamer une revue détaillée de modes de réalisation de l’invention, sont énoncées ci-après des caractéristiques optionnelles qui peuvent éventuellement être utilisées en association ou alternativement :
Avant d’entamer une revue détaillée de modes de réalisation de l’invention, sont énoncées ci-après des caractéristiques optionnelles qui peuvent éventuellement être utilisées en association ou alternativement :
Selon un exemple, la première couche présente une épaisseur e551 comprise entre 1 et 5pm (10-6 mètres), de préférence comprise entre 1 et 3pm, de préférence de l’ordre de 2pm.
Selon un exemple, la première couche s’étend d’un flanc à l’autre de la vignette. La première couche s’étend sur toute la surface de la vignette. La surface de la vignette est prise en projection sur un plan parallèle (plan xy) dans lequel s’étend principalement la face supérieure du substrat.
Selon un exemple, la première couche présente un niveau de dopage supérieur ou égal à 5.1017 atomes par centimètre cube (at/cm3). La première couche présente un niveau de dopage de préférence de l’ordre de 5.1018 at/cm3.
Selon un exemple, la première couche présente un dopage de type n+. Cela permet d’assurer une conduction électrique de bonne qualité avec la deuxième électrode.
Selon un exemple, la deuxième couche s’étend d’un flanc à l’autre de la vignette. La deuxième couche s’étend sur toute la surface de la vignette. La surface de la vignette est prise en projection sur un plan parallèle (plan xy) dans lequel s’étend principalement la face supérieure du substrat.
Selon un exemple, la deuxième couche présente une épaisseur e552 d’au moins 8pm (10'6 mètres) et de préférence d’au moins 10pm.
Selon un exemple, la deuxième couche présente un niveau de dopage supérieur ou égal à 1.1015 at/cm3. La deuxième couche présente un niveau de dopage de préférence de l’ordre de 1.1016 at/cm3. Selon un exemple, la deuxième couche présente un dopage de type n-.
Selon un exemple, l’étape de dopage du matériau lll-N des vignettes est effectuée au cours de l’étape de formation, sur chaque ensemble, d’une vignette par croissance épitaxiale. Selon un exemple, les électrodes sont configurées de sorte qu’un courant passant d’une électrode à l’autre traverse également la première couche dans toute son épaisseur. Selon un exemple, les première et deuxième couches sont situées entre la première électrode et la deuxième électrode. Ainsi, l’une parmi la première et la deuxième électrodes est située sur la première face de la vignette et l’autre parmi la première et la deuxième électrodes est située sur la deuxième face de la vignette. Cela permet que le courant passant d’une électrode à l’autre traverse toute l’épaisseur des première et deuxième couches, ce qui améliore considérablement les performances du dispositif.
Selon un exemple, l’une parmi la première et la deuxième électrodes est située sur la première face de la vignette et l’autre parmi la première et la deuxième électrodes s’étend, selon la direction verticale, depuis la première face et jusqu’à la première couche en traversant la deuxième couche.
Selon un exemple, les vignettes comprennent uniquement les couches suivantes : ladite première couche et ladite deuxième couche, le composant formant de préférence une diode de type Schottky.
Selon un exemple, les vignettes comprennent les couches suivantes : ladite première couche, ladite deuxième couche, et une troisième couche surmontant la deuxième couche et présentant de préférence un dopage de type p, positionnée de sorte que la deuxième couche soit située entre les première et troisième couches, le composant formant de préférence une diode de type p-i-n ou un transistor.
Selon un exemple, la troisième couche présente une épaisseur d’au moins 100 nm (10'9 mètres) et de préférence de moins de 1 pm. De préférence l’épaisseur est comprise entre 300 et 700 nm.
Selon un exemple, la troisième couche présente un niveau de dopage chimique supérieur ou égal à 5.1017 at/cm3.
Selon un exemple, la troisième couche présente un niveau de dopage de préférence de l’ordre de 1.1018 at/cm3.
Selon un exemple, la troisième couche présente un dopage de type p.
Selon un exemple, les vignettes comprennent uniquement les couches suivantes : ladite première couche, ladite deuxième couche, et ladite troisième couche, le composant formant de préférence une diode de type p-i-n.
Selon un exemple, les vignettes comprennent les couches suivantes : ladite première couche, ladite deuxième couche, ladite troisième couche ainsi qu’au moins une quatrième couche surmontant la troisième couche et présentant de préférence un dopage de type n+, le composant formant de préférence un transistor.
Selon un exemple, la première électrode forme une source pour les transistors, la deuxième électrode forme un drain pour les transistors.
Selon un exemple, le procédé comprend également une étape de réalisation d’une grille pour le transistor.
Selon un exemple, la quatrième couche 554 présente une épaisseur d’au moins 50 nm. De préférence l’épaisseur de la quatrième couche est comprise entre 50 et 200 nm et de préférence de l’ordre de 100 nm.
Selon un exemple, la quatrième couche présente un niveau de dopage supérieur ou égal à 5.1017 at/cm3. Selon un exemple, la quatrième couche présente un niveau de dopage de préférence de l’ordre de 5.1018 at/cm3. Selon un exemple, la deuxième couche présente un dopage de type n+. Cela permet d’assurer une conduction électrique de bonne qualité avec la première électrode. La quatrième couche forme un contact ohmique avec la première couche.
Selon un exemple, lors de la croissance de la troisième couche, une première portion latérale croit par épitaxie sur des flancs de la deuxième couche. Lors de la croissance de la quatrième couche, une deuxième portion latérale croit par épitaxie sur les flancs de la deuxième couche et sur la première portion latérale. La croissance et le niveau de dopage de la troisième couche et de la quatrième couche sont contrôlés de sorte que les première et deuxième portions latérales forment une barrière électriquement isolante. Cette barrière électriquement isolante est obtenue par déplétion c’est-à-dire qu’elles ne comportent plus ou ne comportent plus que très peu de porteurs libres. Elles forment alors des couches déplétées.
Selon un exemple, le procédé comprend au moins une étape de retrait des plots.
Selon un exemple, l’au moins une étape de retrait des plots est effectuée avant la réalisation de la première électrode et avant la réalisation de la deuxième électrode.
Selon un exemple, l’au moins une étape de retrait des plots est effectuée après la réalisation de la première électrode et avant la réalisation de la deuxième électrode.
Selon un autre mode de réalisation, on conserve les plots après la réalisation de la première électrode et après la réalisation de la deuxième électrode.
Selon un exemple, le procédé comprend, après la réalisation d’une vignette sur chaque ensemble de plots, la deuxième face étant tournée au regard des plots:
- Fixer un substrat de manipulation sur l’empilement de sorte que les vignettes et les plots soient situés entre le substrat de base et le substrat de manipulation, - Retirer le substrat de base,
- Rendre accessible la deuxième face des vignettes, ce qui comprend le retrait des plots,
- Former la deuxième électrode sur la deuxième face, la deuxième électrode étant de préférence un substrat conducteur rapporté sur la deuxième face,
- Rendre accessible une partie au moins de la première face des vignettes,
- Former la première électrode sur la première face.
Selon un exemple, le procédé comprend, avant la fixation d’un substrat de manipulation, la réalisation d’une couche d’encapsulation encapsulant les vignettes et recouvrant la première face.
Selon un exemple, le procédé comprend, après le retrait des plots, la réalisation d’une couche d’encapsulation encapsulant les vignettes et recouvrant la première face, la première électrode étant formée à travers la couche d’encapsulation.
Selon un exemple, rendre accessible une partie au moins de la première face des vignettes, comprend mettre entièrement à nu la première face des vignettes,
Selon un exemple, la première électrode est formée de sorte à ne pas recouvrir une zone centralel de la première face, par exemple destinée à recevoir une électrode formant une grille de transistor, et à s’étendre sur une zone périphérique entourant la zone centralel.
Selon un exemple, rendre accessible une partie au moins de la première face des vignettes, comprend retirer une partie de la couche d’encapsulation de sorte à créer dans la couche d’encapsulation une ouverture rendant accessible une partie seulement de la première face des vignettes, la première électrode étant formée à travers ladite ouverture.
Selon un exemple, le procédé comprend, après la réalisation d’une vignette sur chaque ensemble de plots, la deuxième face B étant tournée au regard des plots:
- Réaliser au moins une ouverture pour chaque vignette à travers le substrat de base et les plots de sorte à rendre accessible une partie au moins de la deuxième face des vignettes, optionnellement en conservant certains plots,
- Former la deuxième électrode sur la deuxième face, à travers ladite ouverture.
- Avant ou après la réalisation de l’au moins une ouverture, former la première électrode sur la première face.
Selon un exemple, le procédé comprend, après la réalisation d’une vignette sur chaque ensemble de plots, la deuxième face B étant tournée au regard des plots: - Réaliser au moins un trou pour chaque vignette, le trou s’étendant depuis la première face et au moins jusqu’à la première couche,
- Former la deuxième électrode par remplissage du trou avec un matériau électriquement conducteur,
- Former la première électrode sur la première face.
Selon un exemple, la croissance épitaxiale est effectuée à une température Tépitaxie, telle que .
Tépjtaxie — k1 X Transition vitreuse, avec k1 S 0,8.
Selon un exemple, le matériau lll-N est un nitrure d’au moins l’un parmi le gallium (Ga), l’indium (In) et l’aluminium (Al),
Selon un exemple, le matériau lll-N est à base de GaN, de préférence le matériau lll-N est du GaN.
Selon un exemple, chacune de ces couches de matériau lll-N présente une face inférieure et une face supérieure, sensiblement parallèle à une face supérieure du substrat. Chaque couche forme une vignette. Toutes les faces inférieures des couches sont sensiblement comprises dans un même plan. Il en est de même pour les faces supérieures.
Selon un exemple, la couche de fluage est faite d’un matériau visqueux. Il présente une transition visco-plastique. De préférence ce matériau est pris parmi :
- un oxyde de silicium SixOy, x et y étant des entiers, et de préférence la couche de fluage est en SiO2,
- un verre,
- un verre en borosilicate,
- un verre en borophosphosilicate (BPSG).
Selon un exemple, la croissance épitaxiale étant effectuée à une température Tépjtaxie, telle que . Tépjtaxie — k1 X Transition vitreuse, avec k1 S 0,8
De manière optionnelle, la croissance épitaxiale est effectuée à une température Tépitaxie, telle que . Tépitaxie — k1 X Transition vitreuse, avec k1 S 0,8.
Selon un exemple, k1 = 1 , et de préférence k1 = 1 ,5. Selon un exemple de réalisation, k1 = 0.87 ou k1 = 0.9. Selon un exemple particulièrement avantageux, k1 = 0.92. Ainsi, dans le cas où les tronçons de fluage sont formés en SiO2, Tépitaxie — 1104°C, Transition vitreuse pour le SiO2 étant égale à 1200°C. Selon un exemple de réalisation encore plus préférentiel, k1 = 0.95. Selon un exemple de réalisation encore plus préférentiel, k1 = 1 , et de préférence k1 = 1,5.
Selon un exemple, Tépitaxie - k2 x TfUsion min, TfUsion min étant la température de fusion la plus faible parmi les températures de fusion des tronçons formant le plot, avec k2 < 0,9 et de préférence k2 < 0,8. Selon un exemple de réalisation, k2 = 0.9. Cela permet d’éviter une diffusion des espèces du matériau dont la température de fusion est la plus faible. Ainsi, dans le cas où le plot est formé de tronçons de fluage en SiO2 et de tronçons cristallins en silicium, TéPitaxie 1296°C. En effet, TfUsion min est égale à la température de fusion du silicium puisque la température de fusion du silicium est égale à 1440° et la température de fusion du SiO2 est égale à 1970°C. De préférence, k2 = 0.8.
Selon un exemple, les vignettes présentent, en projection dans un plan d’extension principal parallèle aux faces principales des vignettes, i.e., parallèle à une face supérieure du substrat, i.e., parallèle au plan xy du repère xyz illustré en figure 2A et 3A, des dimensions maximales de dimension micrométrique. De préférence, ces dimensions maximales sont inférieures à quelques centaines de micromètres. De préférence, ces dimensions maximales sont inférieures à 500 pm et de préférence inférieures à 100 pm.
Dans le mode de réalisation dans lequel les plots sont répartis sur le substrat de manière à former une pluralité d’ensembles de plots et que l’étape de croissance par épitaxie est interrompue avant que des cristallites appartenant à deux ensembles distincts n’entrent en coalescence, de sorte à ce que la couche formée sur chaque ensemble forme une vignette, les vignettes étant distantes les unes des autres, le procédé peut présenter au moins l’une quelconque des caractéristiques et étapes suivantes qui peuvent être combinées ou prises séparément :
Selon un exemple, la distance D (D1 ou D2) séparant deux plots adjacents d’un même ensemble, par exemple les sommets de ces deux plots, est inférieure à la distance W1 séparant deux plots adjacents appartenant à deux ensembles différents. W1 > D et de préférence W1 > 2 x D.
Selon un exemple, W1 > k4 x D, avec k4 = 1.5, de préférence k4 = 2. Cela permet d’avoir des vignettes de petites tailles et une densité d’intégration importante dans le cas de la réalisation de transistors. De préférence k4= 5. W1 peut être égale à 1 ,5 micron.
W2 étant la distance séparant deux vignettes adjacentes (voir W2 en figure 3D), il faut que W2 soit non nulle pour que les deux vignettes adjacentes ne se touchent pas. Ainsi, W2 > 0. Selon un exemple, W1 > k5 x W2, avec :
- W1 est la distance séparant deux plots adjacents appartenant à deux ensembles distincts ; - W2 est la distance séparant deux vignettes adjacentes, W2 étant > 0. De préférence k5 = 1.2, de préférence k5 = 1.5, de préférence k5 = 2.
Selon un exemple, chaque plot présente une section dont la dimension maximale dpiot est comprise entre 10 et 500 nm (10'9 mètres), la dimension maximale dpiot étant mesurée dans un plan parallèle à un plan (xy) dans lequel s’étend principalement une face supérieure du substrat, de préférence 20 nm < dpiot s 200 nm et de préférence 50 nm < dpiot s 100 nm. dpiot = dR ou ds.
Selon un exemple, chaque plot présente un contour continu distinct du contour du plot qui lui est adjacent.
Selon un exemple, chaque plot présente une section constante sur toute sa hauteur Hpiot. Ainsi, le sommet du plot présente une section identique ou sensiblement identique à sa base.
Selon un exemple, chaque vignette présente une section dont la dimension maximale dunette est comprise entre 0,5 à 20 pm (10'6 mètres), la dimension maximale dvignette étant mesurée dans un plan parallèle à un plan (xy) dans lequel s’étend principalement une face supérieure du substrat, de préférence 0.8 pm < dunette 3 pm et de préférence 1 pm < dunette 2 pm. La dimension maximale dunette correspond ainsi à la dimension maximale d’une projection de la vignette dans un plan parallèle au plan xy dans lequel s’étend principalement la face supérieure du substrat.
Alternativement, les plots d’un même ensemble sont répartis sur le substrat de manière non périodique. De manière optionnelle mais avantageuse, les vignettes sont réparties sur le substrat de manière périodique.
Selon un exemple, les plots comprennent au moins une couche tampon surmontant le tronçon cristallin, et faite en un matériau différent de celui des vignettes de nitrure. Selon cet exemple, les vignettes de nitrure sont faites en nitrure de gallium (GaN) et la couche tampon est en nitrure d’aluminium (AIN). Cela permet, d’éviter l’apparition du phénomène de melt back etching (gravure par refusion), généré par la très forte réactivité entre le gallium et le silicium.
Selon un exemple, la couche tampon est formée par un dépôt par épitaxie au- dessus du tronçon cristallin, avant l’étape de formation des plots par gravure. Ainsi, l’empilement comprend, avant l’étape de croissance épitaxiale des vignettes de nitrure, au moins ladite couche tampon. Le fait de former la pluralité de plots par gravure après la formation de la couche tampon au-dessus de la couche cristalline, permet d’éviter que la couche tampon ne se dépose entre les plots, typiquement sur le fond de la couche de fluage ou ne se dépose sur les parois des tronçons formés par la couche cristalline, ce qui aurait été le cas si cette étape de formation de la couche tampon avait été réalisée après gravure de l’empilement pour former les plots. On évite ainsi la croissance épitaxiale des vignettes de nitrure à partir de la couche de fluage. Naturellement, on observe cet avantage lorsque la croissance de la couche de nitrure destinée à former chaque vignette s’effectue par épitaxie de manière sélective. Cette croissance s’effectue en effet sur le matériau de la couche tampon mais ne s’effectue pas sur le matériau des tronçons de fluage. Tel est le cas lorsque ces derniers sont en SiO2, la couche tampon est en AIN et la vignette de nitrure formée par épitaxie, par exemple selon une technique MOVPE (épitaxie en phase vapeur aux organométalliques), est du GaN. Ainsi ce dernier ne se dépose pas au pied des plots.
Selon un exemple, les plots comprennent, avant l’étape de croissance épitaxiale des vignettes de nitrure, au moins une couche d’amorçage, surmontant ladite couche tampon et faite de nitrure de gallium (GaN).
Selon un exemple, l’empilement comprend, avant ladite étape de formation des plots par gravure, au moins une couche d’amorçage, surmontant le tronçon cristallin, la couche d’amorçage étant faite du même matériau que celui des vignettes de nitrure. Ainsi, dans un mode de réalisation dans lequel les vignettes de nitrure sont du GaN, la couche d’amorçage est également en GaN. Avantageusement, cette couche d’amorçage permet de faciliter la reprise de la croissance épitaxiale pour la formation des cristallites. Cette caractéristique est d’autant plus avantageuse que la surface du sommet des plots est faible.
Selon un exemple, chaque plot présente une face supérieure et la croissance par épitaxie des cristallites s’effectue en partie au moins et de préférence uniquement à partir de ladite face supérieure. De préférence, la couche tampon est disposée directement au contact de la face supérieure du tronçon cristallin ou au contact de la face supérieure du tronçon formé par la couche d’amorçage.
Si le sommet du plot, c’est-à-dire la face supérieure du plot découverte, est formé par le tronçon cristallin, alors on fait croître par épitaxie les cristallites directement au contact de la couche cristalline. Si le sommet du plot est formé par la couche d’amorçage, alors on fait croître par épitaxie les cristallites directement au contact de la couche d’amorçage. Si le sommet du plot est formé par la couche tampon, alors on fait croître par épitaxie les cristallites directement au contact de la couche tampon. De préférence, la couche d’amorçage est disposée directement au contact de la face supérieure du tronçon cristallin.
Selon un exemple, au moins l’une parmi la couche tampon et la couche d’amorçage conserve une épaisseur constante au cours de l’étape de croissance par épitaxie.
Selon un exemple, fournir ledit empilement comprend fournir un substrat élaboré de type silicium sur isolant (SOI) comprenant un substrat de base surmonté successivement d’une couche d’oxyde formant ladite couche de fluage et d’une couche semi conductrice formant ladite couche cristalline.
Selon un exemple, le tronçon de fluage présente une hauteur e22o telle que e22o O.lxdpiot, dpiot étant le diamètre du plot ou plus généralement la distance bord à bord du plot prise, au niveau du tronçon de fluage et dans une direction parallèle à un plan (xy) dans lequel s’étend principalement une face supérieure du substrat, de préférence e220 s 1xdp|Ot. Ces valeurs, permettent d’obtenir une déformation suffisante pour réduire les contraintes au niveau du joint de grain.
Selon un exemple, les plots présentent une hauteur Hpiot, et dans lequel deux plots adjacents sont distants d’une distance D, telle que : Hpiot / D < 2 et de préférence Hpiot / D < 1. Cette distance D peut être prise au niveau des sommets des plots adjacents.
Selon un exemple, le tronçon cristallin est à base de silicium et de préférence le tronçon cristallin est en silicium.
Le tronçon cristallin peut être aussi à base de matériaux autres que le Si et qui permettent l’épitaxie de matériaux nitrures. Par exemple, le tronçon cristallin peut être à base de SiC ou de AI203. Ces matériaux sont en outre utilisables sous la forme de SiCOI (SiC on Insulator, c’est-à-dire de SiC sur isolant) ou de SOS (silicium sur saphir).
Selon un exemple de réalisation la couche cristalline ayant servie à former le tronçon cristallin est une couche mono-cristalline.
Selon un exemple de réalisation, la couche de fluage est au contact direct avec le substrat. La couche de fluage est au contact direct du tronçon cristallin. Selon un exemple de réalisation, la couche de nitrure formant chaque vignette que l’on réalise par coalescence de cristallites est au contact direct du tronçon cristallin. Selon un autre mode de réalisation, on prévoit au moins une couche intermédiaire entre le tronçon cristallin et la couche de nitrure que l’on réalise par coalescence de cristallites et qui forme une vignette. Cette couche intermédiaire forme typiquement la couche tampon.
Ainsi, la couche de fluage et la couche cristalline sont différentes. La couche de fluage présente une température de transition vitreuse. Elle est donc faite d’un matériau à transition vitreuse et présente le comportement des matériaux à transition vitreuse. Ainsi, la couche de fluage n’est pas cristalline. Elle est faite d’un matériau visqueux ou vitreux, par exemple d’un oxyde. La couche de fluage et la couche cristalline ne sont pas faites du même matériau.
Selon un exemple de réalisation, la couche de fluage présente une épaisseur e22o inférieure à 500nm (10'9 mètres). Elle est de préférence comprise entre 50 nm et 500 nm et de préférence entre 100 nm et 150 nm.
Selon un exemple de réalisation, la couche cristalline présente une épaisseur comprise entre 2 nm (10'9 mètres) et 10 pm (10'6 mètres) et de préférence entre 5nm et 500 nm et de préférence entre 10 nm et 50nm.
Selon un exemple de réalisation, on fait croitre par épitaxie des cristaux sur tous les plots.
Selon un exemple de réalisation, le rapport V/lll des flux dans le réacteur de dépôt par épitaxie (les flux étant par exemple mesurés en sccm) dudit matériau comprenant du nitrure (N) et au moins l’un parmi le gallium (Ga), l’indium (In) et l’aluminium (Al) est de l’ordre de 2000.
Selon un exemple de réalisation, le nitrure des vignettes est un nitrure de gallium (GaN). Selon un autre mode de réalisation, le nitrure des vignettes est à base de nitrure de gallium (GaN) et comprend en outre de l’aluminium (Al) et/ou de l’indium (In).
Selon un autre mode de réalisation, le matériau formant le nitrure (N) des vignettes est l’un quelconque parmi: le nitrure de gallium (GaN), le nitrure d’indium (InN), le nitrure d’aluminium (AIN), le nitrure d’aluminium gallium (AIGaN), le nitrure d’indium gallium (InGaN), le nitrure d’aluminium gallium indium (AIGalnN), le nitrure d’aluminium indium (AllnN), le nitrure d’aluminium indium Gallium (AlInGaN).
Selon un exemple, l’étape de formation des plots comprend la gravure de la couche cristalline et la gravure d’une portion seulement de la couche de fluage de manière à conserver une portion de la couche de fluage entre les plots.
Selon un exemple, l’étape de formation des plots est effectuée de sorte que dcristaiiite / dpiot s k3, avec k3 = 3, dpiot étant la dimension maximale de la section du plot prise dans une direction parallèle à un plan (xy) dans lequel s’étend principalement une face supérieure du substrat (plot ou plus généralement la distance bord à bord du plot, c’est-à-dire la dimension maximale du plot quelle que soit la forme de sa section), dcristaiiite correspondant à la dimension de la cristal lite mesurée selon la même direction que dp|Otau moment de la coalescence des cristallites.
Des résultats particulièrement efficaces ont été obtenus pour k3 = 3. Selon un exemple 100 > k3 > 3. De préférence, 50 > k3 > 3. De préférence, 5 > k3 > 3.
Cette caractéristique permet aux tronçons de fluage de se déformer pour encaisser de manière particulièrement efficace les contraintes mécaniques qui naissent lorsque deux cristallites adjacentes commencent à coalescer. Ainsi, cette caractéristique contribue efficacement à réduire la densité de défauts au sein des vignettes de nitrure que l’on obtient au final.
De préférence, Ppiot/dpiot 4, et de préférence Ppiot/dpiot 5- Selon un exemple qui donne des résultats particulièrement qualitatifs, Ppiot/dpiot = 5.
Dans la suite de la description, les termes cristaux et cristallites seront considérés comme équivalents.
Il est précisé que dans le cadre de la présente invention, les termes « sur », « surmonte », « recouvre » ou « sous-jacent » ou leurs équivalents ne signifient pas « au contact de ». Ainsi par exemple, « le dépôt d’une première couche sur une deuxième couche » ne signifie pas obligatoirement que les deux couches sont directement au contact l’une de l’autre mais cela signifie que la première couche recouvre au moins partiellement la deuxième couche en étant soit directement à son contact, soit en étant séparée d’elle par au moins une autre couche ou au moins un autre élément y compris de l’air.
Les étapes de formation des différentes couches et régions s’entendent au sens large : elles peuvent être réalisées en plusieurs sous-étapes qui ne sont pas forcément strictement successives.
Les termes « sensiblement », « environ », « de l'ordre de » signifient « à 10% près, de préférence 5% près ».
Plusieurs modes de réalisation de l’invention mettant en œuvre des étapes successives du procédé de fabrication sont décrits ci-après. Sauf mention explicite, l’adjectif « successif » n’implique pas nécessairement, même si cela est généralement préféré, que les étapes se suivent immédiatement, des étapes intermédiaires pouvant les séparer.
Par ailleurs, le terme « étape » s’entend de la réalisation d’une partie du procédé, et peut désigner un ensemble de sous-étapes.
Par ailleurs, le terme « étape » ne signifie pas obligatoirement que les actions menées durant une étape soient simultanées ou immédiatement successives. Certaines actions d’une première étape peuvent notamment être suivies d’actions liées à une étape différente, et d’autres actions de la première étape peuvent être reprises ensuite. Ainsi, le terme étape ne s’entend pas forcément d’actions unitaires et inséparables dans le temps et dans l’enchaînement des phases du procédé.
Les termes « isolant » ou « diélectrique » qualifie un matériau dont la conductivité électrique est suffisamment faible dans l’application donnée pour servir d’isolant. Dans la présente invention, un matériau diélectrique présente de préférence une constante diélectrique inférieure à 7. Les espaceurs sont typiquement formés en un matériau diélectrique.
Matériaux
On entend par un substrat, une couche, un dispositif, « à base » d’un matériau M, un substrat, une couche, un dispositif comprenant ce matériau M uniquement ou ce matériau M et éventuellement d’autres matériaux, par exemple des éléments d’alliage, des impuretés ou des éléments dopants.
Ainsi, une « couche à base de nitrure » peut être une couche faite uniquement de ce nitrure ou être faite d’un nitrure additionné d'autres espèces ou de dopants.
Par exemple, une couche ou une structure de nitrure faite au moins en partie d’un nitrure (N) obtenu à partir d’au moins l’un parmi le gallium (Ga), l’indium (In) et l’aluminium (Al), peut être une couche ou une structure à base de GaN, d’InN, d’AIN, d’InGaN, d’AIGaN, d’AUnN.
Epaisseur et orientation des figures
Il est précisé que dans le cadre de la présente invention, l’épaisseur d’une couche ou du substrat se mesure selon une direction perpendiculaire à la surface selon laquelle cette couche ou ce substrat présente son extension maximale. Sur les figures, l’épaisseur des couches horizontales est prise selon la verticale, c’est-à-dire selon l’axe z du repère illustré en figures 2A, 3A et 4 par exemple.
Lorsqu’on indique qu’un élément est situé au droit d’un autre élément, cela signifie que ces deux éléments sont situés tous deux sur une même ligne perpendiculaire au plan principal du substrat, soit sur une même ligne orientée verticalement sur les figures.
Dans la description qui suit, sauf indication contraire, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", "latéral", etc., il est fait référence à l'orientation des figures correspondantes, étant entendu que, dans la pratique, les dispositifs et assemblages décrits peuvent être orientés différemment.
Dopage
Dans la présente invention des types de dopage seront indiqués. Ces dopages sont des exemples non limitatifs. L’invention couvre tous les modes de réalisation dans lesquels les dopages sont inversés. Ainsi, si un exemple de réalisation mentionne pour une première zone un dopage de type p et pour une deuxième zone un dopage de type n, la présente description décrit alors, implicitement au moins, l’exemple inverse dans lequel la première zone présente un dopage de type n et la deuxième zone un dopage de type p.
De manière conventionnelle, un dopage n+ signifie qu’il s’agit d’un dopage de type n (dopage par des charges négatives) et dont la teneur en espèce dopante est supérieure ou égale à 1 atome de l’espèce dopante pour moins de 1000 atomes du semi-conducteur et de préférence pour moins de 10 à 100 atomes du matériau formant la couche semi-conductrice. De même, un dopage noté p+ signifie qu’il s’agit d’un dopage de type p (dopage par des charges positives) et dont la teneur en espèce dopante est supérieure ou égale à 1 atome de l’espèce dopante pour moins de 1000 atomes du semi-conducteur et de préférence pour moins de 10 à 100 atomes du matériau formant la couche semi-conductrice.
Dans la présente demande de brevet, un dopage noté n englobe tous les dopages par porteurs de charges négatives quelle que soit la teneur du dopage. Ainsi, un dopage n comprend les teneurs en dopage n+ et les teneurs en dopage n inférieures au dopage de type n+. De même, un dopage noté p englobe tous les dopages par porteurs de charges positives quelle que soit la teneur du dopage. Ainsi, un dopage p comprend les teneurs en dopage p+ et les teneurs en dopage p inférieures au dopage de type p+.
Une électrode est configurée pour réaliser un contact ohmique avec la couche avec laquelle elle est en contact. Une électrode peut par exemple être l’un parmi une source, un drain, une grille d’un transistor. La première électrode forme une anode. La deuxième électrode forme la cathode.
Afin de décrire en détail des exemples de mise en œuvre de l’invention :
- un exemple de procédé de réalisation de vignettes va être décrit en référence aux figures 2A à 2F,
- ensuite des exemples de composants verticaux et de procédés de réalisation de ces composants à partir de vignettes seront décrits en référence aux figures 3A à 13G.
Un exemple de procédé de formation de vignettes en matériau lll-N va maintenant être décrit en référence aux figures 2A à 2F.
Comme illustré en figure 2A, on fournit un empilement comprenant au moins un substrat de base 100, surmonté successivement d’une couche de fluage 200 et d’une couche cristalline 300. Ainsi la couche de fluage 200 est disposée entre le substrat de base 100 et la couche cristalline 300.
Selon un exemple de réalisation, le substrat de base 100 est à base de silicium, amorphe ou cristallin. Il assure la tenue mécanique de l’empilement.
La couche cristalline 300 présente une face inférieure en regard de la couche de fluage 200 et une face supérieure dont la fonction est de servir de couche de base pour faire croître des vignettes 550, 550 de nitrure. Par exemple, la couche que l’on souhaite obtenir au final est une couche de nitrure de gallium GaN. Selon un exemple de réalisation, la couche cristalline 300 est à base de silicium monocristallin. Alternativement la couche cristalline 300 peut être à base de SiC ou de AI203.
De préférence, la couche de fluage 200 est faite d’un matériau visqueux. La couche de fluage 200, présente une température de transition vitreuse. Elle présente le comportement des matériaux à transition vitreuse. Comme tous les matériaux présentant une température de transition vitreuse, la couche de fluage 200, sous l’effet d’une élévation de température, se déforme sans rompre et sans reprendre sa position initiale après une baisse de température. Au contraire, la couche cristalline 300 ne présente naturellement pas de transition vitreuse. La couche cristalline se déforme, puis se disloque et peut rompre. Par conséquent, la couche de fluage 200 et la couche cristalline 300 sont différentes. La couche de fluage 200 n’est pas cristalline.
La couche de fluage 200 est faite d’un matériau amorphe tel qu’un oxyde, de préférence un oxyde de silicium SixOy, tel que le SiO2. Le rôle de cette couche sera explicité dans la suite de la description.
De manière avantageuse mais non limitative, cet empilement comprenant le substrat de base 100, la couche de fluage 200 et la couche cristalline 300 constitue un substrat de type semi-conducteur sur isolant, de préférence de silicium sur isolant (SOI). Dans ce cas, la couche de fluage 200 est formée par la couche d’oxyde enterré (BOX) du substrat SOI.
Selon un exemple de réalisation avantageux illustré en figure 2A, on dépose, par épitaxie sur la face supérieure de la couche cristalline 300, une couche tampon 400. Lorsque les vignettes 550, 550 que l’on souhaite obtenir au final sont formées de GaN et que la couche cristalline 300 est une couche à base de silicium, cette couche tampon 400 est typiquement en nitrure d’aluminium (AIN). Cela permet d’éviter le phénomène dit de «Melt-back etching» (gravure par refusion), généré par la très forte réactivité entre le silicium et le gallium aux températures usuelles d’épitaxie (1000/1100°C) et qui conduit à dégrader très fortement les vignettes 550, 550 de GaN. Typiquement, l’épaisseur de la couche d’AIN est comprise entre 10 et 100 nanomètres (10'9 mètres).
Comme illustré en figure 2B, on peut également déposer par épitaxie, sur la face supérieure de la couche tampon 400, une couche d’amorçage 500. Cette couche d’amorçage 500 a pour fonction de faciliter la reprise de croissance des cristallites 510 lors des étapes suivantes. Dans ce cas, c’est à partir d’une face supérieure de la couche d’amorçage 500 que se produit en partie au moins la croissance par épitaxie des cristallites 510A1-510B4, les cristallites étant illustrées en figure 2D. Cette couche d’amorçage 500 est de préférence réalisée dans le même matériau que celui des vignettes 550, 550 que l’on souhaite obtenir au final. Typiquement, lorsque le matériau des vignettes 550, 550 est du nitrure de gallium GaN, la couche d’amorçage 500 est également en GaN. Cette couche d’amorçage 500 présente typiquement une épaisseur comprise entre 50 et 200 nanomètres.
On notera que les couches 400 et 500 sont uniquement optionnelles. Ainsi, selon des modes de réalisation non illustrés en figure 2A-2F, on pourra prévoir uniquement la couche tampon 400 ou uniquement la couche d’amorçage 500, ou encore aucune de ces deux couches 400 et 500.
Comme illustré en figure 2C, on forme ensuite des plots 1000A1-1000B4 à partir de l’empilement. Ces plots sont obtenus par gravure de l’empilement jusque dans la couche de fluage 200, une partie au moins de la gravure s’étendant au sein de la couche de fluage 200. Ainsi, et comme clairement illustré 2C par exemple, les plots sont séparés les uns des autres. En particulier leurs sommets ne sont pas joints. Leurs sommets ne se touchent pas. Il en est de même pour leurs tronçons cristallins.
Pour former les plots par gravure, on pourra recourir aux nombreuses techniques de gravure connues de l’homme du métier. On pourra notamment utiliser les techniques classiques de lithographie, telles que les techniques de photolithographie comprenant la formation d’un masque, par exemple en résine, puis le transfert des motifs du masque dans l’empilement. On pourra également recourir aux techniques de lithographie par faisceau d’électrons (e-beam) ou aux techniques d’impression nanométrique.
Par souci de concision et de clarté, seuls quatre plots 1000A1-1000A4 sont représentés sur les figures pour supporter une même vignette 550. Naturellement, une vignette 550 peut être formée sur un nombre supérieur de plots. Comme cela sera décrit par la suite, le nombre de plots ainsi que leur période sera adaptée en fonction de la taille voulue pour le dispositif micro-électronique, tel qu’un transistor de puissance, une diode p-i-n ou une diode Schottky par exemple, que l’on souhaite réaliser à partir de cette vignette.
Ces plots 1000A1-1000B4 sont de faibles dimensions et peuvent être qualifiés de nano-plots ou de nano-piliers. Typiquement, la dimension maximale de la section des plots, prise dans un plan parallèle au plan xy du repère orthogonal xyz ou au plan de la face supérieure du substrat de base 100, est comprise entre quelques dizaines et quelques centaines de nanomètres. Cette dimension maximale de la section des plots est référencée dpiot en figure 2C. Si les plots sont de section circulaire, cette dimension maximale dpiot correspond au diamètre des plots. Si les plots sont de section hexagonale, cette dimension maximale dpiot correspond à la diagonale ou au diamètre du cercle passant par les angles de l’hexagone. Si ces plots sont de section rectangulaire ou carrée cette dimension maximale dpiot correspond à la plus grande diagonale ou au côté du carré. On peut prévoir que tous les plots ne présentent pas la même dimension, en particulier par la même section. De préférence, dpiot est comprise entre 10 et 1000 nanomètres et de préférence entre 20 et 150 nm et de préférence entre 50 et 100 nm par exemple de l’ordre de 50 nm ou de 100 nm. Selon un exemple, chaque plot présente une section constante sur toute sa hauteur Hpiot. Ainsi, le sommet du plot présente une section identique ou sensiblement identique à sa base.
Les plots 1000A1-1000B4 ne sont pas tous répartis de manière régulière à la surface du substrat de base 100. Les plots 1000A1-1000B4 forment des ensembles 1000A, 1000B de plots, chaque ensemble comprenant une pluralité de plots. Les plots 1000A1-1000A4 formant un même ensemble 1000A définissent un réseau de plots distant du réseau de plots 1000B1-1000B4 formant un autre ensemble 1000B.
Ainsi, les plots adjacents 1000A1-1000A4 d’un même ensemble 1000A sont distants d’une distance D. Les plots adjacents 1000A4-1000B1 appartenant à deux ensembles 1000A, 1000B distincts sont séparés d’une distance W1. Les distances D et W1 sont prises dans des plans parallèles au plan xy et sont illustrées en figure 2C. Les distances D et W1 sont prises par exemple au niveau des sommets des plots adjacents. Comme cela sera expliqué par la suite, les plots 1000A1-1000A4 d’un même ensemble 1000A sont destinés à supporter une unique vignette 550 qui sera distante d’une autre vignette 550B supportée par un autre ensemble 1000B de plots 1000B1-1000B4.
On notera que pour une même vignette, la distance D peut varier. Ainsi, les plots 1000A1-1000A4 d’une même vignette 550 peuvent être répartis de manière non périodique. Leur répartition peut ainsi être adaptée pour favoriser la croissance de la vignette ou pour favoriser le détachement contrôlé d’une partie de la vignette par rapport au substrat de base 100. Par exemple, si l’agencement des plots 1000A1- 1000A4 d’une vignette 550 n’est pas périodique, on peut avoir une distance D qui varie pour ces plots 1000A1-1000A4 de plus ou moins 20% ou de plus ou moins 10% par exemple plus ou moins 10 nm autour d’une valeur moyenne. Selon un exemple, D peut prendre les valeurs suivantes pour une même vignette : 100nm, 90nm, 85nm, 107nm.
Les vignettes 550, 550 formées sur des ensembles de plots 1000A, 1000B répartis de manière non périodique peuvent quant à elles être disposées de manière périodique sur le substrat de base 100.
Selon un exemple de réalisation, les tronçons des plots 1000A1-1000B4, formés dans la couche de fluage 200, présentent une hauteur e22o et, au sein d’un même ensemble, deux plots adjacents 1000A1, 1000A2 sont distants d’une distance D, telle que :
- e22o/ D <1 , et de préférence e22o/ D <1.5. De préférence e220/ D <2.
Selon un exemple de réalisation, les plots présentent une hauteur Hpiot et deux plots adjacents sont distants d’une distance D, telle que :
- Hpiot / D <2 , et de préférence Hpiot / D <1.5. De préférence Hpiot / D < 1.
- Hpiot et e220 sont mesurées selon la direction z. D est mesurée parallèlement au plan xy. Hpiot, e22o et D sont illustrées en figure 2C.
Comme illustré en figure 2C, les plots sont gravés à travers toute la couche d’amorçage 500, toute la couche tampon 400 (lorsque ces dernières sont présentes), toute la couche cristalline 300. De préférence, seule une portion 220 de la couche de fluage 200 est gravée. Ce mode de réalisation présente pour avantage d’éviter que lors de l’épitaxie le nitrure des vignettes 550, 550 se développe sur les tronçons de fluage 220. Cette sélectivité de l’épitaxie se rencontre notamment lorsque les vignettes 550, 550 de nitrure que l’on fait croître par épitaxie sont en GaN et que les tronçons de fluage sont en SiO2. Au contraire, si, avec ces mêmes matériaux, la couche de fluage 200 est gravée sur toute son épaisseur, alors, lors de l’épitaxie, le nitrure des vignettes 550, 550 se développe à partir de la face supérieure du substrat de base 100, habituellement formée de silicium. Cette situation n’est évidemment pas souhaitable.
Par ailleurs, il a été observé que le fait de conserver une portion 210 non gravée de la couche de fluage 200 permet de faciliter le fluage du tronçon 220, en particulier lorsque les cristallites sont désorientées en twist, c’est-à-dire dans des plans principaux d’extension des vignettes 550, 550 que l’on souhaite obtenir. Ces plans principaux d’extension des vignettes 550, 550 sont parallèles au plan xy du repère xyz. De manière préférée, l’épaisseur e220 gravée, et formant donc la hauteur du tronçon de fluage 220, est égale à au moins la moitié de l’épaisseur de la couche de fluage 200. Cela permet d’avoir une très bonne réorientation des cristallites lors de la formation de joints de grains.
La figure 2D illustre la formation de cristallites 510A1-510B4 par croissance épitaxiale à partir de la couche d’amorçage 500 (ou de la face supérieure de la couche cristalline 300 lorsque les couches 400 et 500 sont absentes).
Comme illustré sur cette figure 2D, les plots 1000A1-1000B4 supportent chacun une cristallite 510A1-510B4 portée par un empilement de tronçons 400A1-400B4, 300A1-300B4, 220A1-220B4. Les tronçons s’étendent selon la direction principale d’extension du plot, c’est-à-dire verticalement (z) sur les figures 2A à 2F.
Quel que soit le mode de réalisation retenu, c’est-à-dire avec ou sans couche d’amorçage 400 et avec ou sans couche tampon 500, la croissance par épitaxie des cristallites 510A1-510B4, s’effectue en partie au moins ou uniquement à partir de la face supérieure du plot 1000A1-1000B4, également désignée sommet 1010 du plot. Ainsi, cette face supérieure est formée soit par le tronçon cristallin 300A1-300B4, soit par le tronçon formé par la couche d’amorçage 400A1-400B4, soit par le tronçon formé par la couche tampon. Cela permet notamment d’obtenir rapidement des cristallites 510A1-510B4 d’épaisseur importante.
On remarquera que les faces supérieures de la couche tampon 400 et de la couche d’amorçage 500, c’est-à-dire les faces tournées au regard de la couche des vignettes 550, 550 que l’on souhaite faire croître, présentent des polarités de type Gallium (Ga), et non pas azote (N), ce qui facilite considérablement l’obtention de vignettes 550, 550 de nitrure épitaxié de grande qualité.
La croissance des cristallites 510A1-510B4 se poursuit et s’étend latéralement, en particulier selon des plans parallèles au plan xy. Les cristallites 510A1-510B4 d’un même ensemble 1000A de plots 1000A1-1000A4 se développent jusqu’à coalescer et former un bloc ou vignettes 550, 550 comme illustré en figure 2E.
Autrement dit, et comme cela ressort clairement des figures, chaque vignette 550, 550 s’étend entre plusieurs plots 1000A1-1000A4. Chaque vignette 550, 550 forme une couche continue de matériau lll-N.
Cette croissance des cristallites 510A1-510B4 ne s’étend pas vers le bas. Par ailleurs, cette croissance est sélective en ce qu’elle n’a pas lieu sur la couche de fluage 200 typiquement faite d’un oxyde. En ce sens, la croissance des cristallites 510A1- 510B4 s’effectue selon le principe de pendeo-épitaxie. On notera qu’il est particulièrement avantageux de graver les plots 1000A1- 1000B4 après formation par épitaxie de la couche tampon 400 et de la couche d’amorçage 500 (lorsque ces couches sont présentes). En effet, si l’une de ces couches 400, 500 était déposée après gravure, elle se formerait en partie au moins entre les plots 1000A1-1000B4 sur la face supérieure de la couche de fluage 200. Dans le cas où le nitrure épitaxié est du GaN, que la couche de fluage 200 est du SiO2, alors, à la température du dépôt par épitaxie, la croissance épitaxiale des vignettes 550, 550 de nitrure ne s’effectuerait pas de manière sélective mais aurait au contraire également lieu entre les plots 1000A1-1000B4, ce qui naturellement n’est pas souhaitable.
De manière particulièrement avantageuse, la température TéPitaxie à laquelle on effectue l’épitaxie est supérieure ou de l’ordre de la température Ttransition vitreuse de transition vitreuse de la couche de fluage 200. Ainsi, lors de l’épitaxie, les tronçons de fluage 220A1-220A4 sont portés à une température qui leur permet de se déformer.
Par conséquent, si les cristallites 510A1-510A2 portées par deux plots 1000A1- 1000A2 adjacents sont désorientées l’une par rapport à l’autre, lors de la coalescence de ces deux cristallites, le joint 560 formé à leur interface, habituellement désigné joint de grains ou joint de coalescence, se formera sans dislocation pour rattraper ces désorientations. L’emplacement approximatif du joint 560 est illustré en figure 2E. La déformation des tronçons de fluage 220 permet ainsi de rattraper ces désorientations et d’obtenir des vignettes 550, 550 sans ou avec très peu de dislocations aux joints de coalescence. On rappellera que les plots 1000A1-1000A2 ne sont pas joints, en particulier ils ne sont pas joints à leurs sommets, ce qui leur permet de se déformer indépendamment les uns des autres, de sorte que les cristallites 510A1-510A2 peuvent s’orienter pour minimiser l’énergie du système.
Ainsi, à l’issue de l’étape 2E, on obtient une pluralité de vignettes 550, 550, chaque vignette 550 étant supportée par les plots 1000A1-1000A4 d’un même ensemble 1000A de plots. Deux vignettes adjacentes 550, 550 sont séparées d’une distance W2, W2 étant la distance la plus faible prise entre ces deux vignettes. W2 est mesurée dans le plan xy.
W2 dépend de W1, de la durée et de la vitesse de la croissance épitaxiale. W2 est non nulle. W2 < W1.
On note dunette la dimension maximale d’une vignette mesurée parallèlement au plan xy. Ainsi, dunette correspond à la dimension maximale d’une projection de la vignette dans un plan parallèle au plan xy. De préférence 0.8 pm < dunette 1000 pm et de préférence 1 pm < dunette 200 pm. dunette dépend de la vitesse et de la durée de la croissance épitaxiale ainsi que du nombre, de la dimension et du pas ppiot des plots d’un même ensemble. Pour réaliser des MOSFETs verticaux, dunette sera par exemple de l’ordre de quelques dizaines de pm.
La figure 2E illustre un mode de réalisation non limitatif dans lequel on réalise au sein de la couche en matériau lll-N de chaque vignette 550, 550, des couches présentant différents types de dopage. Pour réaliser ces différentes couches dopées au sein de chaque vignette 550, 550, l’homme du métier pourra mettre en œuvre les solutions connues de l’état de la technique. De préférence, le dopage de chacune de ces couches peut être réalisé lors de la croissance par épitaxie des cristall ites.
Comme illustré en figure 2F, on peut prévoir que la vignette 550 présente, depuis sa face arrière 550B tournée au regard du substrat de base 100 et jusqu’à sa face avant 550A, les couches suivantes :
- une couche 551, en matériau lll-N, présentant par exemple un dopage de type n+ ;
- une couche 552, en matériau lll-N, présentant par exemple un dopage de type n- ;
- une couche 553, en matériau lll-N, présentant par exemple un dopage de type P ;
- une couche 554, en matériau lll-N, présentant par exemple un dopage de type n+.
Cet exemple de dopage n’est pas limitatif. Par exemple, les caractéristiques, étapes et effets techniques décrits ci-dessus sont parfaitement applicables à des couches de matériau lll-N présentant certaines seulement de ces couches 551-554, ou présentant une autre combinaison de couches, ou présentant encore des couches additionnelles.
Dans les exemples illustrés en figures 2A-2F, la couche 551 est la couche formée par coalescence des cristallites qui croissent par épitaxie sur les plots 1000. Selon un autre mode de réalisation, la couche formée par coalescence des cristallites qui croissent par épitaxie sur les plots 1000 est une couche initiale, référencée 550i en figure 4, différente de la couche 551. Ce dernier mode de réalisation a pour avantage de contrôler plus précisément les dopages de la couche 551. Tous les modes de réalisation décrits ci-dessus et ci-dessous sont parfaitement remplaçables par des modes de réalisation avec ou sans couche initiale 550i entre les plots et la première couche 551. Exemples de caractéristiques pour réduire les dislocations au niveau des joints de coalescence
De manière générale, pour obtenir une coalescence des cristallites sans dislocation, on peut ajuster les paramètres suivants :
Les propriétés de « rupture mécanique » du matériau formant le tronçon de fluage à haute température sous des contraintes relativement faibles de 500MPa.
La taille dpiot suffisamment petite des plots 1000A1-1000A4 de support comparée à la distance D entre les plots d’un même ensemble 1000A, permet de créer une contrainte dans le tronçon de fluage qui soit, pour un couple de rotation donné, supérieure à la contrainte de rupture.
Par ailleurs, comme indiqué ci-dessus, on veillera à ce que la température d’épitaxie TéPitaxie rende possible le fluage du tronçon de fluage 220. En pratique, Tépitaxie — 600°C (dans le cadre d’une épitaxie par jets moléculaires), Tépitaxie^ 900°C et de préférence Tépitaxie 1000°C et de préférence TéPitaxie ^ 1100°C. Ces valeurs permettent de réduire de manière particulièrement efficace les défauts dans la vignette ou la couche épitaxiée lorsque la couche de fluage est en SiO2. En pratique, TéPitaxie 1500°C.
Afin de faciliter la formation de joints de coalescence 560 sans dislocation, il sera préférable d’appliquer les conditions suivantes :
Tépitaxie S k1 X Transition vitreuse, avec k1 = 0.8, de préférence k1 = 1 et de préférence k1 = 1 ,5.
Selon un exemple de réalisation, Tépitaxie — k2x TfUsion min, TfUsion min étant la température de fusion la plus faible parmi les températures de fusion des tronçons formant le plot. Il s’agit principalement du tronçon cristallin et du tronçon de fluage. Selon un exemple de réalisation, k2 = 0.9. Cela permet d’éviter une diffusion des espèces du matériau dont la température de fusion est la plus faible.
Ainsi, dans le cas où le plot est formé de tronçons de fluage en SiO2 et de tronçons cristallins en silicium, Tépitaxie 1296°C. En effet, TfUsion min est égale à la température de fusion du silicium puisque la température de fusion du silicium est égale à 1440°C et la température de fusion du SiO2 est égale à 1970°C.
Avantageusement, l’étape de formation des plots 1000A1-1000A4 est effectuée de sorte que dcnstaiüte / dpiot s k3, dpiot étant la dimension maximale de la section du plot 1000A1-1000A4 prise dans une direction parallèle au plan dans lequel s’étend la face supérieure substrat de base 100. Ainsi dpiot correspond à la dimension maximale d’une projection du plot dans le plan xy. dcristaiiite correspond à la dimension de la cristallite mesurée selon la même direction que dpiotau moment de la coalescence des cristallites 510A1-510B4.
Selon un exemple 100 > k3 > 1.1. De préférence, 50 > k3 > 1.5. De préférence, 5 > k3 > 2.
Selon un exemple k3 > 3, de préférence 100 > k3 > 3. De préférence, 50 > k3 > 3. De préférence, 5 > k3 > 3.
Cette caractéristique permet aux tronçons de fluage de se déformer pour encaisser de manière particulièrement efficace les contraintes mécaniques qui naissent lorsque deux cristallites adjacentes commencent à coalescer. Ainsi, cette caractéristique contribue efficacement à réduire la densité de défauts au sein des vignettes 550, 550 de nitrure que l’on obtient au final.
Exemples de réalisation d’un composant vertical à partir de vignettes en matériau lll-N
Un premier exemple de réalisation d’un composant vertical à partir de vignettes épitaxiées va maintenant être décrit en détail en référence aux figures 3A à 3J.
Une première étape consiste à fournir un empilement comprenant le substrat de base 100 supportant plusieurs vignettes 550. Chacune de ces vignettes 550 comprend une couche de matériau lll-N formée de plusieurs sous-couches, chaque sous-couche présentant des dopages de types différents. Le procédé selon l’invention ne se limite pas à un certain nombre de couches dopées, à certains types de dopage ou encore à une certaine combinaison de dopages.
Comme illustré en figure 3A, on réalise une couche d’encapsulation 600 qui recouvre les vignettes 550. Cette couche d’encapsulation 600 recouvre la fois la face arrière 550B ainsi que la face avant 550A des vignettes 550. Cette couche d’encapsulation 600 a pour fonction de stabiliser les vignettes 550 avant les étapes technologiques suivantes. Par ailleurs, elle protège la face avant 550A.
Cette couche d’encapsulation 600 est par exemple une couche diélectrique, déposée par centrifugation. Typiquement, il s’agit d’une couche de SOG (acronyme du vocable anglais Spin On Glass, signifiant verre centrifugé), comprenant essentiellement du SiO2 et éventuellement d’autres espèces.
Comme illustré en figure 3B, un substrat sacrificiel 700 est ensuite rapporté sur la couche d’encapsulation 600. Cette couche d’encapsulation 600 a ainsi également pour fonction de former une surface facilitant la fixation, par exemple par collage, avec le substrat sacrificiel 700.
Comme illustré en figure 3C, on retourne ensuite l’ensemble comprenant les deux substrats 100, 700 ainsi que les vignettes 550 maintenues dans la couche encapsulation 600.
Les étapes suivantes visent à rendre accessible la vignette 550 en matériau lll-N, comme illustré en figure 3E. Plus précisément, on cherche à rendre accessible la couche 551 qui définit la face arrière 550B de la vignette 550 du composant vertical. De préférence, cette première couche 551 est dopée n+. Cela permet d’assurer une bonne connexion électrique avec l’électrode qui sera à son contact.
Pour cela, selon un premier mode de réalisation, on retire le substrat de base 100, comme illustré en figure 3D1. Ensuite, on peut retirer l’ensemble des couches surmontant la face arrière 550B de la vignette 550. Pour cela, on peut procéder à une ou plusieurs des étapes classiques de retrait de matière, prise parmi : une étape de meulage, une étape de polissage mécanico-chimique (CMP), une étape de gravure.
Selon un autre mode de réalisation, illustré en figure 3D2, on peut procéder à une délamination mécanique au niveau des plots 1000. L’application d’une contrainte mécanique permet en particulier de rompre les plots 1000 au niveau des tronçons de fluage 220. On procède ensuite au retrait des différentes couches qui surmontent la face arrière 550B de la vignette 550. Pour cela, on peut recourir à l’une ou à plusieurs des étapes mentionnées ci-dessus de meulage, de CMP ou de gravure.
Comme illustré en figure 3E, la vignette 550 est ainsi rendue accessible. On peut prévoir de retirer une portion de l’épaisseur de cette vignette ou contraire de s’arrêter sur la face inférieure initiale 550B.
Si, comme indiqué ci-dessus, la vignette 550 présente une couche initiale 550i qui résulte de la coalescence des cristallites 510 sur les plots 1000, et qui n’est pas la couche dopée 551 , alors, on retire également cette couche initiale 550i.
Sur l’exemple non limitatif illustré sur cette figure 3E, chaque vignette 550 présente les couches suivantes depuis la face arrière 550B: une couche 551 dopée n-, une couche 552 dopée p, une couche 553 dopée n+.
Ensuite on réalise une électrode 20 permettant de former un contact ohmique avec la couche 550 en matériau lll-N. Cette étape est illustrée en figure 3F. Pour réaliser cette électrode 20, on peut rapporter une embase électriquement conductrice sur la face accessible des vignettes 550. Il s’agit typiquement d’une plaque ou d’un substrat électriquement conducteur. Il peut aussi s’agir d’une couche conductrice, d’un revêtement conducteur sur une embase ou un support quel qu’il soit.
Comme illustré en figure 3G, le substrat sacrificiel 700 est ensuite retiré.
Comme illustré en figure 3H, on réalise ensuite un masque 900 recouvrant partiellement les vignettes 550 en laissant accessible une première zone 550A1 de la face avant 550A des vignettes et en masquant une deuxième zone 550A2 de la face avant 550A des vignettes. Ainsi, pour chaque vignette 550 le masque 900 présente une ou de portions 920 qui recouvrent la deuxième zone 550A2 et une ou des ouvertures 930 qui laissent accessible la vignette 550.
De préférence, la première zone 550A1 s’étend depuis le centre de la face avant 550A des vignettes 550 et la deuxième zone 550A2 entoure la première zone 550A1. Le masque 900 s’étend jusqu’à la périphérie de la face avant 550A et recouvre également les flancs 550C des vignettes 550. Le masque 900 présente également des portions 910 qui s’étendent entre deux vignettes 550 adjacentes.
Le masque 900 est de préférence fait d’un matériau diélectrique. Il peut s’agir de SiO2.
Ce masque 900 peut être formé par gravure partielle de la couche d’encapsulation 600. Alternativement, ce masque 900 peut être formé par un dépôt puis une lithographie, ces deux étapes étant effectuées après retrait de la couche d’encapsulation 600.
Comme illustré en figure 3I, on dépose un matériau électriquement conducteur dans les ouvertures 930 du masque 900. Ce matériau conducteur forme une électrode 10 pour le composant vertical.
Le composant vertical présente alors une première électrode 10 et une deuxième électrode 20. Un courant passant de l’une de ces électrodes à l’autre traverse ainsi l’épaisseur de la couche de matériau lll-N de la vignette 550.
Sur l’exemple non limitatif illustré, le composant vertical est un transistor. L’électrode 10 fait office de source, l’électrode 20 fait office de drain. On réalise également une étape additionnelle et optionnelle pour former une électrode 30 additionnelle faisant office de grille. Pour cela, on dépose une couche électriquement conductrice, formant typiquement le métal de grille. Cette électrode 30 est déposée entre les vignettes 550 et recouvre une partie des portions 920 du masque 900. Ainsi, l’électrode 30 comprend :
- une portion 30A qui recouvre une partie des portions 920 du masque 900,
- une portion 30B qui recouvre le masque 900 sur les flancs 550C des vignettes,
- une portion 30C qui recouvre le masque 900 entre les vignettes 550.
Ainsi, dans le mode de réalisation non limitatif décrit ci-dessus, la grille est déposée sur les composants verticaux, sans être gravée. Ainsi, le procédé proposé permet de préserver les caractéristiques de la grille car on ne la grave pas. Cela permet d’améliorer considérablement les performances des composants de puissance. En particulier, cela permet d’améliorer la tension de seuil, la mobilité dans le canal et de réduire le piégeage dans l’oxyde ce qui a un impact sur la tension de seuil et sa fiabilité. Par ailleurs, la grille peut présenter une épaisseur faible.
Par exemple, les plots 1000 d’un même ensemble forment une structure en nid d’abeilles également désigné réseau en nid d’abeilles. Par exemple, chaque plot 1000 présente une forme hexagonale.
Il ressort clairement de l’exemple non limitatif décrit ci-dessus que le procédé proposé permet de s’affranchir des inconvénients associés à la gravure de délimitation des différents composants verticaux. De manière particulièrement avantageuse, les vignettes en matériau lll-N correspondent chacune dans leur forme et leur dimension à l’une des électrodes du composant vertical, par exemple à la source d’un transistor vertical. Par ailleurs, du fait de leur procédé de réalisation, le matériau des vignettes est complètement relaxé et ne contient que très peu de dislocations. Le taux de dislocation est typiquement inférieur à 1E8/cm2. De préférence il est inférieure à 1E7/cm2, de préférence il est de l’ordre de 1E6/cm2.
Le procédé proposé permet ainsi d’obtenir un composant vertical, ici un transistor, à base d’un matériau lll-N présentant une épaisseur importante, une grande pureté et une faible densité de dislocations.
Par ailleurs, un avantage considérable du procédé proposé est la réduction de coût de revient et l’augmentation de diamètre des plaques par rapport aux solutions basées sur des plaques de GaN freestanding ou bulk (autoportantes ou massives), qui n’existent qu’en diamètre inférieur ou égale à 100mm. Actuellement la solution la plus connue pour fabriquer les plaques GaN freestanding est l’épitaxie de couches par HVPE (Hybrid Vapor Phase Epitaxy - épitaxie en phase vapeur hybride) sur substrat comme le saphir. La croissance se fait de façon à diminuer la densité de dislocations en surface, et pour avoir une couche finale qui fait quelques centaines de pm d’épaisseur. Avec ces solutions connues, le substrat saphir peut donc être retiré, en laissant une couche de GaN qui pourrait être utilisée comme plaque. Cette solution est longue et coûteuse. En outre elle est difficile à mettre en œuvre sur des plaques de grand diamètre.
A contrario, en réalisant une croissance de vignettes comme indiqué ci-dessus en référence aux figures 2A à 2F, il est possible d’obtenir des plaques de silicium de 200mm ou 300mm. Avec ces vignettes on peut faire des couches de GaN très épaisses avec une faible densité de dislocations, permettant la fabrication de composants verticaux. Un avantage supplémentaire de travailler sur des plaques 200/300mm est de donner accès aux technologies très avancées qui n’existent pas pour les plaques de diamètre de 100mm. Par ailleurs, d’une manière générale dans l’industrie de la micro-électronique, l’augmentation de taille des plaques a comme intérêt de diminuer le cout pas puce et donc par produit, et d’augmenter le rendement pour chaque plaque, surtout pour les gros composants, comme les composants verticaux de puissance.
Les figures 5A à 5D illustrent d’autres structures de composants que l’on peut obtenir en mettant en œuvre le procédé selon l’invention.
Les structures de ces figures 5A à 5D sont de préférence réalisées à partir d’une vignette 550 comme celle illustrée en figure 4.
La vignette 550 de la figure 4 peut être obtenue en mettant en œuvre le procédé décrit ci-dessus en référence aux figures 2A à 2F. Cette vignette 550 comporte les couches 550i, 551, 552, 553, 554 décrites précédemment. Comme mentionné ci- dessus, il est possible d’obtenir une vignette dépourvue de la couche initiale 550i.
La figure 5A illustre un transistor vertical proche de celui illustré en figure 3J. En effet, ce transistor vertical comprend :
- une source 10 et un drain 20 disposés respectivement sur les faces 550A et 550B de la couche en matériau lll-N, la face 550A étant formée par la quatrième couche 554 et la face 550B étant formée par la première couche 551 ,
- une grille 30 disposée sur les flancs 550C de la vignette et entourant ainsi la couche en matériau lll-N sur une partie au moins de sa hauteur.
Sur cet exemple, la grille 30 est directement au contact des couches 553 et 554. Elle n’est pas au contact de la couche 552.
La figure 5B illustre un autre exemple de transistor vertical dans lequel la grille 30 est gravée à travers au moins certaines des couches dopées du matériau lll-N. Dans cet exemple la grille 30 traverse les couches 554 et 553. La source 10 s’étend sur la face avant 550A et entourant la grille 30. Naturellement, la source 10 est disposée à distance de la grille 30 pour éviter tout court-circuit.
Les figures 5C et 5D illustrent des composants verticaux proches de ceux illustrés sur les figures 5A et 5B respectivement à la différence que des portions latérales des couches 553 et 554 recouvrent une partie des flancs 552F de la couche 552. Les portions de couches 553 et 554 qui recouvrent les flancs 552F sont référencés 553A et 554A.
La croissance sur des plots, mesa ou ilôts s’effectue bien souvent sur toutes les surfaces, avec une vitesse plus ou moins importante, selon les conditions de croissance et l’orientation des flancs de la couche en matériau lll-N. Cela pourrait être problématique pour la croissance de la jonction p-n en surface de la vignette 550. En effet pendant la croissance de ces couches en surface, on pourrait avoir également la croissance d’une jonction p-n sur les flancs. Bien que cette épaisseur soit habituellement faible, cette jonction pourrait donner des chemins de conduction non maitrisés et générer un courant de fuite important car il serait alors difficile de le contrôler avec la grille. Les performances du transistor seraient alors fortement détériorées.
Dans le cadre de la présente invention, il est possible de tirer avantage de cet aspect. En effet, si les épaisseurs e553A et e554A du matériau lll-N (typiquement des couches p et n, de préférence pGaN et nGaN) sont bien ciblées, avec le bon dopage, on peut assurer que la jonction soit complètement déplétée. Les couches 553A, 554A qui croissent sur les flancs 552F n’ont alors pas de porteurs libres, et présenteront une forte résistivité. Elles formeront alors une barrière empêchant que des électrons ne parviennent en surface des flancs de la vignette 550. Cette jonction p-n désertée fait alors office de couches de passivation pour les flancs de la vignette 550. Cela évite d’avoir à rajouter des couches spécifiques de passivation. Le procédé de réalisation du composant est alors simplifié et son coût de revient réduit.
De préférence, la croissance des couches 553, 554 est effectuée de sorte à ce que les portions latérales 553A et 554A recouvrent toute la hauteur des flancs 552F de la deuxième couche 552. Ainsi, les flancs 552F de la deuxième couche 552 sont entièrement protégés et ne sont plus accessibles.
Dans chacune des modes de réalisation décrits ci-dessus en référence aux figures 4 à 5D, un seul composant et une seule cellule sont réalisées par vignette. Selon un autre mode de réalisation, on peut réaliser plusieurs composants ou plusieurs cellules sur une même vignette. Ainsi, par exemple, on peut prévoir plusieurs grilles à travers au moins certaines des couches dopées du matériau lll-N d’une même vignette. Ainsi, la même vignette est au contact de plusieurs grilles. Plusieurs composants sont alors réalisés par vignettes. En effet, notamment pour les technologies MOS, il existe un intérêt à faire plusieurs cellules ou composants sur une même vignette. Un composant peut aussi être composé de plusieurs cellules, chacune avec une grille. Ce mode de réalisation est particulièrement intéressant si les bords de vignettes ou mesas présentent trop d’impuretés pour avoir un très faible dopage. Dans ce cas, il sera alors intéressant de réaliser de grosses vignettes avec plusieurs cellules pour chaque vignette.
Les paragraphes ci-dessous donnent des détails, pour un exemple de réalisation non limitatif, des différentes couches formant le matériau lll-N. Dans cet exemple non limitatif, le matériau lll-N est à base de GaN. De préférence le matériau lll-N est du GaN.
Par exemple la première couche 551 peut présenter une épaisseur e551 comprise entre 1 et 5pm (10-6 mètres), de préférence comprise entre 1 et 3pm, de préférence de l’ordre de 2pm. Cette première couche 551 présente un dopage de type n+. Cela permet d’assurer une conduction électrique de bonne qualité avec la deuxième électrode 20. Par exemple cette première couche 551 présente un niveau de dopage supérieur ou égal à 5.1017 atomes par centimètre cube (at/cm3) et de préférence de l’ordre de 5.1018 at/cm3. Par exemple la première couche présente un niveau de dopage de préférence de l’ordre de 5.1018 at/cm3. Comme illustré en figure 3D à 13D, la première couche 551 s’étend d’un flanc 550C à l’autre de la vignette 550. Elle s’étend sur toute la surface de la vignette 550. La surface de la vignette est prise en projection sur un plan parallèle (plan xy) dans lequel s’étend principalement la face supérieure du substrat 100.
La deuxième couche 552 peut présenter une épaisseur e552 d’au moins 8pm (10-6 mètres) et de préférence d’au moins 10pm. Ainsi, cette couche 552, relativement épaisse, convient parfaitement bien aux composants de puissance. La deuxième couche 552 présente un niveau de dopage supérieur ou égal à 1.1015 at/cm3 et de préférence de l’ordre de 1.1016 at/cm3. La deuxième couche 552 présente un dopage de type n-. Comme illustré en figure 3E à 13D, la deuxième couche 552 s’étend d’un flanc 550C à l’autre de la vignette 550, sauf dans les modes de réalisation où elle se trouve recouverte, au niveau des flancs, par une troisième 553 ou une quatrième couche 554. La deuxième couche 552 s’étend sur toute la surface de la vignette 550.
La troisième couche 553 peut présenter une épaisseur e553 d’au moins 100 nm (10-9 mètres) et de préférence de moins de 1pm. De préférence l’épaisseur e553 est comprise entre 300 et 700 nm. Selon un exemple, l’épaisseur e553 est égale à 500 nm. La troisième couche présente un niveau de dopage supérieur ou égal à 5.1017 at/cm3 et de préférence de l’ordre de 1.1018 at/cm3. Elle présente un dopage de type p. Comme illustré en figure 3E à 9, la troisième couche 553 s’étend d’un flanc 550C à l’autre de la vignette 550 sauf dans les modes de réalisation où elle se trouve recouverte, au niveau des flancs, par une quatrième couche 554. La troisième couche 553 s’étend sur toute la surface de la vignette 550.
La quatrième couche 554 peut présenter une épaisseur e554 d’au moins 50 nm (10-9 mètres). De préférence l’épaisseur e554 est comprise entre 50 et 300 nm. De préférence l’épaisseur e554 est de l’ordre de 100 nm. La quatrième couche 554 présente un niveau de dopage supérieur ou égal à 5.1017 at/cm3 et de préférence de l’ordre de 1.1018 at/cm3. Elle présente un dopage de type n+. Cela permet d’assurer une conduction électrique de bonne qualité avec la première électrode 10. Comme illustré en figure 3E à 5D, la quatrième couche 553 s’étend d’un flanc 550C à l’autre de la vignette 550. Elle s’étend sur toute la surface de la vignette 550.
La figure 7 illustre une autre structure de composants que l’on peut obtenir en mettant en œuvre le procédé selon l’invention. Cette structure est de préférence réalisée à partir d’une vignette 550 comme celle illustrée en figure 6.
La vignette 550 de la figure 6 peut être obtenue en mettant en œuvre le procédé décrit ci-dessus en référence aux figures 2A à 2F. Cette vignette 550 comporte les couches 550i, 551 , 552 décrites précédemment. Comme mentionné ci-dessus, il est possible d’obtenir une vignette dépourvue de la couche initiale 550i.
La figure 7 illustre une diode, par exemple de type Schottky. Ce composant vertical comprend :
- une électrode, par exemple une anode, faisant par exemple office de source 10 disposée sur la face 550A de la couche en matériau lll-N formée par la deuxième couche 552,
- une électrode, par exemple une cathode, faisant par exemple office de drain 20 disposé sur la face 550B définie par la première couche 551 en matériau lll-N.
Selon un exemple non limitatif, les couches 551 , 552 présentent les caractéristiques, en termes d’épaisseur et/ou de niveau de dopage, mentionnées ci- dessus à propos du mode de réalisation illustré en figures 5A à 5D.
La figure 9 illustre une autre structure de composant que l’on peut obtenir en mettant en œuvre le procédé selon l’invention. Cette structure est de préférence réalisée à partir d’une vignette 550 comme celle illustrée en figure 8.
La vignette 550 de la figure 8 peut être obtenue en mettant en œuvre le procédé décrit ci-dessus en référence aux figures 2A à 2F. Cette vignette 550 comporte les couches 550i, 551, 552, 553 décrites précédemment. Comme mentionné ci-dessus, il est possible d’obtenir une vignette dépourvue de la couche initiale 550i.
La figure 9 illustre une diode, par exemple de type p-i-n. Ce composant vertical comprend :
- une anode, par exemple une source 10, disposée sur la face 550A de la couche en matériau lll-N formée par la troisième couche 553,
- une cathode, par exemple un drain 20, disposé sur la face 550B définie par la première couche 551 en matériau lll-N.
Selon un exemple non limitatif, les couches 551 , 552, 553 présentent les caractéristiques, en termes d’épaisseur et/ou de niveau de dopage, mentionnées à propos du mode de réalisation illustré en figures 5A à 5D.
Exemple de réalisation illustré en figures 10A à 10G
En référence aux figures 10A à 10G un autre exemple de réalisation d’un composant vertical va être décrit en détail.
Comme illustré en figure 10A, une première étape consiste à fournir un empilement comprenant des vignettes 550 soutenues chacune par un ensemble de plots solidaires du substrat de base 100.
Dans cet exemple, chaque vignette correspond à la vignette 550 illustrée en figure 6. Néanmoins, l’exemple qui suit convient parfaitement à l’utilisation de vignettes différentes, notamment celles illustrées en figure 4, 5C ou 8.
Des premières étapes comprennent l’encapsulation des vignettes dans une couche d’encapsulation 600 et la fixation d’un substrat sacrificiel 700. Ces étapes, dont le résultat est illustré en figure 10B, correspondent à celles décrites ci-dessus en référence aux figures 3A et 3B.
L’empilement est ensuite retourné comme illustré en figure 10C.
Les plots sont ensuite retirés et la face arrière 550B de la couche en matériau III- N est mise à nu, comme illustré en figure 10D. Pour cela, on peut procéder aux étapes décrites ci-dessus en référence aux figures 3D1 à 3E.
La deuxième électrode 20 est ensuite formée. Pour cela, on peut par exemple rapporter une embase conductrice 20 sur la face arrière 550B. Cette étape correspond à celle décrite ci-dessus en référence à la figure 3F.
La première électrode 10 est ensuite formée. Pour cela, on peut par exemple ouvrir la couche d’encapsulation 600 pour rendre accessibles la face avant 550A de la couche de matériau lll-N. Cette étape correspond à celle décrite ci-dessus en référence à la figure 3G. On notera qu’il est possible de réaliser la première électrode 10 avant la deuxième électrode 20. Exemple de réalisation illustré en figures 11A à 11D
En référence aux figures 11 A à 11 D un autre exemple de réalisation d’un composant vertical va être décrit en détail.
Comme illustré en figure 11 A, une première étape consiste à fournir un empilement comprenant des vignettes 550 soutenues chacune par un ensemble de plots solidaires du substrat de base 100.
Dans cet exemple, chaque vignette présente les couches 551 et 552. Ainsi, dans cet exemple, la couche initiale 550i réalisée par coalescence des cristallites au sommet des plots, est directement la première couche fonctionnelle 551. Naturellement, l’exemple qui suit convient parfaitement à l’utilisation de vignettes différentes, notamment à l’une quelconque des vignettes illustrées en figure 4, 5C, 6 ou 8.
Une première étape comprend l’encapsulation des vignettes 550 dans une couche d’encapsulation 600.
La première électrode 10 est ensuite formée. Pour cela, on peut par exemple ouvrir la couche d’encapsulation 600 pour rendre accessible la face avant 550A de la couche de matériau lll-N. Le résultat de cette étape est illustré en figure 11B.
Avant ou après la formation de la première électrode 10, on réalise une ouverture 110, à travers le substrat de base 100 et de sorte à rendre accessible la première couche 551 de chaque vignette 550. Cette ouverture 110 peut être réalisée par gravure à travers un masque. Lors de cette gravure, on peut prévoir de retirer les plots qui sont situés au droit de l’ouverture 110. Cette étape est illustrée en figure 11C.
Comme illustré en figure 11 D, on remplit l’ouverture 110 avec un matériau électriquement conducteur, définissant ainsi la deuxième électrode 20. Dans cet exemple, cette électrode 20 peut être qualifiée de TSV (through silicon via - via traversant le silicium). De préférence, l’ouverture 110 est entièrement remplie. Le dépôt de matériau électriquement conducteur forme de préférence une couche présentant une face inférieure continue servant de base à l’empilement.
On notera que, selon un mode de réalisation alternatif, l’ouverture 110 ainsi que la deuxième électrode 20 peuvent être réalisées avant la formation de la première électrode 10.
Par ailleurs, on notera que la couche d’encapsulation 600 n’est qu’optionnelle. On peut mettre en œuvre ce mode de réalisation avec un via débouchant sur la première couche 551 sans nécessairement prévoir de couche d’encapsulation 600.
Ce mode de réalisation présente pour avantage de réduire considérablement le nombre d’étapes. En particulier, il n’est pas nécessaire d’opérer des étapes destinées à retirer les plots. Ce mode de réalisation est aussi intéressant pour assurer une conductivité thermique entre la vignette et le substrat.
Ainsi, dans les modes de réalisation des figures 5A à 11 D, l’une parmi la première 10 et la deuxième 20 électrodes est située sur la première face 550A de la vignette 550 et l’autre parmi la première 10 et la deuxième 20 électrodes est située sur la deuxième 550B face de la vignette 550. Cela permet que le courant passant d’une électrode à l’autre traverse toute l’épaisseur des première et deuxième couches, ce qui améliore considérablement les performances du dispositif.
Exemple de réalisation illustré en figures 12A à 12E
En référence aux figures 12A à 12E un autre exemple de réalisation d’un composant vertical va être décrit en détail.
Comme illustré en figure 12A, une première étape consiste à fournir un empilement comprenant des vignettes 550 soutenues chacune par un ensemble de plots solidaires du substrat de base 100.
Dans cet exemple, chaque vignette présente les couches 550i, 551 et 552. Naturellement, l’exemple qui suit convient parfaitement à l’utilisation de vignettes différentes, notamment à l’une quelconque des vignettes illustrées en figure 4, 5C, 6 ou 8 ou 11A.
Une première étape comprend l’encapsulation des vignettes 550 dans une couche d’encapsulation 600. Cette étape est illustrée en figure 12B.
La première électrode 10 est ensuite formée. Pour cela, on peut par exemple ouvrir la couche d’encapsulation 600 pour rendre accessible la face avant 550A de la couche de matériau lll-N.
Avant ou après, ou de préférence simultanément à la formation de la première électrode 10, on peut réaliser une électrode servant de grille 30 si le composant vertical est un transistor. Comme illustré sur les figures, on prévoit de préférence que la première électrode 10 entoure la grille 30. Ainsi, la première électrode peut par exemple former sur la face avant 550A, un anneau entourant la grille 30. Pour la réalisation d’au moins une grille 30, on peut prévoir une gravure préalable au sein de la deuxième couche 552 de sorte à ce que la grille 30 pénètre en partie au moins dans cette deuxième couche 552. Le résultat de cette étape est illustré en figure 12C.
Avant ou après la réalisation de la première électrode 10 et de la grille 30, on réalise la deuxième électrode 20.
Pour cela, une première étape consiste à réaliser un trou également désignée via 111, depuis la face avant 550A de la vignette 550. Ce via 111 s’étend dans la couche en matériau lll-N sur une profondeur p111. p111 est configurée de sorte à rendre accessible la première couche 551. Ainsi, p111 est supérieure à la distance séparant la face avant 550A de la première couche 551. Dans cet exemple, cette distance correspond à l’épaisseur e552 de la deuxième couche 552. Cette étape est illustrée en figure 12D.
Un matériau électriquement conducteur est ensuite déposé à l’intérieur du via 111 pour réaliser la deuxième électrode 20 formant un contact électrique avec la première couche 551. Naturellement, on aura au préalable isolé électriquement les parois du via 111 pour éviter toute conduction électrique entre la deuxième électrode 20 et les couches de matériaux lll-N surmontant la première couche 551. Dans cet exemple non limitatif, seule la deuxième couche 552 surmonte la première couche 551. La ou les couches d’isolation électrique du via 111 sont référencées 25 en figure 12E.
Dans cet exemple non limitatif, le composant vertical est un transistor, la première électrode 10 et la deuxième électrode 20 formant alors effectivement le drain est la source.
Cette structure de composant vertical, avec une électrode traversante, ainsi que le procédé de réalisation, sont parfaitement applicables à des composants verticaux autres que des transistors. Pour réaliser une diode par exemple, on pourra procéder aux mêmes étapes, les étapes de réalisation de la grille étant alors naturellement supprimées.
Ce mode de réalisation présente pour avantage de réduire considérablement le nombre d’étapes. En particulier, il n’est pas nécessaire d’opérer des étapes destinées à retirer les plots. Par ailleurs, il autorise les contacts avec les première 10 et deuxième 20 électrodes depuis la même face du composant.
Exemple de réalisation illustré en figures 13A à 13G
En référence aux figures 13A à 13G un autre exemple de réalisation d’un composant vertical va être décrit en détail.
L’étape illustrée en figure 13A correspond à celle décrite ci-dessus en référence à la figure 10A.
Un substrat sacrificiel 700 est ensuite rapporté sur la face avant 550A de la vignette 550. Cette étape, illustré en figure 13B, est donc proche de celle illustrée en figure 10B, à la différence près que ce substrat sacrificiel 700 est rapporté directement sur les vignettes 550 et qu’il n’y a pas de couche encapsulation 600.
L’empilement est ensuite retourné. Le substrat de base 100 est retiré. Ce retrait peut être effectué de manière mécanique. Lors de ce retrait, la plupart des plots sont cassés, notamment au niveau de leur portion de fluage 220. Cette étape est illustrée en figure 13C.
Comme illustré en figure 13D, la première couche 551 du matériau lll-N est rendue accessible. Pour cela, les portions restantes des plots sont retirées. L’éventuelle couche initiale 550i est également retirée.
L’électrode 20 est ensuite disposée au contact de la première couche 551. Pour cela, les vignettes 550 sont de préférence fixées à un substrat électriquement conducteur, comme illustré en figure 13F.
Les figures 13G illustrent le résultat des étapes suivantes. Ces étapes comprennent la formation de la première électrode 10 sur la face avant 550A les vignettes 550 et la formation d’une couche de passivation 610 pour isoler électriquement la vignette 550.
Par rapport aux modes de réalisation des figures 10A à 10G, ce mode de réalisation présente pour avantage de réduire le nombre d’étapes en évitant la formation de la couche d’encapsulation 600.
Au vu de la description qui précède, il apparaît clairement que la présente invention propose une solution particulièrement efficace pour obtenir des composants micro-électroniques verticaux à base d’un matériau lll-N présentant une grande pureté, une faible densité de dislocations et une forte épaisseur, typiquement une épaisseur supérieure à 8pm.
Ainsi, l’invention est particulièrement avantageuse pour la réalisation de composants de puissance diodes et transistors en GaN, pour le marché des composants discrets sur des gammes de quelques 100V à quelques kV dans une gamme d’intensité typiquement comprise dans la gamme de 1 Ampères (A) à quelques centaines d’Ampères. D’autres applications sont naturellement envisageables.
L’invention n’est pas limitée aux modes de réalisation décrits ci-dessus.
En particulier, les exemples ci-dessus décrivent certains exemples de couches de matériau lll-N formée de plusieurs sous-couches présentant des dopages différents. Le procédé selon l’invention ne se limite pas à un certain nombre de couches dopées, à certains types de dopage ou encore à certaines combinaisons de couches dopées.
Par ailleurs, dans tous les exemples décrits ci-dessus, la première électrode 10 peut être réalisée avant ou après la deuxième électrode 20.

Claims

44 REVENDICATIONS
1. Procédé de réalisation d’un composant microélectronique dit vertical comprenant au moins une couche à base d’un matériau lll-N, le procédé comprenant les étapes successives suivantes: fournir un empilement comprenant une pluralité de plots (1000A1- 1000B4) s’étendant depuis un substrat de base (100), les plots (1000A1-1000B4) étant répartis sur le substrat de base (100) de manière à former plusieurs ensembles (1000A, 1000B) de plots (1000A1-1000B4), au moins certains des plots (1000A1-1000B4) de l’ensemble comprenant au moins:
• un sommet (1010) destiné à former une couche de germination,
• un tronçon cristallin (300),
• un tronçon de fluage (220), formé en un matériau présentant une température de transition vitreuse Transition vitreuse, le tronçon cristallin (300) surmontant le tronçon de fluage (220), faire croître par épitaxie une cristallite (510A1-510B4) en matériau lll-N sur certains au moins des sommets (1010) desdits plots (1000A1- 1000B4) et poursuivre la croissance épitaxiale des cristallites (510A1- 510B4) jusqu’à coalescence des cristallites (510A1-510B4) portées par les plots (1000A1-1000B4) adjacents d’un même ensemble (1000A, 1000B), de manière à former sur chaque ensemble (1000A, 1000B) une vignette (550, 550) en matériau lll-N, interrompre la croissance épitaxiale des cristallites (510A1-510B4) avant que des cristallites (510A1-510B4) appartenant à deux ensembles (1000A, 1000B) distincts n’entrent en coalescence, de sorte à ce que les vignettes (550, 550) de chaque ensemble (1000A, 1000B) soient distantes les unes des autres, le procédé comprenant au moins une étape de dopage du matériau lll-N des vignettes (550, 550) de sorte qu’au moins certaines des vignettes (550, 550) comprennent au moins : 45
• une première couche (551) à base du matériau lll-N et qui présente un premier dopage pris parmi les types de dopage n+, n- et p,
• une deuxième couche (552) à base du matériau lll-N et qui présente un deuxième dopage pris parmi les types de dopage n+, n- et p, les types des premier et deuxième dopages étant différents, les première (551) et deuxième (552) couches étant empilées dans la vignette (550), selon une direction dite verticale, entre une première face (550A) et une deuxième face (550B) de la vignette (550), le procédé comprenant en outre au moins : la réalisation d’une première électrode (10) et la réalisation d’une deuxième électrode (20) situées sur la vignette (550, 550) et configurées de sorte qu’un courant passant d’une électrode (10, 20) à l’autre traverse au moins la deuxième couche (552) dans toute son épaisseur e552, l’épaisseur e552 étant prise selon ladite direction verticale.
2. Procédé selon la revendication précédente, dans lequel les électrodes (10, 20) sont configurées de sorte qu’un courant passant d’une électrode (10, 20) à l’autre traverse également la première couche (551) dans toute son épaisseur, les première (551) et deuxième (552) couches étant situées entre la première électrode (10) et la deuxième électrode (20).
3. Procédé selon la revendication précédente, dans lequel l’une parmi la première électrode (10) et la deuxième électrode (20) est située sur la première face (550A) de la vignette (550) et l’autre parmi la première électrode (10) et la deuxième électrode (20) est située sur la deuxième (550B) face de la vignette (550).
4. Procédé selon la revendication 1 , dans lequel l’une parmi la première (10) et la deuxième (20) électrodes est située sur la première face (550A) de la vignette (550) et l’autre parmi la première (10) et la deuxième (20) électrodes s’étend, selon la direction verticale, depuis la première face (550A) et jusqu’à la première couche (551) en traversant la deuxième couche (552).
5. Procédé selon l’une quelconque des revendications précédentes, dans lequel la première couche (551) présente une épaisseur e551 comprise entre 1 et 5pm (10'6 mètres), de préférence comprise entre 1 et 3pm, de préférence de l’ordre de 2pm. 46
6. Procédé selon l’une quelconque des revendications précédentes, dans lequel la première couche (551) présente un niveau de dopage supérieur ou égal à
5.1017 atomes par centimètre cube (at/cm3) et de de préférence de l’ordre de
5.1018 at/cm3.
7. Procédé selon l’une quelconque des revendications précédentes, dans lequel la deuxième couche (552) présente une épaisseur e552 d’au moins 8pm (10'6 mètres) et de préférence d’au moins 10pm.
8. Procédé selon l’une quelconque des revendications précédentes, dans lequel la deuxième couche (552) présente un dopage de type n- avec un niveau de dopage supérieur ou égal à 1.1015 at/cm3 et de préférence de l’ordre de 1.1016 at/cm3.
9. Procédé selon l’une quelconque des revendications précédentes, dans lequel lesdites vignettes (550, 550) comprennent uniquement les couches suivantes : ladite première couche (551) et ladite deuxième couche (552), le composant formant de préférence une diode de type Schottky.
10. Procédé selon l’une quelconque des revendications 1 à 8, dans lequel lesdites vignettes (550, 550) comprennent les couches suivantes : ladite première couche (551), ladite deuxième couche (552), et une troisième couche (553) surmontant la deuxième couche (552) et présentant de préférence un dopage de type p, positionnée de sorte que la deuxième couche (552) soit située entre les première (551) et troisième (553) couches, le composant formant de préférence une diode de type p-i- n ou un transistor.
11 . Procédé selon la revendication précédente, dans lequel les vignettes (550, 550) comprennent uniquement les couches suivantes : ladite première couche (551), ladite deuxième couche (552), et ladite troisième couche (553), le composant formant de préférence une diode de type p-i-n.
12. Procédé selon la revendication 10, dans lequel les vignettes (550, 550) comprennent les couches suivantes : ladite première couche (551), ladite deuxième couche (552), ladite troisième couche (553) ainsi qu’au moins une quatrième couche (554) surmontant la troisième couche (553) et présentant de préférence un dopage de type n+, le composant formant de préférence un transistor.
13. Procédé selon la revendication précédente, dans lequel le procédé comprend également une étape de réalisation d’une grille (30) pour le transistor.
14. Procédé selon l’une quelconque des deux revendications précédentes, dans lequel la quatrième couche (554) présente une épaisseur e554 d’au moins 50 nm, la deuxième couche présentant un dopage de type n+.
15. Procédé selon l’une quelconque des trois revendications précédentes, dans lequel: lors de la croissance de la troisième couche (553), une première portion latérale (553A) croit par épitaxie sur des flancs (552F) de la deuxième couche (552), lors de la croissance de la quatrième couche (554), une deuxième portion latérale (554A) croit par épitaxie sur les flancs (552F) de la deuxième couche (552) et sur la première portion latérale (553A), la croissance et le niveau de dopage de la troisième couche (553) et de la quatrième couche (554) étant contrôlés de sorte que les première (553A) et deuxième (554A) portions latérales forment une barrière électriquement isolante.
16. Procédé selon l’une quelconque des revendications précédentes, dans lequel le procédé comprend au moins une étape de retrait des plots (1000A1-1000B4).
17. Procédé selon la revendication précédente, dans lequel l’au moins une étape de retrait des plots (1000A1-1000B4) est effectuée avant la réalisation de la première électrode (10) et avant la réalisation de la deuxième électrode (20).
18. Procédé selon la revendication 16, dans lequel l’au moins une étape de retrait des plots (1000A1-1000B4) est effectuée après la réalisation de la première électrode (10) et avant la réalisation de la deuxième électrode (20).
19. Procédé selon l’une quelconque des revendications 1 à 15, dans lequel on conserve les plots (1000A1-1000B4) après la réalisation de la première électrode (10) et après la réalisation de la deuxième électrode (20).
20. Procédé selon l’une quelconque des revendications 1 à 15, dans lequel le procédé comprend, après la réalisation d’une vignette (550, 550) sur chaque ensemble (1000A, 1000B) de plots (1000A1-1000B4), la deuxième face (550B) étant tournée au regard des plots (1000A1-1000B4):
Fixer un substrat de manipulation (700) sur l’empilement de sorte que les vignettes (550, 550) et les plots (1000A1-1000B4) soient situés entre le substrat de base (100) et le substrat de manipulation (700),
Retirer le substrat de base (100),
Rendre accessible la deuxième face (550B) des vignettes (550, 550), ce qui comprend le retrait des plots (1000A1-1000B4),
Former la deuxième électrode (20) sur la deuxième face (550B), la deuxième électrode (20) étant de préférence un substrat conducteur rapporté sur la deuxième face (550B), Rendre accessible une partie au moins de la première face (550A) des vignettes (550, 550),
Former la première électrode (10) sur la première face (550A).
21. Procédé selon la revendication précédente, dans lequel le procédé comprend, avant la fixation d’un substrat de manipulation (700), la réalisation d’une couche d’encapsulation (600) encapsulant les vignettes (550, 550) et recouvrant la première face (550A).
22. Procédé selon la revendication 20, dans lequel le procédé comprend, après le retrait des plots (1000A1-1000B4), la réalisation d’une couche d’encapsulation (600) encapsulant les vignettes (550, 550) et recouvrant la première face (550A), la première électrode (10) étant formée à travers la couche d’encapsulation (600).
23. Procédé selon l’une quelconque des revendications 20 ou 21, dans lequel rendre accessible une partie au moins de la première face (550A) des vignettes (550, 550), comprend mettre entièrement à nu la première face (550A) des vignettes (550, 550).
24. Procédé selon l’une quelconque des revendications 20 ou 21, dans lequel la première électrode (10) est formée de sorte à ne pas recouvrir une zone centrale (550A1) de la première face (550A), par exemple destinée à recevoir une électrode (10) formant une grille (30) de transistor, et à s’étendre sur une zone périphérique (550A2) entourant la zone centrale (550A1).
25. Procédé selon l’une quelconque des revendications 20 à 22, dans lequel rendre accessible une partie au moins de la première face (550A) des vignettes (550, 550), comprend retirer une partie de la couche d’encapsulation (600) de sorte à créer dans la couche d’encapsulation (600) une ouverture rendant accessible une partie seulement de la première face (550A) des vignettes (550, 550), la première électrode (10) étant formée à travers ladite ouverture.
26. Procédé selon l’une quelconque des revendications 1 à 15, dans lequel le procédé comprend, après la réalisation d’une vignette (550, 550) sur chaque ensemble (1000A, 1000B) de plots (1000A1-1000B4), la deuxième face (550B) étant tournée au regard des plots (1000A1-1000B4):
Réaliser au moins une ouverture (110) pour chaque vignette (550, 550) à travers le substrat de base (100) et les plots (1000A1-1000B4) de sorte à rendre accessible une partie au moins de la deuxième face (550B) des vignettes (550, 550), optionnellement en conservant certains plots (1000A1-1000B4), 49
Former la deuxième électrode (20) sur la deuxième face (550B), par remplissage de ladite ouverture (110) par un matériau électriquement conducteur,
- Avant ou après la réalisation de l’au moins une ouverture (110), former la première électrode (10) sur la première face (550A).
27. Procédé selon l’une quelconque des revendications 1 à 15, dans lequel le procédé comprend, après la réalisation d’une vignette (550, 550) sur chaque ensemble (1000A, 1000B) de plots (1000A1-1000B4), la deuxième face (550B) étant tournée au regard des plots (1000A1-1000B4):
Réaliser au moins un trou (111) pour chaque vignette (550, 550), le trou (111) s’étendant depuis la première face (550A) et au moins jusqu’à la première couche (551),
Former la deuxième électrode (20) par remplissage du trou (111) avec un matériau électriquement conducteur,
Former la première électrode (10) sur la première face (550A).
28. Procédé selon l’une quelconque des revendications précédentes, dans lequel la croissance épitaxiale est effectuée à une température TéPitaxie, telle que : Tépitaxie — k1 X Tfransition vitreuse, avec k1 S 0,8.
29. Procédé selon l’une quelconque des revendications précédentes, dans lequel le matériau lll-N est un nitrure d’au moins l’un parmi le gallium (Ga), l’indium (In) et l’aluminium (Al).
30. Procédé selon l’une quelconque des revendications précédentes, dans lequel le matériau lll-N est à base de GaN, de préférence le matériau lll-N est du GaN.
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