FR2896368A1

FR2896368A1 - Appareil pour ameliorer l'efficacite du microprogramme pour une interface serie multitrame

Info

Publication number: FR2896368A1
Application number: FR0600455A
Authority: FR
Inventors: Frederic Schumacher
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 2006-01-18
Filing date: 2006-01-18
Publication date: 2007-07-20
Anticipated expiration: 2026-01-18
Also published as: US7353300B2; US20070168580A1; FR2896368B1

Abstract

Un contrôleur de réseau série contient une logique de commande pour analyser et déterminer la durée d'une fenêtre de temps de trame appropriée. Des champs de données dans une transmission sont vérifiés. Le nombre de champs de données plus une marge pour un supplément de tramage des données est calculé pour déterminer la durée de fenêtre de temps de trame. Un minuteur est programmé avec la durée de fenêtre calculée. Le minuteur fonctionne jusqu'à écoulement de cette durée. À la valeur de fenêtre de temps de trame, un drapeau prêt à émettre est démasqué, permettant l'achèvement de la trame avec une marge appropriée. Supervisant le calcul de fenêtre de temps de trame, les opérations du minuteur et la gestion des interruptions, la logique de commande soulage un noyau de microprocesseur et d'autres ressources système des détails de synchronisation du réseau. Elle libère ainsi des ressources système pour d'autres applications.

Description

APPAREIL POUR AMÉLIORER L'EFFICACITÉ DU MICROPROGRAMME POUR UNE INTERFACE

SÉRIE MULTITRAME

DOMAINE TECHNIQUE La présente invention concerne des dispositifs d'interface réseau série. Plus particulièrement, l'invention concerne un dispositif pour gérer une attribution de temps multitrame maximale dans un protocole de communication.

ART D'ARRIERE-PLAN Des systèmes de commande électroniques intégrés incorporent des communications série entre un contrôleur, des composants de sous-système, des périphériques et d'autres contrôleurs. Des systèmes de communication série peuvent être peu onéreux, fonctionner de manière fiable et faciliter l'introduction de nouvelles techniques quand ils sont utilisés dans un environnement incorporant des normes appropriées. Un protocole, connu sous le terme de bus de réseau local d'interconnexion (en anglais local interconnect network, LIN) est un exemple d'une norme de transmission série répondant aux prescriptions d'un système de commande électronique.

Avec référence à la figure 1, une architecture de microcontrôleur d'art antérieur 100 incorpore un contrôleur LIN 109. Un noyau de microprocesseur 190 est relié par un bus d'adresse 110 et une ligne de sélection de lecture/écriture (R/W) 113 à une mémoire sur puce 105, un minuteur 106, une interface de bus externe (EBI) 103 et un récepteur/émetteur asynchrone universel (UART) 107. Le bus d'adresse 110 est relié aussi à un décodeur d'adresse 101. Un bus d'écriture 111 assure la connexion entre une sortie du noyau de microprocesseur 190 et la mémoire sur puce 105, le minuteur 106, l'EBI 103 et l'UART 107. Un bus de lecture 112 assure la liaison entre une sortie de multiplexeur (mux) de données 104 et une entrée du noyau de microprocesseur 190. Un bus de lecture de mémoire sur puce 121 est relié à la mémoire sur puce 105, un bus de lecture de minuteur 122 est relié au minuteur 106, un bus de lecture d'interface externe 120 est relié à l'EBI 103, et un bus de lecture UART 123 est relié à l'UART 107, chacun étant relié à une entrée séparée du multiplexeur de données 104. Le décodeur d'adresse 101 produit au maximum un de quatre signaux de sélection différents sur une de quatre lignes de sélection respectives. Les quatre lignes de sélection sont une ligne de sélection de mémoire sur puce 131 reliant à la mémoire sur puce 105, une ligne de sélection de minuteur 132 reliant au minuteur 106, une ligne de sélection d'interface de bus externe 130 reliant à l'EBI 103, et une ligne de sélection d'UART 133 reliant à l'UART 107. Chacune des quatre lignes de sélection est également reliée au multiplexeur de données 104. Un contrôleur d'interruption 102 est relié à une ligne d'interruption de minuteur 142 provenant du minuteur 106 et à une ligne interruption d'UART 143 provenant de l'UART 107. Le contrôleur d'interruption 102 est relié au noyau de microprocesseur 190 par le biais d'une ligne d'interruption de processeur 140. À l'UART 107, une ligne d'émission de données TXD et une ligne de réception de données RXD sont reliées à un émetteur-récepteur LIN 108 respectivement. Un bus LIN série bidirectionnel 181 est relié à l'émetteur-récepteur LIN 108. Avec référence à la figure 2, une trame UART 200 commence par un bit de début assurant la transition entre un niveau logique haut (VDD) à un niveau logique bas (GND). Le bit de début est suivi de huit bits de données B0-B7 et d'un bit d'arrêt. Chacun des bits de trame UART a une longueur d'une période de bit (Tbit). Avec référence à la figure 3, un contrôleur LIN d'art antérieur 109 (figure 1) est relié à travers un bus périphérique de microcontrôleur bidirectionnel 350 au noyau de microprocesseur 190 (figure 1). Une ligne d'horloge 353 est reliée à une interface utilisateur LIN 304, un émetteur LIN 301, un récepteur LIN 303 et un générateur de vitesse de transmission (en bauds) 302. L'interface utilisateur LIN 304 contient un registre d'identifiants (en anglais, identifier register, IDR) 306, un registre de maintien d'émission (en anglais transmit hold register, THR) 308, un registre de mode (MODE) 310, un registre de contrôle (CTRL) 312, un registre de maintien de réception (en anglais receive hold register, RHR) 316 et un registre d'état 314 contenant deux drapeaux de synchronisation. Les signaux de drapeau de synchronisation dans le registre d'état 314 sont un drapeau prêt à émettre TXRDY et un drapeau prêt à recevoir RXRDY. L'émetteur LIN 301 contient un multiplexeur 3 pour 1 321 qui est relié au registre d'identifiants 306, au registre de maintien d'émission 308, et à un générateur de somme de contrôle 323. Une sortie du multiplexeur 3 pour 1 321 est reliée au générateur de somme de contrôle 323 et à un registre de décalage d'émission 325. Le registre de décalage d'émission 325 est relié à la ligne d'émission de données TXD (figure 1). Un automate fini (finite state machine, FSM) d'émission 327 est relié au registre d'identifiants 306, au générateur de somme de contrôle 323, au registre de décalage d'émission 325, au drapeau prêt à émettre TXRDY dans le registre d'état 314, au registre de mode 310, au registre de contrôle 312 et au générateur de vitesse de transmission 302. Le récepteur LIN 303 contient un registre de décalage de réception 335 relié à la ligne de réception de données RXD (figure 1), au registre de maintien de réception 316 et à un bloc de contrôle de somme de contrôle 333. Un automate fini (FSM) 337 est relié au bloc de contrôle de somme de contrôle 333, au registre de décalage de réception 335, au drapeau prêt à recevoir RXRDY, au registre de mode 310, au registre de contrôle 312 et au générateur de vitesse de transmission 302. Un contrôleur LIN 109 (figure 1) peut être configuré comme un maître ou comme un esclave. Sur un bus de LIN, plusieurs contrôleurs de LIN 109 peuvent être connectés, mais un seul peut agir comme un maître tandis que tous les autres contrôleurs sont connectés en tant qu'esclaves. Le maître lance la communication en envoyant un en-tête. En réponse à l'en-tête, un maître ou un des esclaves envoie une réponse.

Avec référence à la figure 4, une trame LIN 405 est composée de plusieurs trames UART 200 et est classée comme une multitrame UART. Une trame LIN 405 est composée d'un en-tête 410 et d'une réponse 415, dont chacun est une multitrame UART. L'en-tête 410 est composé d'un champ de renvoi 420, d'un champ de synchronisation 425 et d'un champ d'identifiant 430. Le champ de renvoi 420 est défini par le signal de bus transitionnant de haut à bas et maintenant un niveau logique bas pour une durée minimale de 13 Tbits. Le champ de synchronisation 425 est un modèle spécifique (la valeur de données 0x55), qui provoque le basculement régulier du bus série et est utilisé pour synchroniser la vitesse de transmission d'esclaves comparée au maître. L'émission du champ de synchronisation 425 définit un exemple d'une durée attendue typique entre deux fronts montants de toute transmission. Un champ de renvoi 420 commence toute trame LIN 405. Le champ d'identifiant 430 contient un identifiant de message (non représenté) incorporant des informations sur l'émetteur, le(s) récepteur(s), le but de la trame LIN 405, et une longueur de champ de données (non représenté). La réponse 415 est composée de 1 à N champs de données 444a, ..., 444g, 444h suivis d'un champ de somme de contrôle 450. La longueur de champ de données (N) peut avoir généralement une longueur de 1, 2, 4, ou 8 champs de données. Avec référence à la figure 5, le contrôleur LIN 109 (figure 1), configuré en tant que maître, envoie l'en-tête 410 et envoie la réponse 415 de la trame LIN 405. Le noyau de microprocesseur 190 signale le commencement du chargement du champ d'identifiant 430 dans le registre d'identifiants 306 en lançant une instruction WRITE IDENTIFIER REGISTER 515. L'en-tête 410 est amorcé pour transmission en envoyant le champ de renvoi 420 et le champ de synchronisation 425. Le champ d'identifiant 430 contient des informations identifiant la transmission du champ de réponse 415. La réception de l'instruction WRITE IDENTIFIER REGISTER 515 déclenche le FSM d'émission 327 (figure 3) pour abaisser le drapeau prêt à émettre TXRDY 555, sélectionner le registre d'identifiants 306 avec le multiplexeur 3 pour 1 321, et décaler le champ d'identifiant 430 au registre de décalage d'émission 325. Lorsque le contrôleur LIN 109 envoie la réponse 415, un drapeau prêt à émettre 540a levé est produit lorsque le champ d'identifiant 430 démarre l'émission sur la ligne d'émission de données TXD. Le drapeau prêt à émettre TXRDY qui se lève signale au noyau du microprocesseur 190 qu'un champ suivant peut être écrit dans le registre de maintien d'émission 308. Le noyau de microprocesseur 190 place un premier champ de données 444a dans le registre de maintien d'émission 308 et amorce une première instruction WRITE_THR 565a. La première instruction WRITE THR 565a pousse le FSM d'émission 327 à choisir le registre de maintien d'émission 308 avec le multiplexeur 3 pour 1 321 et à écrire le premier champ de données 444a dans le registre de décalage d'émission 325. Le drapeau prêt à émettre TXRDY 545a s'abaisse au commencement de la première instruction WRITE_THR 565a correspondant au premier champ de données 444a. Un deuxième drapeau prêt à émettre levé 540b se produit quand le premier champ de données 444a a été écrit dans le registre de décalage d'émission 325 et est prêt pour transmission sur la ligne d'émission de données TXD à l'émetteur-récepteur LIN 108 (figure 1). Des séquences correspondantes de drapeaux prêts à émettre levés 540a, 540b,

., 540g, 540h ; des instructions WRITETHR 565a, 565b, 565g, ..., 565h ; des drapeaux prêts à émettre baissés 545a, 545b, ..., 545g, 545h ; et champs de données envoyés 444a, ..., 444g, 444h se produisent comme expliqué (en détail) plus haut, jusqu'à ce qu'une réponse entière 415 soit émise. Le champ d'identifiant 430 contient des informations pour indiquer au FSM d'émission 327 combien de champs de données il y a à émettre. Une fois que le dernier champ de données 444h a été envoyé, le FSM d'émission 327 entre dans un état générer somme de contrôle (non représenté) causant la sélection du générateur de somme de contrôle 323 par le multiplexeur 3 pour 1 321 et l'écriture d'un champ de somme de contrôle 450 au registre de décalage d'émission 325. Le générateur de somme de contrôle 323 maintient une somme de contrôle pendant la transmission de la séquence de champs de données 444a, ..., 444g, 444h. Une fois que le champ de somme de contrôle 450 a été transmis, le drapeau prêt à émettre TXRDY est levé 559 par le FSM d'émission 327 signifiant la fin de la trame LIN 405. Avec référence à la figure 6, le contrôleur LIN 109 (figure 1), configuré comme un maître, envoie l'en-tête 410 et reçoit la réponse 415 de la trame LIN 405. Le noyau de microprocesseur 190 signale le commencement du chargement du champ d'identifiant 430 dans le registre d'identifiants 306 en lançant une instruction WRITE IDENTIFIER REGISTER 515. L'en-tête 410 est amorcé pour émission en envoyant le champ de renvoi 420a et le champ de synchronisation 425. Le champ d'identifiant 430 contient des informations identifiant les caractéristiques du champ de réponse 415. L'accusé de réception de l'instruction WRITE IDENTIFIER REGISTER 515 déclenche le FSM d'émission 327 (figure 3) pour abaisser le drapeau prêt à émettre TXRDY 555a, sélectionne le registre d'identifiants 306 avec le multiplexeur 3 pour 1 321, et décale le champ d'identifiant 430 au registre de décalage d'émission 325. Dans le cas du contrôleur LIN 109 recevant la réponse 415, le drapeau prêt à émettre TXRDY reste à un niveau logique bas jusqu'à la fin de la trame LIN 405. Un autre contrôleur LIN 109 (figure 1), configuré comme un esclave, répond à l'en-tête 410 en envoyant un premier champ de données 444a sur le bus de LIN, à travers l'émetteur-récepteur LIN 108 du contrôleur LIN 109 configuré comme un maître, et sur la ligne de réception de données RXD. Une fois que le premier champ de données 444a a été lu intégralement dans le registre de décalage de réception 335 (figure 3) et transféré dans le registre de maintien de réception 316, le FSM de réception 337 provoque un drapeau prêt à recevoir levé 640a. Le niveau logique haut du drapeau prêt à recevoir RXRDY signale au noyau de microprocesseur 190 que le premier champ de données 444a est prêt pour la lecture. Le noyau de microprocesseur 190 génère une première instruction READ_RHR 656a qui transfère le premier champ de données 444a et pousse le FSM de réception 337 à abaisser le drapeau prêt à recevoir 645a. Le registre de décalage de réception 335 du contrôleur LIN (maître) 109 (figure 1) reçoit une séquence de champs de données 444a, ..., 444g, 444h du contrôleur LIN ciblé (esclave) 109. Parallèlement, une séquence de champs de données 444a, ..., 444g, 444h ; une séquence de drapeaux prêts à recevoir levés 640a, ..., 640f, 640g, 640h ; une séquence d'instructions READ_RHR 656a,.. DTD: ., 656f, 656g, 656h ; et une séquence de drapeaux prêts à recevoir baissés 645a, ..., 645f, 645g, 645h se produisent comme expliqué (en détail) plus haut, jusqu'à ce qu'une réponse entière 415 soit reçue. Une fois que le dernier champ de données 444h a été reçu, le FSM de réception 337 du contrôleur LIN (maître) 109 (figure 1) entre dans un état check checksum (contrôle de somme de contrôle) (non représenté) provoquant la réception du dernier champ comme un champ de somme de contrôle 450. Le bloc de contrôle de somme de contrôle 333 maintient une somme de contrôle pendant la réception de la séquence de champs de données 444a, ..., 444g, 444h. La comparaison de la somme de contrôle maintenue avec le champ de somme de contrôle 450 est faite. Si la comparaison indique des valeurs égales pour la somme de contrôle maintenue et le champ de somme de contrôle 450, un drapeau prêt à émettre levé 559 signifie la fin de la trame LIN 405. En cas de comparaison non égale des sommes de contrôle, une erreur d'émission est envoyée au noyau de microprocesseur 190. Le noyau de microprocesseur 190 est directement impliqué dans des détails relatifs à la détermination d'une fenêtre de temps de trame LIN minimale (non représentée) et la programmation du minuteur 106. Le noyau de microprocesseur 190 a un temps système significatif pour traiter et réinitialiser les interruptions à partir du minuteur 106, l'UART 107, le contrôleur LIN 109 (figure 1) et le reste du système de commande électronique intégré. Les ressources du système impliqué dans la synchronisation et la gestion des détails de fenêtre de temps de trame LIN minimale ne sont pas disponibles pour gérer d'autres applications que le système est appelé à gérer. De plus, les interruptions du reste du système peuvent rivaliser pour être traitées par des sous-programmes de service exécutés par le noyau de microprocesseur 190. La gestion d'interruptions supplémentaires empêche le noyau de microprocesseur 190 de gérer correctement toutes les interruptions simultanément avec d'autres spécifications de ressource système dans les limites de temps de la fenêtre de temps de trame LIN minimale. L'échec du noyau de microprocesseur 190 à gérer correctement les interruptions et les ressources système pendant une fenêtre de temps de trame LIN minimale, signifie que le contrôleur LIN 109 fonctionnant comme maître n'est pas en conformité avec le protocole de LIN et que les communications de système sont erronées...DTD: Il serait souhaitable de déterminer la durée d'une fenêtre de temps de trame LIN minimale, les opérations du minuteur et les interruptions appropriées en conformité avec le protocole de LIN et de ne pas avoir besoin de l'implication directe du noyau de microprocesseur 190 et des ressources système générales pour fournir les détails de synchronisation pour la fenêtre de temps de trame LIN minimale. Il est souhaitable que la gestion de protocole appropriée soit faite par un dispositif d'interface, qui décharge le noyau de microprocesseur 190 des détails des instructions, des interruptions et de certains sous-programmes de service qui impliquent une monopolisation momentanée des ressources système.

RÉSUMÉ Un contrôleur de réseau série contient la logique de commande supplémentaire logique pour analyser et déterminer la durée d'une fenêtre de temps de trame LIN minimale appropriée. Un certain nombre de champs de données dans une transmission sont vérifiés à partir d'un champ d'identifiant fourni dans un champ d'en-tête. Le nombre de champs de données plus une marge pour les informations supplémentaires pour le tramage des données est calculé pour déterminer la fenêtre de temps de trame LIN minimale. Un minuteur est programmé avec la fenêtre de temps de trame LIN minimale calculée. Le minuteur est avancé à chaque période de bit de la transmission jusqu'à ce que la durée calculée de la fenêtre de temps de trame LIN minimale soit écoulée. À la valeur de fenêtre de temps de trame LIN minimale, un drapeau prêt à émettre TXRDY est démasqué, permettant la terminaison de la trame avec une marge appropriée. En prenant en charge le calcul de la fenêtre de temps de trame LIN minimale, les opérations de minuteur et la gestion des interruptions, la logique supplémentaire soulage un noyau de microprocesseur et d'autres ressources système des détails de synchronisation du réseau. La logique de commande supplémentaire libère des ressources système pour d'autres applications. La présente invention concerne, au sens large, un dispositif de gestion de bus multitrame comprenant : un compteur de bits de trame capable de compter une pluralité de périodes de bits de trame et de produire un compte de la pluralité de périodes de bits de trame comptées pendant une longueur de message ; un comparateur couplé au compteur de bits de trame, ce comparateur étant capable de comparer un quota de bits de trame avec le compte de la pluralité de périodes de bits de trame et de produire un signal de comparaison ; et un bloc logique définir/réinitialiser couplé au comparateur, le bloc logique définir/réinitialiser étant capable de conserver une valeur du signal de comparaison et de produire un signal de démasquage. Selon différents modes de réalisation : le signal de comparaison est produit par le comparateur quand le compte de la pluralité de périodes de bits de trame est égal au quota de bits de trame ; le signal de démasquage est produit par une valeur affirmative du signal de comparaison ; le quota de bits de trame agit proportionnellement à 30 la longueur de message ; le bloc logique définir/réinitialiser est couplé à un bloc de masquage de signal capable de recevoir le signal de démasquage et de propager un signal masqué ; - le signal de démasquage produit une interruption, à une application de gestion des transmissions, signalant qu'une présente transmission de message est terminée ; - le dispositif est capable de traiter un protocole de réseau local d'interconnexion (LIN). L'invention concerne aussi un dispositif de gestion de bus multitrame comprenant : un compteur de bits de trame capable de compter une pluralité de périodes de bits de trame et de produire un comptage de la pluralité de périodes de bits de trame comptées pendant une longueur de message ; un automate fini couplé au compteur de bits de trame et capable d'extraire un quota de bits de trame à partir 15 d'un contenu de message ; un comparateur couplé au compteur de bits de trame et à l'automate fini, le comparateur étant configuré pour comparer le quota de bits de trame avec le résultat de comptage et produire un signal de comparaison ; et 20 un bloc logique définir/réinitialiser couplé au comparateur et à l'automate fini, le bloc logique définir/réinitialiser étant capable de conserver une valeur du signal de comparaison et de produire un signal de démasquage. 25 Selon différents modes de réalisation : - le signal de comparaison est produit par le comparateur quand le résultat de comptage de la pluralité de périodes de bits de trame est égal au quota de bits de trame ; 30 - le signal de démasquage est produit par une valeur affirmative du signal de comparaison ; - le quota de bits de trame est proportionnel à la longueur du message ; le bloc logique définir/réinitialiser est couplé à un bloc de masquage de signal capable de recevoir le signal de démasquage et de propager un signal masqué ; le signal de démasquage produit une interruption, à une application de gestion des transmissions, signalant que la présente transmission de message est terminée ; l'automate fini réinitialise le bloc logique définir/réinitialiser, le compteur de bits de trame et le comparateur à la conclusion d'un message ; le dispositif est capable de traiter un protocole de réseau local d'interconnexion (LIN). L'invention concerne aussi un dispositif de gestion de bus multitrame comprenant : un moyen de comptage pour compter une pluralité de périodes de bits de trame et produire un résultat de comptage de périodes de bits de trame comptées dans un message ; un moyen de contrôle pour gérer une transmission de 20 bus du message et extraire un quota de bits de trame à partir du message ; un moyen de comparaison, couplé au moyen de comptage et au moyen de contrôle, pour comparer le résultat de comptage avec le quota de bits de trame et produire un 25 signal de comparaison ; et un moyen de définition/réinitialisation, couplé au moyen de comparaison, pour recevoir le signal de comparaison et générer un signal de démasquage. Selon différents modes de réalisation : 30 le dispositif de gestion de bus multitrame comprend en outre un moyen de masquage pour recevoir le signal de démasquage et démasquer un signal ; • le dispositif est capable de traiter un protocole de réseau local d'interconnexion (LIN) ; L'invention concerne aussi un processus pour gérer une interface réseau série comprenant : la réception d'un quota de bits de trame proportionnel à une durée d'un message de réseau ; le comptage d'une pluralité de périodes de bits de trame dans une transmission de message ; la comparaison pour une égalité entre un compte de 10 la pluralité de périodes de bits de trame et le quota de bits de trame ; et le démasquage d'un signal si l'étape de comparaison produit une égalité. Dans un mode de réalisation, le processus pour gérer 15 une interface réseau série comprend en outre l'interruption d'une application logicielle pour signaler la conclusion de la transmission du présent message. L'invention concerne aussi un processus pour gérer une interface réseau série comprenant : 20 la réception d'une spécification d'une durée d'un message dans une transmission de réseau ; la prescription d'un quota de bits de trame égal à la durée de message ; le comptage d'une pluralité de périodes de bits de 25 trame dans une transmission de message ; la production d'un résultat de comptage de la pluralité de périodes de bits de trame comptées ; la comparaison d'un résultat de comptage de la pluralité de périodes de bits de trame avec le quota de 30 bits de trame ; la production d'un signal de comparaison si le compte de la pluralité de périodes de bits de trame est égal au quota de bits de trame ; et le démasquage d'un signal si le signal de comparaison est produit.

BRÈVE DESCRIPTION DE DESSINS La figure 1 est un diagramme de niveau de système d'une architecture de microcontrôleur d'art antérieur incorporant un contrôleur LIN. La figure 2 est une trame UART générique d'art antérieur.

La figure 3 est un schéma de principe d'un contrôleur LIN d'art antérieur. La figure 4 est un diagramme de forme d'onde d'une trame LIN générique générée d'art antérieur en perspective comme une multitrame UART.

La figure 5 est un diagramme de forme d'onde d'un contrôleur maître de LIN d'art antérieur envoyant un en-tête et une réponse. La figure 6 est un diagramme de forme d'onde d'un contrôleur maître LIN d'art antérieur envoyant un en-tête 20 et recevant une réponse. La figure 7 est un schéma de principe d'un contrôleur LIN exemplaire avec le matériel pour des fonctions de comparaison et de compteur de bits de trame. La figure 8 est un diagramme de forme d'onde 25 correspondant à la figure 7 d'opérations de matériel exemplaires pour déterminer une trame LIN tout en envoyant une réponse. La figure 9 est un diagramme de forme d'onde correspondant à la figure 7 d'opérations de matériel 30 exemplaires pour déterminer une trame LIN tout en recevant une réponse.

La figure 10 est un organigramme d'un processus exemplaire pour gérer des interfaces réseau série correspondant à la figure 7.

DESCRIPTION DÉTAILLÉE Avec référence à la figure 7, un contrôleur LIN exemplaire 709 est relié par le biais d'un bus périphérique de microcontrôleur bidirectionnel 777 au noyau de microprocesseur 190 (figure 1). Le contrôleur LIN exemplaire 709 contient un récepteur LIN exemplaire 703 équipé d'un compteur de trames Tbit 752, d'un comparateur 751, et d'un bloc logique définir/réinitialiser 753. Un FSM de réception 737 est relié avec une sortie d'un registre d'identifiants 706 et avec une ligne de contrôle FSM 775 au comparateur 751 et au compteur de trames Tbit 752 pour communiquer un signal de réinitialisation (non représenté) ou un nombre maximal de valeurs Tbit pour une trame. Le compteur de trame Tmt 752 est relié au comparateur 751 pour communiquer un compte de Tbit. Le comparateur 751 est relié par une ligne de sortie du comparateur 718 au bloc logique définir/réinitialiser 753. Le FSM de réception 737 est relié par le biais d'une ligne FSM de réinitialisation 719 à une broche d'entrée de réinitialisation du bloc logique définir/réinitialiser 753. Le bloc logique définir/réinitialiser 753 est relié par le biais d'une ligne de contrôle de démasquage 722 à une entrée d'une porte de masque 750. Le FSM d'émission 727 est relié à une entrée de la porte de masque 750 pour communiquer le drapeau prêt à émettre TXRDY. Une sortie de la porte de masque 750 est reliée à un bloc logique d'émission/réception 714. Une ligne d'interruption 780 assure la connexion entre une sortie du bloc logique d'émission/réception 714 et le noyau de microprocesseur 190. Le récepteur LIN 703 contient un registre de décalage de réception 735 relié à la ligne de réception de données RXD, au registre de maintien de réception 716 et à un bloc de contrôle de somme de contrôle 733. L'automate fini (FSM) de réception 737 est relié au bloc de contrôle de somme de contrôle 733, au registre de décalage de réception 735, au drapeau prêt à recevoir RXRDY, au registre de mode 710, au registre de contrôle 712 et au générateur de vitesse de transmission 702. Le récepteur LIN exemplaire 703 est relié à une interface utilisateur LIN 704, à un émetteur LIN 701 et à un générateur de vitesse de transmission 702. L'interface utilisateur LIN 704 contient le registre d'identifiants (IDR) 706, un registre de maintien d'émission (THR) 708, un registre de mode (MODE) 710, un registre de contrôle (CTRL) 712, un registre de maintien de réception (RHR) 716, et un registre d'état 714 contenant deux drapeaux de synchronisation. Les signaux de drapeau de synchronisation dans le registre d'état 714 sont un drapeau prêt à émettre TXRDY et un drapeau prêt à recevoir RXRDY. L'émetteur LIN 701 contient un multiplexeur 3 pour 1 721 qui est relié au registre d'identifiants 706, au registre de maintien d'émission 708 et à un générateur de somme de contrôle 723. Une sortie du multiplexeur 3 pour 1 721 est reliée au générateur de somme de contrôle 723 et à un registre de décalage d'émission 725. Le registre dedécalage d'émission 725 est relié à la ligne d'émission de données TXD. Un automate fini (FSM) d'émission 727 est relié au registre d'identifiants 706, au générateur de somme de contrôle 723, au registre de décalage d'émission 725, au drapeau prêt à émettre TXRDY dans le registre d'état 714, au registre de mode 710, au registre de contrôle 712 et au générateur de vitesse de transmission 702.

Avec référence à la figure 8 et avec référence continue à la figure 7, le contrôleur LIN exemplaire 709 configuré comme maître émet la trame LIN 405 utilisant une logique exemplaire, expliquée ci-dessous, pour produire une fenêtre de temps de trame LIN minimale 805.

La première instruction WRITE_IDENTIFIER REGISTER 515a ; les séquences d'instructions WRITE_THR 565a, 565b, ..., 565g, 565h ; et le basculement du drapeau prêt à émettre TXRDY se produisent comme expliqué plus haut (figure 5) pour qu'un maître LIN 709 envoie l'en-tête 410 et envoie la réponse 415. Une fenêtre de temps de trame LIN minimale 805 permet (est égale à ou supérieure à) une durée de trame LIN maximale 810. La durée de trame LIN maximale 810 est calculée à partir des durées nominales pour l'en-tête 410 et la réponse 415 (comprenant les dépendances de longueur de données) plus une attribution pour un supplément de temps entre éléments de la trame LIN 405. Le supplément de temps entre éléments est composé d'un temps de réponse en trame 812 (c'est-à-dire, un temps entre l'en-tête 410 et la réponse 415), un temps inter-octet (c'est-à-dire, un temps entre champs de données - non représenté) et un temps inter-trame (c'est-à-dire, un temps entre les trames LIN 405 - non représenté). Une attribution de 40 % pour le supplément de temps est ajoutée à une durée d'éléments de trame. Par conséquent, la fenêtre de temps de trame LIN minimale 805 est égale à ou supérieure à la durée de trame LIN maximale 810. 19 Un signal de dépassement du temps imparti 818 est communiqué par la connexion allant du comparateur 751 au bloc logique définir/réinitialiser 753. Un signal MASQUE 812 est communiqué par la connexion allant du bloc logique définir/réinitialiser 753 à la porte de masque 750. Un signal MASQUE de réinitialisation 819 est communiqué par la connexion allant du FSM d'émission 737 au bloc logique définir/réinitialiser 753. Avant le commencement de la trame LIN 405, le signal de dépassement du temps imparti 818 et le signal MASQUE 812 sont à un niveau logique haut et le signal de réinitialisation de MASQUE 819 est à un niveau logique bas. Pour commencer la trame LIN 405, une application logicielle écrit le champ d'identifiant 430 dans le registre d'identifiants 706. L'écriture du registre d'identifiants 706 amorce la transmission de l'en-tête 410 par le FSM d'émission 727. Sur la base de l'information dans le champ d'identifiant 430, une instruction est envoyée au FSM de réception 737 avec des informations pour déterminer le nombre de champs de données dans la transmission. À partir du champ d'identifiant 430 et d'un choix de vitesse de transmission (non représenté), le FSM de réception 737 détermine la durée de trame LIN maximale 810. Un certain nombre de Tbits correspondant à la durée de trame LIN maximale 810 est un temps d'alarme 875 déterminé par le FSM de réception 737. Le temps d'alarme 875 est programmé dans le comparateur 751 par le FSM de réception 737.

Le FSM de réception 737 envoie un signal de réinitialisation (non représenté) au compteur de trames Tbit 752. Pendant une période égale à un Tbit, le compteur de trames Tbit 752 est remis à zéro par le signal de réinitialisation. Le signal de réinitialisation provenant du FSM de réception 737 réinitialise aussi le comparateur 751. La réinitialisation du comparateur 751 produit un signal de dépassement du temps imparti 818a bas. Le FSM de réception 737 démarre 870 le compteur de trames Tbit 752. Une fois que le champ de synchronisation 425 a été transmis, le FSM d'émission 727 envoie le drapeau prêt à émettre TXRDY comme expliqué plus haut. La porte de masque 750 reçoit le drapeau prêt à émettre TXRDY à une entrée. Le signal MASQUE 812 est à un niveau logique haut sur l'autre entrée de la porte de masque 750. Le niveau logique haut du signal MASQUE 812 sur l'entrée de la porte de masque 750 permet à toute transition du signal prêt à émettre TXRDY d'être propagée au bloc logique d'émission/réception 714. Le bloc logique d'émission/réception 714 permet au signal prêt à émettre TXRDY d'être propagé comme un signal d'interruption 880 quand un signal MASQUE 812 de niveau haut est présent. Avec un signal MASQUE 812 haut, les séquences de drapeaux prêts à émettre levés 540a, 540b, ..., 540g, 540h et de drapeaux prêts à émettre abaissés 545a, 545b, ..., 545g, 545h sont propagés au bloc logique d'émission/réception 714 produisant une sortie des séquences de signaux d'interruption levés 840a, 840b, ..., 840g, 840h et de signaux d'interruption abaissés 845a, 845b, ..., 845g, 845h au noyau de microprocesseur 190. Le noyau de microprocesseur 190 reçoit la séquence de signaux d'interruption levés 840a, 840b..., 840g, 840h, de signaux d'interruption abaissés 845a, 845b..., 845g, 845h qui déclenche l'application logicielle pour amorcer la séquence d'instructions de WRITE_THR 565a, 565b, ..., 565g, 565h.

Lorsque le champ de somme de contrôle 450 de la réponse 415 est commencé, une impulsion du signal MASQUE de réinitialisation 819a est amorcée par le FSM de réception 737. L'impulsion du signal MASQUE de réinitialisation 819a réinitialise le signal MASQUE 812 à un niveau logique bas 812a qui masque le drapeau prêt à émettre TXRDY empêchant qu'il ne soit propagé comme une interruption au noyau de microprocesseur 190. Une fois que la transmission du champ de somme de contrôle 450 est achevée, le drapeau prêt à émettre haut 559 est produit. Le drapeau prêt à émettre haut 559 est masqué par le niveau logique bas du signal MASQUE 812 sur la porte de masque 750 après la réinitialisation du signal MASQUE 812a.

Après un laps de temps égal à la durée de trame LIN maximale 810, le nombre de Tbits, comptés par le compteur Tbit de trame 752 est égal au temps d'alarme 875 programmé dans le comparateur 751. Le comparateur 751, en détectant une équivalence entre le compte de Tbit et le temps d'alarme 875, définit un signal de dépassement du temps imparti haut 818b. Le signal de dépassement du temps imparti haut 818b définit le bloc logique définir/réinitialiser 753 et propose un signal MASQUE haut 812b à la porte de masque 750.

Avec un signal MASQUE haut 812b, le drapeau prêt à émettre TXRDY de niveau haut est propagé au bloc logique d'émission/réception 714 et un signal d'interruption 859 haut est propagé sur la ligne d'interruption 780 (figure 7) au noyau de microprocesseur 190. Une trame LIN suivante 899 commence avec une deuxième instruction WRITE_IDENTIFIER REGISTER 515b abaissant le drapeau prêt à émettre 555b et réinitialisant le signal d'interruption 855b. Par la suite, le FSM de réception 737 réinitialise le signal de dépassement du temps imparti 818c et un reste de la trame continue d'une manière similaire à la première trame LIN 405, expliquée plus haut.

Avec référence à la figure 9 et avec référence ininterrompue aux figures 7 et 8, un contrôleur maître LIN exemplaire 709 envoie l'en-tête 410 et reçoit la réponse 415 dans la trame LIN 405 en utilisant une logique exemplaire, expliquée ci-dessous, pour produire une fenêtre de temps de trame LIN minimale 805. La première instruction WRITE_IDENTIFIER REGISTER 515a ; la séquence de drapeaux prêts à recevoir levés 640a, ..., 640f, 640g, 640h ; la séquence d'instructions READ_RHR 656a, ..., 656f, 656g, 656h ; et la séquence de drapeaux prêts à recevoir abaissés 645a,..., 645f, 645g, 645h se produisent tous comme expliqué plus haut (figure 6). L'élévation et l'abaissement des drapeaux prêts à recevoir produisent une séquence correspondante de transitions élevées et abaissées.

Pour commencer la trame LIN 405, l'application logicielle écrit le champ d'identifiant 430 dans le registre d'identifiants 706. L'écriture du registre d'identifiants 706 amorce la transmission de l'en-tête 410 par le FSM d'émission 727. Le nombre de champs de données dans la transmission, la fenêtre de temps de trame LIN minimale 805, et le temps d'alarme 875 sont déterminés par le FSM de réception 737 comme expliqué plus haut. Le temps d'alarme 875 est programmé dans le comparateur 751 par le FSM de réception 737. Le FSM de réception 737 envoie un signal de réinitialisation (non représenté) au compteur de trames Tbit 752 et au comparateur 751. Le signal de dépassement du temps imparti bas 818a et le démarrage du compteur de trames Toit 752 se produisent comme expliqué plus haut. Le bloc logique d'émission/réception 714 permet au signal prêt à recevoir RXRDY d'être propagé comme un signal d'interruption 880. Les séquences de drapeaux prêts à recevoir levés 640a, ..., 640f, 640g, 640h et de drapeaux prêts à recevoir abaissés 645a, ..., 645f, 645g, 645h sont propagées au bloc logique d'émission/réception 714. Le bloc logique d'émission/réception 714 produit une séquence de signaux d'interruption levés 940a, ..., 940f, 940g, 940h au noyau de microprocesseur 190 qui déclenche l'application logicielle pour amorcer la séquence d'instructions READ_RHR 656a, ..., 656f, 656g, 656h. La séquence d'instructions READ_RHR 656a, ..., 656f, 656g, 656h à partir du noyau de microprocesseur 190 produit la séquence de drapeaux prêts à recevoir abaissés 645a, ..., 645f, 645g, 645h en réponse. La séquence de drapeaux prêts à recevoir abaissés 645a, ..., 645f, 645g, 645h produit la séquence de signaux d'interruption abaissés 945a, ..., 945f, 945g, 945h reflétant l'achèvement de la réception des champs de données 444a, ..., 444g, 444h. Lorsque le champ de somme de contrôle 450 de la réponse 415 est démarré, une impulsion du signal MASQUE de réinitialisation 819a est amorcée par le FSM de réception 737. L'impulsion du signal MASQUE de réinitialisation 819a réinitialise le signal MASQUE 812 à un niveau logique bas 812a qui masque le drapeau prêt à émettre TXRDY, empêchant qu'il ne soit propagé comme une interruption au noyau de microprocesseur 190. Une fois que la transmission du champ de somme de contrôle 450 est achevée, le drapeau prêt à émettre haut 559 est produit. Le drapeau prêt à émettre haut 559 est masqué par le niveau logique bas du signal MASQUE 812 sur la porte de masque 750 après la réinitialisation du signal MASQUE 812a. Après un laps de temps égal à la durée de trame LIN maximale 810, le nombre de Tbits comptés par le compteur de trames Tbit 752 est égal au temps d'alarme 875 programmé dans le comparateur 751. Le comparateur 751, en détectant une équivalence entre le compte de Tbit et le temps d'alarme 875, définit un signal de dépassement du temps imparti haut 818b. Le signal de dépassement du temps imparti haut 818b définit le bloc logique définir/réinitialiser 753 et propose un signal MASQUE haut 812b à la porte de masque 750. Avec un signal MASQUE haut 812b, le drapeau prêt à émettre TXRDY de niveau haut est propagé au bloc logique d'émission/réception 714 et un signal d'interruption haut 959 est propagé sur la ligne d'interruption 780 (figure 7) au noyau de microprocesseur 190. Une trame LIN suivante 899 commence avec la deuxième instruction WRITE_IDENTIFIER REGISTER 515b abaissant le drapeau prêt à émettre 555b et réinitialisant le signal d'interruption 955b. Par la suite, le FSM de réception 737 réinitialise le signal de dépassement du temps imparti 818c et le reste de la trame continue d'une manière similaire à la première trame LIN 405, expliquée plus haut.

En référence à la figure 10, un processus exemplaire pour gérer des interfaces réseau série commence avec la réception 1005 d'une spécification de durée d'un message dans une transmission de réseau suivie par la prescription 1010 d'un quota de bits de trame égal à la durée du message. Le processus continue avec le comptage 1015 d'une pluralité de périodes de bits de trame dans une transmission de message et la production 1020 d'un résultat de comptage de la pluralité de périodes de bits de trame comptées. Le processus continue en comparant 1025 le résultat de comptage de périodes de bits de trame au quota de bits de trame, puis en déterminant 1030 si le résultat de comptage des périodes de bits de trame est égal au quota de bits de trame. Si le résultat de comptage de périodes de bits de trame est différent du quota de bits de trame, le processus retourne à la comparaison 1025 du résultat de comptage de périodes de bits de trame au quota de bit de trame. Le processus continue avec la production 1035 d'un signal de comparaison si le résultat de comptage de la pluralité de périodes de bits de trame est égal au quota de bits de trame et conclut avec le démasquage 1040 d'un signal si le signal de comparaison est produit.

Tandis que diverses parties d'un dispositif d'interface multitrame ont été représentées avec des composants et des configurations exemplaires, un spécialiste du domaine des communications reconnaîtrait aisément des modes de réalisation alternatifs pour obtenir un résultat similaire. Par exemple, une porte de masque a été représentée comme une porte ET avec un signal MASQUE (actif bas) appliqué. L'homme du métier reconnaîtrait une possibilité pour diverses alternatives pour mettre en œuvre une fonction de déclenchement (gating). Par exemple, un artisan reconnaîtrait qu'un signal peut être délimité par une porte ( gated ) ou masqué (à un haut niveau) par un niveau logique haut appliqué à une porte NON-OU (NOR) avec un inverseur série à une sortie. En variante, une porte de masque peut être mise en œuvre par un niveau logique bas appliqué à une porte NON-ET (NAND) avec un inverseur série à une sortie. De plus, une fonction définir/réinitialiser a été représentée de façon exemplaire comme un bloc logique avec des entrées de définition et de réinitialisation. L'homme du métier reconnaîtrait qu'un verrou définir/réinitialiser exécuterait une fonction équivalente. La spécification et les dessins doivent donc être considérés dans un sens explicatif plutôt que restrictif.

Claims

REVENDICATIONS

1. Dispositif de gestion de bus multitrame comprenant : un compteur de bits de trame capable de compter une pluralité de périodes de bits de trame et de produire un résultat de comptage de la pluralité de périodes de bits de trame comptées pendant une longueur de message ; un comparateur couplé au compteur de bits de trame, le comparateur étant capable de comparer un quota de bits de trame avec le résultat de comptage de la pluralité de périodes de bits de trame et de produire un signal de comparaison ; et un bloc logique définir/réinitialiser couplé au comparateur, le bloc logique définir/réinitialiser étant capable de conserver une valeur du signal de comparaison et de produire un signal de démasquage.

2. Dispositif de gestion de bus multitrame selon la revendication 1, dans lequel le signal de comparaison est produit par le comparateur quand le résultat de comptage de la pluralité de périodes de bits de trame est égal au quota de bits de trame.

3. Dispositif de gestion de bus multitrame selon la revendication 1, dans lequel le signal de démasquage est produit par une valeur affirmative du signal de comparaison.

4. Dispositif de gestion de bus multitrame selon la revendication 1, dans lequel le quota de bits de trame agit proportionnellement à la longueur de message.30

5. Dispositif de gestion de bus multitrame selon la revendication 1, dans lequel le bloc logique définir/réinitialiser est couplé à un bloc de masquage de signal capable de recevoir le signal de démasquage et de propager un signal masqué.

6. Dispositif de gestion de bus multitrame selon la revendication 1, dans lequel le signal de démasquage produit une interruption, à une application de gestion des transmissions, signalant qu'une présente transmission de message est terminée.

7. Dispositif de gestion de bus multitrame selon la revendication 1, dans lequel le dispositif est capable de traiter un protocole de réseau local d'interconnexion (LIN).

8. Dispositif de gestion de bus multitrame comprenant : un compteur de bits de trame capable de compter une pluralité de périodes de bits de trame et de produire un comptage de la pluralité de périodes de bits de trame comptées pendant une longueur de message ; un automate fini couplé au compteur de bits de trame et capable d'extraire un quota de bits de trame à partir 25 d'un contenu de message ; un comparateur couplé au compteur de bits de trame et à l'automate fini, le comparateur étant configuré pour comparer le quota de bits de trame au résultat de comptage et produire un signal de comparaison ; et 30 un bloc logique définir/réinitialiser couplé au comparateur et à l'automate fini, le bloc logique définir/réinitialiser étant capable de conserver unevaleur du signal de comparaison et de produire un signal de démasquage.

9. Dispositif de gestion de bus multitrame selon la revendication 8, dans lequel le signal de comparaison est produit par le comparateur quand le résultat de comptage de la pluralité de périodes de bits de trame est égal au quota de bits de trame.

10. Dispositif de gestion de bus multitrame selon la revendication 8, dans lequel le signal de démasquage est produit par une valeur affirmative du signal de comparaison.

11. Dispositif de gestion de bus multitrame selon la revendication 8, dans lequel le quota de bits de trame est proportionnel à la longueur de message.

12. Dispositif de gestion de bus multitrame selon la revendication 8, dans lequel le bloc logique définir/réinitialiser est couplé à un bloc de masquage de signal capable de recevoir le signal de démasquage et de propager un signal masqué.

13. Dispositif de gestion de bus multitrame selon la revendication 8, dans lequel le signal de démasquage produit une interruption, à une application de gestion des transmissions, signalant qu'une présente transmission de message est terminée.

14. Dispositif de gestion de bus multitrame selon la revendication 8, dans lequel l'automate fini réinitialise le bloc logique définir/réinitialiser, le compteur debits de trame et le comparateur à la conclusion d'un message.

15. Dispositif de gestion de bus multitrame selon la revendication 8, dans lequel le dispositif est capable de traiter un protocole de réseau local d'interconnexion (LIN).

16. Dispositif de gestion de bus multitrame comprenant : un moyen de comptage pour compter une pluralité de périodes de bits de trame et produire un résultat de comptage de périodes de bits de trame comptées dans un message ; un moyen de contrôle pour gérer une transmission de bus 15 du message et extraire un quota de bits de trame à partir du message ; un moyen de comparaison, couplé au moyen de comptage et au moyen de contrôle, pour comparer le résultat de comptage au quota de bits de trame et produire un signal 20 de comparaison ; et un moyen de définition/réinitialisation, couplé au moyen de comparaison, pour recevoir le signal de comparaison et générer un signal de démasquage. 25

17. Dispositif de gestion de bus multitrame selon la revendication 16, comprenant en outre un moyen de masquage pour recevoir le signal de démasquage et démasquer un signal. 30

18. Dispositif de gestion de bus multitrame selon la revendication 16, dans lequel le dispositif est capable de traiter un protocole de réseau local d'interconnexion (LIN).

19. Processus pour gérer une interface réseau série comprenant : la réception d'un quota de bits de trame proportionnel à 5 une durée d'un message de réseau ; le comptage d'une pluralité de périodes de bits de trame dans une transmission de message ; la comparaison pour une égalité entre un compte de la pluralité de périodes de bits de trame et le quota de 10 bits de trame ; et le démasquage d'un signal si l'étape de comparaison produit une égalité

20. Processus pour gérer une interface réseau série selon 15 la revendication 19, comprenant en outre l'interruption d'une application logicielle pour signaler que la présente transmission d'un message est terminée.

21. Un processus pour gérer une interface réseau série 20 comprenant : la réception d'une spécification d'une durée d'un message dans une transmission de réseau ; la prescription d'un quota de bits de trame égal à la durée du message ; 25 le comptage d'une pluralité de périodes de bits de trame dans la transmission d'un message ; la production d'un résultat de comptage de la pluralité de périodes de bits de trame comptées ; la comparaison d'un résultat de comptage de la pluralité 30 de périodes de bits de trame au quota de bits de trame ; la production d'un signal de comparaison si le compte de la pluralité de périodes de bits de trame est égal au quota de bits de trame ; etle démasquage d'un signal si le signal de comparaison est produit.