EP0769748B1 - Cellule intégrable DDC dédiée à un microprocesseur - Google Patents

Cellule intégrable DDC dédiée à un microprocesseur Download PDF

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EP0769748B1
EP0769748B1 EP96470020A EP96470020A EP0769748B1 EP 0769748 B1 EP0769748 B1 EP 0769748B1 EP 96470020 A EP96470020 A EP 96470020A EP 96470020 A EP96470020 A EP 96470020A EP 0769748 B1 EP0769748 B1 EP 0769748B1
Authority
EP
European Patent Office
Prior art keywords
circuit
microprocessor
cell
data
signal
Prior art date
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Expired - Lifetime
Application number
EP96470020A
Other languages
German (de)
English (en)
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EP0769748A1 (fr
Inventor
Sébastien Marsanne
Francis Maquin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
STMicroelectronics SA
SGS Thomson Microelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA, SGS Thomson Microelectronics SA filed Critical STMicroelectronics SA
Publication of EP0769748A1 publication Critical patent/EP0769748A1/fr
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol

Definitions

  • the present invention relates to a cell DDC integrable interface dedicated to a microprocessor, by example the ST7 from SGS-THOMSON Microelectronics.
  • This invention is particularly usable in circuits dedicated to a microprocessor to manage serial communication protocols defined by the standard SDC.
  • I2C protocols There is already an interface cell dedicated to I2C protocols. This cell which authorizes transfers according to DDC2B and DDC2AB protocols, used in communication applications between a microprocessor for example that of a microcomputer and peripherals such as keyboard, mouse or other.
  • the I2C protocols allow a transfer between two devices through a device addressing system from a master to a slave.
  • the DDC2B protocol allows a master to address a slave among several.
  • the DDC2AB protocol improves the system by offering the possibility of using a multi-meter mode which authorizes several masters following the same type of exchanges.
  • the VESA committee's DDC standard defined the possibility to simultaneously use a DDC1 protocol with a I2C protocol using common means. he however, no cell currently exists interface allowing simultaneous use of DDC1 and I2C protocols. Transform an I2C cell already existing in DDC1 cell is not a priori very practical in view of the problems posed.
  • the cell thus produced makes it possible to use the I2C and DDC1 protocols.
  • the cell is able to change of protocol in order to be able to alternate the two protocols under certain conditions.
  • An additional feature of the invention is to use a first status bit located in a control circuit register to indicate to the system the protocol used.
  • the VESA committee which defined the DDC standard imposed by elsewhere, when using the DDC1 protocol simultaneously with the I2C protocols, that we can automatically switch to an I2C protocol.
  • the invention solves this priority case for I2C protocols.
  • the DDC1 protocol can be abandoned by the microprocessor, but also due to a request signal from a device.
  • the transmission takes place synchronously. Therefore time constraints appear on the bus microprocessor.
  • the microprocessor may have to process other data when should perform the transfer. For example the transfer of data can monopolize the microprocessor during a some time which can be annoying if the microprocessor has to do other more operations unexpectedly important.
  • the association of a circuit direct memory access with the DDC cell releases the data transfer microprocessor. He does not have any more than deal with data transfer orders.
  • a control bit located in a control circuit register can indicate to the cell to suspend data transfer.
  • a second status bit located in a control circuit register can indicate to the microprocessor that an error has occurred during the transmission.
  • DDC1 protocol works with a clock synchronous whose Vsync signal is applied to a first communication wire.
  • I2C protocols work with a clock asynchronous whose SCL signal is applied to a second communication wire.
  • the master is at say the interface cell of the invention, is a transmitter and sends a cyclic message carried on the SDA signal.
  • the I2C protocols work differently.
  • a master sends a message consisting of an address of seven bits to address a slave, and an eighth bit to address tell the slave if it should go into mode receiver or transmitter.
  • DDC2B the network does not has only one master while in DDC2AB the network can support multiple masters.
  • the SCL signal is produced by that masters who begins transmission.
  • open drains or open collectors to control network lines allows a slower device to keep SCL at zero for a period which allows it to assimilate the data from SDA. This has the effect of slowing the transmission and keep a faster item waiting during a transmission.
  • the network of Figure 1 includes a master system 1 containing a microprocessor 7 and a cell 12 subject of the invention, a first device 2, and a second peripheral 3. These three elements are linked together via a first line 4 carrying the signal SCL, of a second line 5 carrying the SDA signal, of a third line 6 carrying the signal Vsync.
  • FIG. 2 details in more detail the state of the art master system.
  • a microprocessor 7 is connected to a memory 8 by via a data bus 9, an address bus 10, and a control bus 11. Among all the elements dedicated to microprocessor 7, it was only taken into has a communication cell 12 according to the protocol I2C.
  • the cell 12 includes a processing circuit 13 of data which translates data in a word format (in parallel) into a bit string (in series) or vice versa, a control circuit 14, a first circuit 15 input / output and a second circuit 16 data input / output.
  • the control circuit 14 includes a circuit for decoding 17 and a sequencer 18.
  • the sequencer 18 includes a combinational circuit 19 and a storage circuit 20.
  • the processing circuit 13 is connected to the first circuit 15 by a first internal bus 21.
  • the circuit of processing 13 is connected to the second circuit 16 by a first wire 22.
  • the processing circuit 13 is connected to the decoding circuit 17 via a second internal bus 23.
  • the decoding circuit 17 is connected to the microprocessor 7 via control buses 11 and address bus 10.
  • the decoding circuit 17 is connected to the first circuit 15 by the first internal bus 21.
  • the decoding circuit 17 is connected to the second circuit 16 by an output bus 24.
  • the circuit of decoding 17 is connected to the combinational circuit 19 by via a control bus 25.
  • the circuit of decoding 17 also includes four status wires 26, 27, 28, 29.
  • the first circuit 15 is also connected to the microprocessor 7 via the data bus 9.
  • the second circuit 16 is, in the state of the technical, connected to the communication network on the wires 4 and 5 carrying the SCL and SDA signals.
  • the output of the combinational circuit 19 is connected to the input of the storage circuit 20 by four wires of next state 30, 31, 32, 33.
  • the output of the storage circuit 20 is connected to the input of the combinational circuit 19 by four wires 34, 35, 36, 37.
  • the four current status wires 34 to 37 are respectively connected to the four status wires 26 to 29.
  • the number of status wires can vary without changing basically the functioning of cell 12.
  • the decoding circuit 17 sends and receives signals of the various elements making up the system master 1. It has internal registers which allow dialogue with the microprocessor 7. It also includes combinational logic circuits very complex which allow depending on signals incoming developing the signals to send to the whole cell. These signals, of known type, will only be described afterwards that if they can bring clarity in description of other elements.
  • the processing circuit 13 comprises mainly a shift register with output parallel in three states which will receive through of the second internal bus 23, ie a loading signal parallel, either a parallel unload signal, or an outgoing offset signal, i.e. an offset signal returning.
  • a loading signal parallel either a parallel unload signal, or an outgoing offset signal, i.e. an offset signal returning.
  • the parallel loading signal the data present on the first circuit 15 will be loaded into the registry.
  • the parallel output of the register will be activated so that the first circuit 15 can recover data.
  • the most significant bit of a byte residing in the register will be sent on the second circuit 16, the other bits will shift to the next higher weight, the least significant bit will load the most significant bit by through a loop so as not to lose the data before the end of the byte transmission.
  • the bits will be seen shift to the next higher weight and the bit least significant will load the bit on the second circuit 16.
  • the first circuit 15 achieves, for simplicity, a direct bond or a high impedance state between the data bus 9 and the first internal bus 21, following whether or not we want a coupling of these buses.
  • the second circuit 16 connects the system to the communication network.
  • This second circuit 16 consists of two ports ensuring, for one, either the data output, i.e. the data input on the first communication wire 4 carrying the SCL signal, and for the other the control or non-control of the second communication wire 5 carrying the SDA signal.
  • the state in which works each port is directly controlled by the decoding circuit 17 via the bus exit 24.
  • the sequencer 18 has a combinational circuit 19, realizing logical equations, and a circuit of memorization 20, provided with four flip-flops D, indicates to the decoding circuit 17 in which transmission state it is found and changes state depending on the state in which it is located and external parameters which are given to it via the control bus 25.
  • Figure 3 shows the machine in a simplified way that the sequencer performs.
  • the sequencer state machine corresponds to a DDC2AB protocol state machine because the DDC2B protocol is a limitation of the DDC2AB protocol.
  • the complete detail of the state machine bringing nothing to the description, we will limit our to a simplified state machine hence the notion of macro-state corresponding to a grouping of states.
  • the initial state is the waiting state 100. We remain in this state as long as there is no message to transmit or until a message is received.
  • the circuit of decoding 17 sends a signal through the bus 25 which places the sequencer in master mode and passes it into the address transmission macro-state 110.
  • This macro-state puts in sequence the emission of a address (i.e. will send the seven address bits to a device), the mode of transmitter or receiver operation of the device and waiting for a zero on the SDA line corresponding to acknowledgment of the device.
  • the possible conflicts between several masters are also managed. In case of conflict the sequencer 18 is placed in the state corresponding to the reception of address 120 in mode slave.
  • the decoding circuit 17 will transmit the acknowledgment and the mode chosen for the transmission. This brings the sequencer 18 into macro-state of master data transmitter 111, or in macro-state of master data receiver 112.
  • the transmission macro-state, master transmitter of data 111 or master data receiver 112 covers the transmission of the eight bits and the transmission of acquirement.
  • Transmission macro returns to itself as long as the decoding circuit 17 does not inform the sequencer 18 of the end of the transmission. When the sequencer 18 is informed of the end of the transmission, it returns to the waiting state 100.
  • the decoding circuit 17 If the decoding circuit 17 detects on the second input / output 16 the start of a transmission it puts the sequencer 18 in the macro-state of reception of address 120, corresponding to slave mode. This macro-state will sequence the entire reception of the address and the operating mode bit. If the decoding circuit 17 does not recognize the address as being that of cell 12, it indicates it to the sequencer 18 which returns to standby state 100, otherwise the sequencer 18 continues by sending the bit acknowledgment of receipt of address.
  • the decoding circuit 17 will indicate whether the sequencer should enter macro-state of transmitter slave 121 or macro-state slave receiver 122.
  • Transmission macro-state, transmitter slave 121 or slave receiver 122 covers the transmission of eight bits and the transmission of acknowledgment. Macro-state transmission loops back on itself as long as the decoding circuit 17 does not inform the sequencer 18 of the end of the transmission. When the sequencer 18 is informed of the end of the transmission, it replaces the waiting state 100.
  • the data received or transmitted is call to memory 8 of microprocessor 7.
  • the circuit of decoding 17 will therefore send an interrupt signal from task to microprocessor 7 via the bus command 11. While waiting for the microprocessor 7 performs the transfer between cell 12 and its memory 8, the decoding circuit 17 will send a signal to the second input / output 16 so that this second input / output 16 maintains line SCL 4 at zero.
  • a connection between the signal has been added Communication network Vsync 6 and the second circuit 16 from cell 12.
  • a generator has been added in cell 12 clock signal 200 connected by a clock wire 201 to the second circuit 16 on the one hand, and connected by a wire sampling 202 at the microprocessor control bus 11 7.
  • the sampling wire 202 extracted from the control bus 11 the clock signal of the microprocessor 7.
  • generator 200 will use the frequency of clock signal from microprocessor 7 to produce a clock signal at 25 kHz which will be transmitted to the second circuit 16.
  • This second circuit 16 uses this signal clock at 25 kHz by connecting it directly to the line of the Vsync signal.
  • the status register is connected to the first circuit 15 by the first bus internal 21, to the decoding circuit 17 via of a third internal bus 206.
  • the flip-flop of the register 204 containing the first status bit 205 is linked to logic circuit 203 via a first status wire 207.
  • Logic circuit 203 is also connected to the storage circuit 20 of the sequencer 18 by through a first forcing wire 208.
  • the first status bit 205 indicates to cell 12 the protocol used. If the first status bit 205 is at 1, the protocol is DDC1. Otherwise, it is a I2C protocol. As soon as this first status bit 205 goes from 0 to 1, logic circuit 203 sends a pulse to the first forcing wire 208 which has the effect of forcing asynchronously the D flip-flops of circuit 20 in a corresponding state, in the simplified state machine of sequencer 18, in the macro state of data transmission in slave mode 121. In this transmission mode, the cell 12 does not produce any SCL synchronization and is happy to transmit the data that the microprocessor 7. So that microprocessor 7 can provide data synchronously with Vsync, the decoding circuit 17 produces an interruption on the control bus 11 of the microprocessor 7.
  • the microprocessor 7 will then have to take care of the transfer of given from its memory 8 to cell 12. We notice that in this case the cell cannot wait because there is no way to slow down Vsync whereas in I2C, we can make SCL wait. In other words the microprocessor 7 must be sufficiently fast to get out of the task at hand and perform the transfer.
  • the first status bit 205 can only be imposed by an action of microprocessor 7 which decides to do operate cell 12 in the DDC1 protocol. So much that the first status bit 205, also called DDC1 bit, is activated at level one, the sequencer 18 remains blocked in transmitter slave mode 121.
  • the VESA committee has planned for the I2C protocols have priority over the DDC1 protocol, that the passing the SCL signal to a low level causes the passage in I2C protocols.
  • a detection circuit 209 is added for this functionality. Detection circuit 209 is connected to the second circuit 16 via a wire detection 210. The detection circuit 209 is connected to the storage circuit 20 via a second forcing wire 211. The detection circuit 209 is also connected to the flip-flop of the state register 204 containing the first status bit 205 via of the first status wire 207.
  • the detection wire 209 is connected to the first communication wire 4 carrying the SCL signal.
  • the detection circuit 209 produces a positive pulse on the second forcing wire 211 if line SCL 4 has a falling edge while the first status bit 205 is 1.
  • the second wire of forcing 211 has the effect on the storage circuit 20 to force the sequencer 18 to place itself in a state 100.
  • the message being transmitted with the DDC1 protocol is even interrupted there without waiting for the end of transmission.
  • microprocessor 7 perform data transfer with memory.
  • the transfer must be made without waiting because it is not possible to slow down the Vsync clock. So that microprocessor 7 performs the transfer, it must first put in waiting for the task in progress which can sometimes take a time.
  • the invention uses to remedy this problem a management circuit 212 for direct memory access, and a counter 213 by nine added in cell 12.
  • the management circuit 212 is connected to microprocessor 7 by via data bus 9, address bus 10 and the control bus 11.
  • the management circuit 212 is connected to meter 213 via a first priority wire 214.
  • Management circuit 212 is connected to the decoding circuit 17 via a second priority wire 215.
  • the counter 213 is connected to the clock signal generator 200 via clock wire 201.
  • the counter 213 is connected to the logic circuit 203 via the first wire forcing 208.
  • the counter 213 is connected to the rocker of the status register 204 which contains the first status bit 205 via the first status wire 207.
  • the management circuit 212 replaces the microprocessor 7 for data transfers between the cell 12 and memory 8.
  • the microprocessor 7 informs the management circuit 212 of the location in the memory 8 of the data to be transmitted. In other words, the microprocessor 7 will send to the management circuit 212 message start address and message length via the data bus.
  • Counter 213 is reset to zero when switching to DDC1 mode by the first forcing wire 208.
  • the first status wire 207 authorizes the counting of this counter 213.
  • Counter 213 counts the number of clock pulses on the clock wire 201. Every nine pulses, the counter by nine 213 sends an impulse on the first priority wire 214.
  • the management circuit 212 receives the pulse of the first wire of priority 214 and positions on the control bus 11 of the microprocessor 7 a signal of transfer interruption which will put all the high impedance microprocessor output.
  • the circuit 212 then sends signals to memory 8 on address buses 10 and control buses 11 which perform data transfer with the cell.
  • the transfer completed, management circuit 212 reposition on the control bus 11 the interrupt signal transfer in normal mode and microprocessor 7 resumes control of address buses 10 and control buses 11.
  • the decoding circuit 17 of the invention sends an impulse on the second priority wire 215 instead of sending an interrupt task on the control bus 11.
  • the management circuit 212 will process this impulse coming from the second wire priority 215 in the same way as information coming of the first priority thread 214.
  • counter 213 is inhibited by the first status wire 207.
  • cell 12 has in the status register 204 a second status bit 216.
  • This second status bit 216 is accessible, for the microprocessor 7, via data bus 9, the first circuit 15, and the first internal bus 21.
  • This second bit status 216 is also accessible to the circuit decoding 17 via the third internal bus 206.
  • the second status bit 216 is imposed on a when a hardware error is detected by the cell 12.
  • the error which may be due to a wire disconnected by example, it is possible to detect it by finding of aberration in the protocol of transmission, or by the absence of an acknowledgment response as soon as possible.
  • the microprocessor 7 can consult the state register 204 which contains the second status bit 216 in order to be informed about the validity of a transmission.
  • the microprocessor 7 can have transfers of data that has a higher priority than transfers requested by the cell.
  • control bit 217 also placed in the register status 204.
  • the value of this control bit 217 can be imposed by the microprocessor 7 via the data bus 9, first input / output 15, and first internal bus 21.
  • This control bit 217 is also positionable by the decoding circuit 17 by through the third internal bus 206.
  • This bit of control is also connected to counter 213 by via a second status wire 218.
  • control bit 217 When this control bit 217 is active, all data transfers with memory 8 must be suspended. The counter 213 is then inhibited and the circuit decoding 17 no longer requires data transfer as soon as control bit 217 is activated.
  • the second status bit 216 and the control bit 217 can be confused to increase capacity integration.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Communication Control (AREA)

Description

La présente invention a pour objet une cellule interface intégrable DDC dédiée à un microprocesseur, par exemple le ST7 de SGS-THOMSON Microelectronics. Cette invention est en particulier utilisable dans des circuits intégrés dédiés à un microprocesseur pour gérer des protocoles de communication série définis par la norme DDC.
La norme DDC du comité VESA définit des protocoles de communication série. Il existe plusieurs protocoles, entre autre DDC1, DDC2B, DDC2AB. Les protocoles DDC2B et DDC2AB utilisent des moyens de communication matériels identiques qui se regroupent dans l'appellation I2C. Par extension, le terme protocole I2C sera utilisé dans la suite de ce document pour désigner ces deux protocoles DDC2B et DDC2AB. Les différences majeures entre les protocoles DDC1 et I2C sont:
  • l'horloge représentée par le signal Vsync est synchrone pour le protocole DDC1 et l'horloge représentée par un signal SCL est asynchrone pour le protocole I2C,
   l'échange de données est unidirectionnel pour DDC1 et bidirectionnel pour I2C.
Il existe déjà une cellule interface dédiée aux protocoles I2C. Cette cellule qui autorise des transfert selon les protocoles DDC2B et DDC2AB, sert dans des applications de communication entre un microprocesseur par exemple celui d'un micro ordinateur et des périphériques tels que clavier, souris ou autre. Les protocoles I2C autorisent un transfert entre deux périphériques par un système d'adressage de périphérique d'un maítre vers un esclave. Le protocole DDC2B permet à un maítre d'adresser un esclave parmi plusieurs. Le protocole DDC2AB améliore le système en proposant la possibilité d'utiliser un mode multimaítre qui autorise plusieurs maítres suivant le même type d'échanges.
La norme DDC du comité VESA a défini la possibilité d'utiliser simultanément un protocole DDC1 avec un protocole I2C en utilisant des moyens communs. Il n'existe cependant pas à l'heure actuelle de cellule interface permettant d'utiliser simultanément les protocoles DDC1 et I2C. Transformer une cellule I2C déjà existante en cellule DDC1 n'est pas a priori très pratique au vu des problèmes posés.
L'invention a pour but de résoudre le problème défini précédement. Selon l'invention, on résout ce problème en utilisant une cellule interface pour protocole I2C que l'on va forcer dans un certain mode de fonctionnement afin qu'elle fonctionne également avec le protocole DDC1. L'invention concerne donc une cellule interface de circuit intégré dédiée à un microprocesseur et qui comporte:
  • un premier circuit d'entrée/sortie de données relié à un bus de données de ce microprocesseur,
  • un deuxième circuit d'entrée/sortie de données relié à un réseau de communication fonctionnant selon au moins deux protocoles différents dits DDC1 et I2C,
  • un circuit de traitement de données connecté entre le premier circuit d'entrée/sortie de données et le deuxième circuit d'entrée/sortie de données,
  • un circuit de commande comprenant un séquenceur, le circuit de commande étant géré par le séquenceur, le circuit de commande communiquant avec un bus de commande de ce microprocesseur, le circuit de commande communiquant avec le deuxième circuit d'entrée/sortie de données,
   caractérisée en ce qu'elle comporte un circuit logique pour forcer l'état du séquenceur en fonction d'une information relative à la nature du protocole utilisé.
La cellule ainsi réalisée permet d'utiliser les protocoles I2C et DDC1. La cellule est capable de changer de protocole afin de pouvoir alterner les deux protocoles suivant certaines conditions.
Une caractéristique complémentaire de l'invention est d'utiliser un premier bit d'état situé dans un registre du circuit de commande afin d'indiquer au système le protocole utilisé.
Le comité VESA qui a défini la norme DDC impose par ailleurs, lorsque l'on utilise le protocole DDC1 simultanément avec les protocoles I2C, que l'on puisse basculer automatiquement dans un protocole I2C.
L'invention résout ce cas de priorité pour les protocoles I2C. Avec l'invention le protocole DDC1 peut être abandonné par le microprocesseur, mais aussi suite à un signal de demande issu d'un périphérique.
Dans le cas du protocole DDC1, la transmission s'effectue de manière synchrone. De ce fait des contraintes temporelles apparaissent sur le bus du microprocesseur. Or le microprocesseur peut avoir à traiter des données autres au moment où devrait s'effectuer le transfert. Par exemple le transfert de donées peut monopoliser le microprocesseur pendant un certain temps qui peut s'avérer génant si le microprocesseur doit faire d'autres opérations plus importantes inopinément.
Selon l'invention, l'association d'un circuit d'accès mémoire direct avec la cellule DDC libère le microprocesseur du transfert des données. Il n'a plus qu'à s'occuper des ordres de transfert de données.
Selon l'invention un bit de contrôle situé dans un registre du circuit de commande peut indiquer à la cellule de suspendre le transfert de données.
Cependant, en accès mémoire direct, lorsqu'une erreur se produit dans la transmission, le microprocesseur n'est pas averti. Ceci peut entrainer la prise en compte de données erronées.
Dans l'invention un deuxième bit d'état situé dans un registre du circuit de commande peut indiquer au microprocesseur qu'une erreur s'est produite au cours de la transmission.
D'autres caractéristiques et avantages de l'invention apparaítront au cours de la description faite au regard des dessins annexés, donnés uniquement à titre d'exemple et sur lesquels:
  • la figure 1 représente un réseau de communication fonctionnant suivant les protocoles DDC1, DDC2B, DDC2AB;
  • la figure 2 représente un système maítre comprenant un microprocesseur avec sa mémoire et une cellule de communication I2C détaillée selon l'état de la technique;
  • la figure 3 représente une machine d'état simplifiée représentant les états principaux du séquenceur selon l'état de la technique;
  • la figure 4 représente un système maítre comprenant un micro processeur avec sa mémoire et une cellule de communication DDC détaillée selon l'invention.
    • Le protocole DDC1 fonctionne avec une horloge synchrone dont le signal Vsync est appliqué sur un premier fil de communication.
    Les protocoles I2C fonctionnent avec une horloge asynchrone dont le signal SCL est appliqué à un deuxième fil de communication.
    Tous les protocoles utilisent un fil de données pour transporter le signal SDA.
    Les protocoles de la norme DDC utilisent, dans les liaisons de la cellule interface avec le réseau de communication, des connexions de type drain ouvert ou collecteur ouvert avec résistance de tirage à l'état haut. Aussi lorsqu'un quelconque des éléments qui est connecté à ce réseau décide de mettre une ligne à zéro, la ligne est mise à zéro.
    Le protocole DDC1 comporte un maítre unique et fonctionne comme suit:
    • le maítre du réseau de communication émet continuellement un signal d'horloge Vsync sur le premier fil de communication;
    • le maítre et les esclaves sont configurés dès la mise sous tension dans un état défini, le maítre est soit émetteur soit récepteur
    • les données sont envoyées, cadencées par le signal Vsync: l'émetteur envoie huit bits puis le recepteur envoie un bit d'acquittement et le processus recommence.
    Dans le cas qui nous intéresse, le maítre, c'est à dire la cellule interface de l'invention, est émetteur et envoie un message cyclique porté sur le signal SDA.
    Les protocoles I2C fonctionnent différement. Un maítre envoie un message composé d'une adresse de sept bits pour adresser un esclave, et d'un huitième bit pour indiquer à l'esclave si celui-ci doit se mettre en mode récepteur ou émetteur. Dans le DDC2B, le réseau ne comporte qu'un seul maítre alors que dans le DDC2AB le réseau peut supporter plusieurs maítres. Dans la présente description de l'invention, on traitera le cas DDC2AB qui englobe le cas DDC2B. Le signal SCL est produit par celui des maítres qui débute la transmission.
    Le protocole DDC2AB se déroule comme suit:
  • 1 - au départ, personne ne parle, le signal SCL est à l'état haut (VCC);
  • 2 - un maítre veut prendre la parole, il force le signal SDA à l'état bas (0V), puis le signal SCL à l'état bas, cela correspond à un début de transmission (les autres éléments reliés à ce réseau détectent cette situation et se mettent en attente);
  • 3 - le maítre qui a pris la parole envoie sur le fil de donnés portant le signal SDA sept bits de données qui correspondent à une adresse de périphérique sur le réseau, suivi d'un huitième bit de données qui indique dans quel mode d'émission ou de réception doit se placer le périphérique. Chaque bit de données doit être dans un état valide sur un front montant et un état haut de SCL. Le maítre continue de produire le signal SCL de synchronisation pendant toute la durée de la transmission.
  • 4 - le périphérique qui a reconnu son adresse envoie un état bas sur le signal SDA. Cet état bas doit être valide au moment du prochain front montant de SCL,
  • 5 - la transmission se déroule alors sur neuf cycles du signal SCL, comme suit:
  • T1 - l'émetteur envoie huit bits sur SDA validés sur les fronts montant de SCL,
  • T2 - le récepteur envoie un état bas sur SDA validé sur un front montant de SCL,
  • T3 - retour à T1.
  • 6 - la transmission se termine lorsque l'émetteur fait passer le signal SDA d'un niveau bas vers un niveau haut pendant un état haut du signal SCL. Le maítre cesse alors l'émission du signal SCL qui reste au niveau haut, le signal SDA restant aussi au niveau haut.
    • Le fait d'utiliser des drains ouverts ou des collecteurs ouverts pour piloter les lignes du réseau permet à un périphérique plus lent de maintenir SCL à zéro pendant une durée qui lui permet d'assimiler la donnée de SDA. Cela a pour effet de ralentir la transmission et de faire attendre un élément plus rapide lors d'une transmission.
    Dans le cas ou plusieurs maítre veulent transmettre simultanément des données, il peut se produire que deux maítres envoient en même temps le signal de début de transmission. Il y a conflit lorsque les deux prises en main du réseau arrivent simultanément. Les deux maítres envoient donc ensemble l'adresse d'un périphérique différent. Le premier de ces maítres qui s'aperçoit qu'un bit à zéro est transmis à la place d'un bit à un qu'il voulait transmettre cesse son action de maítre de réseau. Ce maítre qui vient de perdre la main continu de déchiffrer l'adresse qui était émise et se comporte comme un esclave.
    Dans la définition de la norme DDC, la possibilité de travailler avec le protocole DDC1 simultanément avec un protocole I2C impose d'abandonner automatiquement le protocole DDC1 au profit d'un protocole I2C dès que l'on a une mise à zéro du signal SCL.
    Un réseau fonctionnant suivant ces trois protocoles est décrit sur la figure 1.
    Le réseau de la figure 1 comporte un système maítre 1 contenant un microprocesseur 7 et une cellule 12 faisant l'objet de l'invention, un premier périphérique 2, et un deuxième périphérique 3. Ces trois éléments sont reliés ensemble par l'intermédiaire d'une première ligne 4 portant le signal SCL, d'une deuxième ligne 5 portant le signal SDA, d'une troisième ligne 6 portant le signal Vsync.
    Avant de décrire un système maítre 1 fonctionnant suivant les protocoles DDC1 et I2C, il est préférable de commencer par un système maítre comprenant une cellule de communication fonctionnant selon le protocole I2C telle qu'elle existe dans l'état de la technique.
    La figure 2 détaille de manière plus précise le système maítre dans l'état de la technique. Un microprocesseur 7 est relié à une mémoire 8 par l'intermédiaire d'un bus de données 9, d'un bus d'adresse 10, et d'un bus de commande 11. Parmi tous les éléments dédiés au microprocesseur 7, il a seulement été pris en compte une cellule de communication 12 selon le protocole I2C.
    La cellule 12 comporte un circuit de traitement 13 de données qui traduit les données d'un format mot (en parallèle) en une chaine de bits (en série) ou l'inverse, un circuit de commande 14, un premier circuit 15 d'entrée/sortie de données et un deuxième circuit 16 d'entrée/sortie de données.
    Le circuit de commande 14 comporte un circuit de décodage 17 et un séquenceur 18.
    Le séquenceur 18 comporte un circuit combinatoire 19 et un circuit de mémorisation 20.
    Le circuit de traitement 13 est relié au premier circuit 15 par un premier bus interne 21. Le circuit de traitement 13 est relié au deuxième circuit 16 par un premier fil 22. Le circuit de traitement 13 est relié au circuit de décodage 17 par l'intermédiaire d'un deuxième bus interne 23.
    Le circuit de décodage 17 est relié au microprocesseur 7 par l'intermédiaire des bus de commande 11 et bus d'adresse 10. Le circuit de décodage 17 est relié au premier circuit 15 par le premier bus interne 21. Le circuit de décodage 17 est relié au deuxième circuit 16 par un bus de sortie 24. Le circuit de décodage 17 est relié au circuit combinatoire 19 par l'intermédiaire d'un bus de commande 25. Le circuit de décodage 17 comporte également quatre fils d'état 26, 27, 28, 29.
    Le premier circuit 15 est également reliée au microprocesseur 7 par l'intermédiaire du bus de données 9.
    Le deuxième circuit 16 est, dans l'état de la technique, reliée au réseau de communication sur les fils de communication 4 et 5 portant les signaux SCL et SDA.
    La sortie du circuit combinatoire 19 est relié à l'entrée du circuit de mémorisation 20 par quatre fils de prochain état 30, 31, 32, 33.
    La sortie du circuit de mémorisation 20 est relié à l'entrée du circuit combinatoire 19 par quatre fils d'état actuel 34, 35, 36, 37.
    Les quatre fils d'état actuel 34 à 37 sont respectivement connectés aux quatre fils d'état 26 à 29. Le nombre de fil d'état peut varier sans changer fondamentalement le fonctionnement de la cellule 12.
    Le circuit de décodage 17 envoie et reçoit des signaux des différents éléments composant le système maítre 1. Il comporte des registres internes qui permettent de dialoguer avec le microprocesseur 7. Il comporte également des circuits de logique combinatoire très complexes qui permettent en fonction de signaux entrant d'élaborer les signaux à envoyer à toute la cellule. Ces signaux, de type connus, ne seront décrit par la suite que s'ils peuvent apporter de la clarté dans la description des autres éléments.
    Les circuit de traitement 13 comporte principalement un registre à décalage avec sortie parallèle en trois états qui recevra par l'intermédiaire du deuxième bus interne 23 soit un signal de chargement parallèle, soit un signal de déchargement parallèle, soit un signal de décalage sortant, soit un signal de décalage rentrant. Dans le cas du signal de chargement parallèle, les données présentes sur le premier circuit 15 seront chargées dans le registre. Dans le cas du signal de déchargement parallèle, la sortie parallèle du registre sera activée afin que le premier circuit 15 puisse récupérer les données. Dans le cas d'un décalage sortant, le bit de poids fort d'un octet résidant dans le registre sera envoyé sur le deuxième circuit 16, les autres bits se verront décaler vers le poids immédiatement supérieur, le bit de poids faible chargera le bit de poids fort par l'intermédiaire d'un bouclage afin de ne pas perdre la données avant la fin de la transmission de l'octet. Dans le cas d'un décalage rentrant, les bits se verront décaler vers le poids immédiatement supérieur et le bit de poids faible chargera le bit présent sur le deuxième circuit 16.
    Le premier circuit 15 réalise, pour simplifier, une liaison directe ou un état de haute impédance entre le bus de données 9 et le premier bus interne 21, suivant que l'on désire ou pas un couplage de ces bus.
    Le deuxième circuit 16 réalise la connexion du système au réseau de communication. Ce deuxième circuit 16 est constitué de deux ports assurant, pour l'un, soit la sortie des données, soit l'entrée des données sur le premier fil de communication 4 portant le signal SCL, et pour l'autre le contrôle ou le non contrôle du deuxième fil de communication 5 portant le signal SDA. L'état dans lequel travaille chaque port est directement commandé par le circuit de décodage 17 par l'intermédiaire du bus de sortie 24.
    Le séquenceur 18, comporte un circuit combinatoire 19, réalisant des équations logiques, et d'un circuit de mémorisation 20, muni de quatre bascules D, indique au circuit de décodage 17 dans quelle état de transmission celui-ci se trouve et change d'état en fonction de l'état dans lequel il se trouve et de paramètres extérieurs qui lui sont donné par l'intermédiaire du bus de commande 25. La figure 3 illustre de manière simplifiée la machine d'état que réalise le séquenceur.
    La machine d'état du séquenceur correspond à une machine d'état du protocole DDC2AB car le protocole DDC2B est une limitation du protocole DDC2AB. Le détail complet de la machine d'état n'apportant rien à la description, on se limitera à une machine d'état simplifiée d'où la notion de macro-état correspondant à un regroupement d'états.
    L'état initial est l'état d'attente 100. On reste dans cet état tant que l'on a pas de message à transmettre ou tant que l'on ne reçoit pas de message.
    Si l'on veut envoyer un message, le circuit de décodage 17 envoie un signal par l'intermédiaire du bus de commande 25 qui place le séquenceur en mode maítre et le fait passer dans le macro-état d'émission d'adresse 110. Ce macro-état met en séquence l'émission d'une adresse (c'est à dire va permettre d'envoyer les sept bits d'adresse à un périphérique), le mode de fonctionnement émetteur ou récepteur du périphérique et l'attente d'un zéro sur la ligne SDA corespondant à l'acquittement du périphérique. Durant ce macro-état, les conflits éventuels entre plusieurs maítres sont également gérés. En cas de conflit le séquenceur 18 se place dans l'état correspondant à la réception d'adresse 120 en mode esclave.
    Le circuit de décodage 17 va transmettre l'acquitement et le mode choisi pour la transmission. Ceci qui fait passer le séquenceur 18 en macro-état de maítre émetteur de données 111, ou en macro-état de maítre récepteur de données 112.
    Le macro-état de transmission, maítre émetteur de données 111 ou maítre récepteur de données 112, recouvre la transmission des huits bits et la transmission de l'acquitement. Le macro-état de transmission reboucle sur lui-même tant que le circuit de décodage 17 n'informe pas le séquenceur 18 de la fin de la transmission. Lorsque le séquenceur 18 est informé de la fin de la transmission, il se replace à l'état d'attente 100.
    Si le circuit de décodage 17 détecte sur le deuxième entrée/sortie 16 le début d'une transmission, il fait passer le séquenceur 18 dans le macro-état de réception d'adresse 120, correspondant au mode esclave. Ce macro-état va mettre en séquence toute la réception de l'adresse et du bit de mode de fonctionnement. Si le circuit de décodage 17 ne reconnait pas l'adresse comme étant celle de la cellule 12, il l'indique au séquenceur 18 qui repasse en état d'attente 100, sinon, le séquenceur 18 continue en faisant envoyer le bit d'acquitement de la réception d'adresse.
    En fonction du mode de transmission reçu, le circuit de décodage 17 indiquera si le séquenceur doit passer en macro-état d'esclave émetteur 121 ou en macro-état d'esclave récepteur 122.
    Le macro-état de transmission, esclave émetteur 121 ou esclave récepteur 122, recouvre la transmission des huits bits et la transmission de l'acquitement. Le macro-état de transmission reboucle sur lui-même tant que le circuit de décodage 17 n'informe pas le séquenceur 18 de la fin de la transmission. Lorsque le séquenceur 18 est informé de la fin de la transmission, il se replace à l'état d'attente 100. Les données reçues ou émises font appel à la mémoire 8 du microprocesseur 7. Le circuit de décodage 17 enverra donc un signal d'interruption de tâche au microprocesseur 7 par l'intermédiaire du bus de commande 11. En attendant que le microprocesseur 7 effectue le transfert entre la cellule 12 et sa mémoire 8, le circuit de décodage 17 va envoyer un signal au deuxième entrée/sortie 16 pour que ce deuxième entrée/sortie 16 maintienne la ligne SCL 4 à zéro.
    Là s'arrête l'état de la technique.
    Pour pouvoir réaliser la fonctionnalité désirée, il a fallu rajouter d'autres éléments, que l'on peut voir sur la figure 4.
    Il a été rajouté une connexion entre le signal Vsync 6 du réseau de communication et le deuxième cicuit 16 de la cellule 12.
    Il a été rajouté dans la cellule 12 un générateur de signal d'horloge 200 relié par un fil d'horloge 201 au deuxième circuit 16 d'une part, et relié par un fil de prélèvement 202 au bus de commande 11 du microprocesseur 7. Le fil de prélèvement 202 extrait du bus de commande 11 le signal d'horloge du microprocesseur 7. Dans un exemple, le générateur 200 va utiliser la fréquence du signal d'horloge du microprocesseur 7 pour produire un signal d'horloge à 25 kHz qui sera transmis au deuxième circuit 16. Ce deuxième circuit 16 utilise ce signal horloge à 25 kHz en la reliant directement à la ligne du signal Vsync.
    Il a été rajouté dans le circuit de commande 14 un circuit logique 203 et un registre d'état 204 contenant au moins un premier bit d'état 205. Le registre d'état est relié au premier circuit 15 par le premier bus interne 21, au circuit de décodage 17 par l'intermédiaire d'un troisième bus interne 206. La bascule du registre d'état 204 contenant le premier bit d'état 205 est relié au circuit logique 203 par l'intermédiaire d'un premier fil d'état 207. Le circuit logique 203 est également relié au circuit de mémorisation 20 du séquenceur 18 par l'intermédiaire d'un premier fils de forçage 208.
    Le premier bit d'état 205 indique à la cellule 12 le protocole utilisé. Si le premier bit d'état 205 est à 1, le protocole est le DDC1. Sinon, il s'agit d'un protocole I2C. Dès que ce premier bit d'état 205 passe de 0 à 1, le circuit logique 203 envoie une impulsion sur le premier fils de forçage 208 qui a pour effet de forcer de manière asynchrone les bascules D du circuit 20 dans un état qui correspond, dans la machine d'état simplifié du séquenceur 18, au macro-état d'émission de données en mode esclave 121. Dans ce mode de transmission, la cellule 12 ne produit aucune synchronisation de SCL et se contente de transmettre les données que lui transmet le microprocesseur 7. Afin que le microprocesseur 7 puisse fournir les données de manière synchrone avec Vsync, le circuit de décodage 17 produit une interruption sur le bus de commande 11 du microprocesseur 7. Le microprocesseur 7 devra alors s'occuper du transfert de donnée depuis sa mémoire 8 jusqu'à la cellule 12. On remarque que, dans ce cas, la cellule ne peut pas attendre car il n'y a pas de possibilité de ralentir Vsync alors qu'en I2C, on peut faire attendre SCL. Autrement dit le microprocesseur 7 doit être suffisament rapide pour pouvoir se dégager de la tâche en cours et effectuer le transfert.
    Le premier bit d'état 205 ne peut être imposé que par une action du microprocesseur 7 qui décide de faire fonctionner la cellule 12 dans le protocole DDC1. Tant que le premier bit d'état 205, dit aussi bit DDC1, est activé au niveau un, le séquenceur 18 reste bloqué en mode esclave émetteur 121.
    Le comité VESA a prévu, pour que les protocoles I2C soient prioritaires par rapport au protocole DDC1, que le passage du signal SCL à un niveau bas entraine le passage en protocoles I2C.
    Un circuit de détection 209 est rajouté pour cette fonctionnalité. Le circuit de détection 209 est connecté au deuxième circuit 16 par l'intermédiaire d'un fil de détection 210. Le circuit de détection 209 est connecté au circuit de mémorisation 20 par l'intermédiaire d'un deuxième fil de forçage 211. Le circuit de détection 209 est également relié à la bascule du registre d'état 204 contenant le premier bit d'état 205 par l'intermédiaire du premier fil d'état 207.
    Dans le deuxième circuit 16, le fil de détection 209 est relié au premier fil de communication 4 portant le signal SCL. Le circuit de détection 209 produit une impulsion positive sur le deuxième fil de forçage 211 si la ligne SCL 4 présente un front descendant pendant que le premier bit d'état 205 est à 1. Le deuxième fil de forçage 211 a pour effet sur le circuit de mémorisation 20 de forcer le séquenceur 18 à se placer en état d'attente 100. Le message en cours de transmission avec le protocole DDC1 y est même interrompu sans attendre la fin d'une transmission.
    Par contre lorsque le microprocesseur 7 remet à zéro le premier bit d'état 205, la transmission s'achève à la fin de l'octet en cours de transmission. Le séquenceur se positionne ensuite en état d'attente.
    Il a été vu précédement que lors d'une transmission, la cellule 12 demande au microprocesseur 7 d'effectuer des transfert de données avec la mémoire. Dans le cas du protocole DDC1 le transfert doit se faire sans attente car il n'est pas possible de ralentir l'horloge Vsync. Pour que le microprocesseur 7 effectue le transfert, il faut d'abord que celui-ci mette en attente la tâche en cours ce qui peut parfois prendre un certain temps.
    L'invention utilise pour remédier à ce problème un circuit de gestion 212 d'accès mémoire direct, et un compteur 213 par neuf rajoutés dans la cellule 12. Le circuit de gestion 212 est relié au microprocesseur 7 par l'intermédiaire du bus de données 9, du bus d'adresse 10 et du bus de commande 11. Le circuit de gestion 212 est relié au compteur 213 par l'intermédiaire d'un premier fil de priorité 214. Le circuit de gestion 212 est relié au circuit de décodage 17 par l'intermédiaire d'un deuxième fil de priorité 215. Le compteur 213 est relié au générateur 200 de signal d'horloge par l'intermédiaire du fil d'horloge 201. Le compteur 213 est relié au circuit logique 203 par l'intermédiaire du premier fil de forçage 208. Le compteur 213 est relié à la bascule du registre d'état 204 qui contient le premier bit d'état 205 par l'intermédiaire du premier fil d'état 207.
    Le circuit de gestion 212 se substitue au microprocesseur 7 pour les transferts de données entre la cellule 12 et la mémoire 8.
    Dans le cas du protocole DDC1, le microprocesseur 7 informe le circuit de gestion 212 de l'emplacement dans la mémoire 8 des données à transmettre. Autrement dit, le microprocesseur 7 va envoyer au circuit de gestion 212 l'adresse de début de message et la longueur du message par l'intermédiaire du bus de données. Le compteur 213 est remis à zéro lors du passage en mode DDC1 par l'intermédiaire du premier fil de forçage 208. Le premier fil d'état 207 autorise le comptage de ce compteur 213. Le compteur 213 compte le nombre d'impulsions d'horloge sur le fil d'horloge 201. Toutes les neuf impulsions, le compteur par neuf 213 envoie une impulsion sur le premier fil de priorité 214. Le circuit de gestion 212 reçoit l'impulsion du premier fil de priorité 214 et positionne sur le bus de commande 11 du microprocesseur 7 un signal d'interruption de transfert qui va mettre toutes les sortie du microprocesseur en haute impédance. Le circuit de gestion 212 envoie ensuite à la mémoire 8 des signaux sur les bus d'adresse 10 et bus de contrôle 11 qui effectuent le transfert de données avec la cellule. Le transfert terminé, le circuit de gestion 212 repositionne sur le bus de commande 11 le signal d'interruption de transfert en mode normal et le microprocesseur 7 reprend le contrôle des bus d'adresse 10 et bus de commande 11.
    Dans le cas de protocoles I2C, il est également intéressant de pouvoir assister le microprocesseur 7. Cela permet de ne pas ralentir la transmission d'une part et de ralentir de manière moins importante la tâche en cours sur le microprocesseur 7. C'est pourquoi dans le fonctionnement en protocole I2C, le circuit de décodage 17 de l'invention envoie une impulsion sur le deuxième fil de priorité 215 au lieu d'envoyer une interruption de tâche sur le bus de commande 11. Le circuit de gestion 212 va traiter cette impulsion venant du deuxième fil de priorité 215 de la même manière qu'une information venant du premier fil de priorité 214. Tant que la cellule 12 fonctionne en protocoles I2C, le compteur 213 est inhibé par le premier fil d'état 207.
    Le circuit décrit ci-dessus ne détecte pas les erreurs dûes à un défaut de transmission. Afin d'éviter d'utiliser des données erronnées, la cellule 12 possède dans le registre d'état 204 un deuxième bit d'état 216. Ce deuxième bit d'état 216 est accessible, pour le microprocesseur 7, par le bus de données 9, le première circuit 15, et le premier bus interne 21. Ce deuxième bit d'état 216 est également accessible au circuit de décodage 17 par l'intermédiaire du troisième bus interne 206.
    Le deuxième bit d'état 216 est imposé à un lorsqu'une erreur matérielle est détectée par la cellule 12. L'erreur pouvant être dûe à un fil déconnecté par exemple, il est possible de la détecter par la constatation d'aberration dans le protocole de transmission, ou par l'absence de réponse d'acquittement dans un délai maximum. Le microprocesseur 7 peut consulter le registre d'état 204 qui contient le deuxième bit d'état 216 afin d'être renseigné sur la validité d'une transmission.
    Dans le cas d'une erreur de transmission, il n'est pas nécessaire de continuer le transfert des données. De plus, le microprocesseur 7 peut avoir des transferts de données qui possède un degré de priorité supérieur aux transferts demandés par la cellule.
    Il a été prévu pour résoudre ce problème d'utiliser un bit de contrôle 217 placé lui aussi dans le registre d'état 204. La valeur de ce bit de contrôle 217 peut être imposé par le microprocesseur 7 par l'intermédiaire du bus de données 9, de la première entrée/sortie 15, et du premier bus interne 21. Ce bit de contrôle 217 est également positionnable par le circuit de décodage 17 par l'intermédiaire du troisième bus interne 206. Ce bit de contrôle est aussi relié au compteur 213 par l'intermédiaire d'un deuxième fil d'état 218.
    Lorsque ce bit de contrôle 217 est actif, tous les transferts de données avec la mémoire 8 doivent être suspendus. Le compteur 213 est alors inhibé et le circuit de decodage 17 ne demande plus de transfert de données dès que le bit de contrôle 217 est activé.
    Le deuxième bit d'état 216 et le bit de contrôle 217 peuvent être confondu afin d'augmenter la capacité d'intégration.

    Claims (6)

    1. Cellule interface (12), d'un circuit intégré, dédiée à un microprocesseur (7) comportant:
      un premier circuit (15) d'entrée/sortie de données reliée à un bus de données (9) de ce microprocesseur (7),
      un deuxième circuit (16) d'entrée/sortie de données reliée à un réseau de communication fonctionnant selon au moins deux protocoles différents dits DDC1 et I2C,
      un circuit de traitement de données (13) connecté entre le premier circuit d'entrée/sortie de données (15) et le deuxième circuit d'entrée/sortie de données (16),
      un circuit de commande (14) muni d'un séquenceur (18), le circuit de commande (14) étant géré par le séquenceur (18), le circuit de commande (14) communiquant avec un bus de commande (11) de ce microprocesseur (7), le circuit de commande (14) communiquant avec le deuxième circuit d'entrée/sortie de données (16);
         caractérisée en ce qu'elle comporte un circuit logique (203) pour forcer l'état du séquenceur (18) en fonction d'une information relative à la nature du protocole utilisé.
    2. Cellule (12) selon la revendication 1, caractérisée en ce que l'information relative à la nature du protocole est représentée par un premier bit d'état (205) contenu dans un registre d'état (204) du circuit de commande (14) dont l'état est déterminé par le microprocesseur (7), le forçage dans un premier mode de fonctionnement correspondant à un premier desdits protocoles s'effectue lors de la mise à un premier niveau de ce premier bit d'état (205).
    3. Cellule (12) selon l'une des revendications 1 ou 2, caractérisée en ce que le forçage dans un deuxième mode correspondant à un deuxième desdits protocoles s'effectue lors de la mise à un deuxième niveau de ce premier bit d'état (205) contenu dans le circuit de commande (14), le positionnement du premier bit d'état (205) dans ce deuxième niveau pouvant être fait par un signal venant du réseau de communication, par l'intermédiaire du deuxième circuit (16) d'entrée/sortie de données, ou par le microprocesseur (7).
    4. Cellule (12) selon la revendication 3, caractérisé en ce qu'elle comporte un accès mémoire direct (212) pour gérer une mémoire (8) du microprocesseur (7) en se substituant à ce microprocesseur (7).
    5. Cellule (12) selon la revendication 4, caractérisée en ce que le circuit de contrôle (14) comporte dans un registre d'état (204) un deuxième bit d'état (216) qui signale une détection d'une erreur.
    6. Cellule (12) selon l'une des revendications 4 ou 5, caractérisé en ce que le circuit de contrôle (14) comporte dans un registre d'état (204) un bit de contrôle (217) qui suspend le transfert des données.
    EP96470020A 1995-10-19 1996-09-27 Cellule intégrable DDC dédiée à un microprocesseur Expired - Lifetime EP0769748B1 (fr)

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    Application Number Priority Date Filing Date Title
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    DE (1) DE69601060T2 (fr)
    FR (1) FR2740238B1 (fr)

    Families Citing this family (16)

    * Cited by examiner, † Cited by third party
    Publication number Priority date Publication date Assignee Title
    FI981894A (fi) 1998-09-04 2000-03-05 Nokia Multimedia Network Terminals Oy Väylärakenne
    US6253268B1 (en) * 1999-01-15 2001-06-26 Telefonaktiebolaget L M Ericsson (Publ) Method and system for multiplexing a second interface on an I2C interface
    DE19903412C1 (de) * 1999-01-29 2000-08-24 Elsa Ag Verfahren zum Betrieb einer Shutterbrille
    DE19917576A1 (de) 1999-04-19 2000-10-26 Moeller Gmbh Datenübertragungseinrichtung
    US7006117B1 (en) * 2000-05-19 2006-02-28 Ati International Srl Apparatus for testing digital display driver and method thereof
    US6874052B1 (en) * 2000-09-29 2005-03-29 Lucent Technologies Inc. Expansion bridge apparatus and method for an I2C bus
    US7391788B2 (en) * 2002-11-01 2008-06-24 Broadcom Corporation Method and system for a three conductor transceiver bus
    EP1561217B1 (fr) * 2002-11-12 2015-04-08 LG Electronics, Inc. Support d'enregistrement ayant une structure de donnees qui permet de gerer la reproduction des donnees video a pistes de reproduction multiples enregistrees sur ce support et procedes et appareils de reproduction
    US7206989B2 (en) * 2002-11-20 2007-04-17 Intel Corporation Integrated circuit having multiple modes of operation
    US7543085B2 (en) * 2002-11-20 2009-06-02 Intel Corporation Integrated circuit having multiple modes of operation
    US7093033B2 (en) * 2003-05-20 2006-08-15 Intel Corporation Integrated circuit capable of communicating using different communication protocols
    KR20060111202A (ko) * 2005-04-22 2006-10-26 삼성전자주식회사 디스플레이장치 및 그 제어방법과, 통신시스템
    US8749534B2 (en) * 2008-02-11 2014-06-10 Ati Technologies Ulc Low-cost and pixel-accurate test method and apparatus for testing pixel generation circuits
    US20110087812A1 (en) * 2009-08-28 2011-04-14 Enfora, Inc. Multi-master bi-directional i2c bus buffer
    CN114253898A (zh) * 2021-12-27 2022-03-29 上海集成电路研发中心有限公司 总线装置及数据读写电路
    CN115016360B (zh) * 2022-06-30 2024-01-23 苏州浪潮智能科技有限公司 一种数据传输控制电路、方法、设备及存储介质

    Family Cites Families (6)

    * Cited by examiner, † Cited by third party
    Publication number Priority date Publication date Assignee Title
    US5159684A (en) * 1989-05-24 1992-10-27 Pitney Bowes Inc. Data communication interface integrated circuit with data-echoing and non-echoing communication modes
    DE69130757T2 (de) * 1990-11-30 1999-07-29 Toshiba Kawasaki Kk Ausführungsvorrichtung für bedingte Verzweigungsbefehle
    US5376928A (en) * 1992-09-18 1994-12-27 Thomson Consumer Electronics, Inc. Exchanging data and clock lines on multiple format data buses
    US5430847A (en) * 1992-10-22 1995-07-04 International Business Machines Corporation Method and system for extending system buses to external devices
    EP0676696B1 (fr) * 1994-04-06 1999-01-20 Advanced Micro Devices, Inc. Circuits de porte parallèle dans des systèmes d'ordinateur
    GB2294135A (en) * 1994-10-14 1996-04-17 Ibm Apparatus for adding display data channel to existing display

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