FR2874127A1 - Boitier miniature hyperfrequence pour montage en surface et procede de fabrication du boitier - Google Patents

Boitier miniature hyperfrequence pour montage en surface et procede de fabrication du boitier Download PDF

Info

Publication number
FR2874127A1
FR2874127A1 FR0408588A FR0408588A FR2874127A1 FR 2874127 A1 FR2874127 A1 FR 2874127A1 FR 0408588 A FR0408588 A FR 0408588A FR 0408588 A FR0408588 A FR 0408588A FR 2874127 A1 FR2874127 A1 FR 2874127A1
Authority
FR
France
Prior art keywords
active
face
chip
housing
integrated circuits
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR0408588A
Other languages
English (en)
Other versions
FR2874127B1 (fr
Inventor
Alexandre Bessemoulin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Monolithic Semiconductors SAS
Original Assignee
United Monolithic Semiconductors SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Monolithic Semiconductors SAS filed Critical United Monolithic Semiconductors SAS
Priority to FR0408588A priority Critical patent/FR2874127B1/fr
Priority to PCT/EP2005/053733 priority patent/WO2006013197A1/fr
Publication of FR2874127A1 publication Critical patent/FR2874127A1/fr
Application granted granted Critical
Publication of FR2874127B1 publication Critical patent/FR2874127B1/fr
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/047—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1423—Monolithic Microwave Integrated Circuit [MMIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

L'invention concerne un boîtier miniature hyperfréquence pour montage en surface sur un circuit d'accueil.Le boîtier comporte :- une puce électronique (100) ayant une face active (102) et une face arrière opposée à la face active, la face active ayant des éléments actifs (108), des conducteurs électriques de la face active (110), la face arrière ayant des conducteurs électriques de la face arrière (112) ;- des plots électriques (112), de report du boîtier sur le circuit d'accueil ;Les plots électriques de report du boîtier sont reliés aux conducteurs électriques de la face arrière de la puce, les conducteurs électriques de la face active de la puce et ceux de la face arrière de la puce étant reliés par des trous métallisés (116). Le boîtier est t fermé par un matériau diélectrique (118) enrobant au moins la face active de la puce.Applications : Boîtiers miniature hyperfréquences pour montage en surface.

Description

BOITIER MINIATURE HYPERFREQUENCE POUR MONTAGE EN SURFACE
ET PROCEDE DE FABRICATION DU BOITIER
L'invention concerne un boîtier miniature intégrant des composants hyperfréquences fonctionnant jusqu'à des fréquences de 100GHz et notamment un boîtier compatible des lignes de production à montage en surface ou SMD surface mount devices en langue anglaise.
L'évolution des applications en hyperfréquences à des fréquences de plus en plus élevées entraîne une demande croissante de circuits intégrés ayant une haute intégration et une grande compacité.
La protection des circuits intégrés à haute intégration est obtenue par la mise en boîtier du circuit intégré, soit dans un boîtier usiné ou moulé, soit par un enrobage du circuit intégré par un matériau diélectrique. Cette protection est de plus en plus recherchée car elle simplifie grandement la manipulation des circuits intégrés habituellement fragiles et assure, en outre, l'herméticité du circuit l'isolant d'un environnement nuisant à ses performances comme l'humidité et les gaz.
Les boîtiers hyperfréquences de l'état de l'art utilisent notamment des technologies organiques (PCB) ou céramique.
Le principe commun de ces boîtiers hyperfréquences consiste à reporter une puce électronique sur un fond du boîtier et de l'interconnecter à des plots électriques du boîtier principalement par des fils conducteurs, pour les circuits comportant des lignes de type microruban, ou plus rarement par des billes de soudure (ou bumps en langue anglaise) pour les circuits uniplanaires.
Le boîtier hyperfréquence comportant le circuit intégré (ou la puce) est destiné à être reporté sur un circuit d'interconnexion (circuit d'accueil du boîtier) ou sur un substrat d'interconnexion pour les liaisons électriques, par exemple, avec d'autres circuits électroniques. A cet effet, les plots électriques du boîtier sont réalisés par des techniques diverses notamment par des pattes métalliques ou par des réseaux de conducteurs électriques solidaires du boîtier ou leadframe en langue anglaise.
La figure 1 représente un premier exemple de réalisation d'un boîtier hyperfréquence de l'état de l'art couramment utilisé pour un MMIC soit en langue anglaise Monolithic Microwave Integrated Circuit fonctionnant dans des gammes de fréquences comprises entre 1 GHz et 100Ghz.
Le boîtier hyperfréquence de la figure 1 comporte essentiellement une puce hyperfréquence 10 ayant une face active 12 intégrant des composants hyperfréquences actifs 14 notamment des transistors, des conducteurs électriques 16, et une face arrière 18 opposée à la face active. La puce 10 est reportée par sa face arrière 18 sur un fond métallique 20 du boîtier hyperfréquence. Le boîtier comporte des plots électriques sous forme de pattes métalliques 22 pour son report sur un circuit d'interconnexion (ou circuit d'accueil), non représenté sur la figure.
Les pattes métalliques 22 du boîtier de la figure 1, solidaires mécaniquement du boîtier, assurent les liaisons électriques entre la puce 10 et le milieu extérieur au boîtier par l'intermédiaire de fils électriques 24 reliant les conducteurs électriques 16 de la face active de la puce aux pattes métalliques 22 du boîtier.
Le boîtier de la figure 1 est fermé par un couvercle 26 protégeant la puce du milieu extérieur. La puce se trouve alors dans une cavité d'air 28 (ou un gaz) formée par le boîtier fermé par son couvercle Les composants actifs 14 hyperfréquences de puissance de la puce dégagent de la chaleur qui doit être évacuée à l'extérieur du boîtier.
Dans le cas du boîtier de la figure 1, les calories Q dégagées par les composants actifs de la face active 14 de la puce sont dissipées, en grande partie, à travers l'épaisseur de la puce 10 et le fond 20 du boîtier, par le circuit d'interconnexion électrique sur lequel le boîtier est destiné à être reporté.
La figure 2 montre une deuxième réalisation d'un boîtier hyperfréquence de l'état de l'art. Dans cette réalisation de la figure 2, un circuit intégré 40 est collé sur un fond de boîtier 42 comportant un réseau de connecteurs électriques 44 ou leadframe pour le report du boîtier sur le 3o circuit d'accueil.
Comme dans la réalisation de la figure 1 des fils électriques 46 effectuent les liaisons électriques entre des conducteurs électriques 48 de la face active de la puce 40 et les connecteurs électriques 44 du réseau de connecteurs du boîtier.
Le boîtier de la figure 2 est fermé par moulage d'un matériau plastique 49 enrobant la puce 40 et le fond de boîtier 42 tout en laissant au découvert les faces métalliques des connecteurs électriques 44 dirigées vers l'extérieur du boîtier pour le report, par exemple par soudure, sur des conducteurs électriques d'un circuit d'accueil.
La figure 3 montre une troisième réalisation d'un boîtier hyperfréquences de l'état de l'art. Dans cette réalisation de la figure 3, une puce 50 est reportée par sa face arrière 52 sur un substrat d'accueil 53 comportant des conducteurs électriques 54 de report de la puce 50 sur le substrat 53 et des plots électriques 56 pour l'interconnexion du boîtier avec d'autres circuits électroniques. Des fils électriques 60 assurent la liaison électrique de la puce avec les plots électriques 56 du boîtier.
Le boîtier est fermé, protégeant la puce, par une bulle 62 (ou goutte) de matériau diélectrique recouvrant la totalité de la puce.
Les fils électriques 24, 46, 60 des réalisations des figures 1, 2 et 3 reliant les conducteurs électriques de la puce et les plots électriques du boîtier (pattes ou connecteurs de sortie du boîtier) sont habituellement des fils d'or soudés sur les conducteurs électriques à relier.
Les boîtiers hyperfréquences de l'état comportent des nombreux 20 inconvénients. Entre autre: - la taille importante des boîtiers (de l'ordre de 20 mm2), la longueur des fils d'interconnexions entre les conducteurs électriques de la puce et les pattes métalliques du boîtier limitent les performances en fréquence du boîtier, en outre, un boîtier de taille importante présente des éléments parasités limitant ses performances électriques; - un coût de fabrication relativement élevé du fait d'un procédé d'assemblage du boîtier individuellement; - la difficulté d'obtenir un bon plan de masse hyperfréquence posant une limite pour le gain, la stabilité et la fréquence; - une limitation de la puissance du boîtier du fait de sa structure présentant une résistance thermique élevée; - l'incompatibilité de certaines solutions de boîtiers avec les techniques de montage en surface; - la nécessité d'équipements de production pour le test des 35 composants en boîtier.
Afin de pallier les inconvénients des boîtiers hyperfréquences de l'état de l'art, l'invention propose un boîtier miniature hyperfréquence pour montage en surface sur un circuit d'accueil, le boîtier comportant: - une puce électronique ayant une face active et une face arrière opposée à la face active, la face active ayant des éléments actifs, des conducteurs électriques de la face active, la face arrière ayant des conducteurs électriques de la face arrière; - des plots électriques de report du boîtier sur le circuit d'accueil; caractérisé en ce que le plots électriques de report du boîtier sont 1 o reliés aux conducteurs électriques de la face arrière de la puce, les conducteurs électriques de la face active de la puce et ceux de la face arrière de la puce étant reliés par des trous métallisés et en ce que le boîtier est fermé par un matériau diélectrique enrobant au moins la face active de la puce.
Dans une réalisation préférentielle du boîtier selon l'invention, les conducteurs électriques de la face arrière de la puce sont en contact direct avec les plots électriques de report du boîtier, le boîtier étant fermé par une couche diélectrique épaisse déposée sur la face active de la puce.
Dans une autre réalisation du boîtier selon l'invention, plusieurs trous métallisés relient au moins un conducteur de la face active à au moins un conducteur électrique de la face arrière de la puce transmettant la chaleur dégagée par la puce, via les plots électriques de report, au circuit d'accueil.
Un principal objet de cette invention est de d'obtenir un boîtier miniature hyperfréquences performant et de très petites dimensions avec des performances électriques des circuits intégrés hyperfréquences jusqu'à des fréquences d'au moins 100 GHz.
Un autre objet de cette invention est de disposer d'un circuit intégré miniature protégé par son boîtier de très faibles dimensions compatible avec des technologies de montage en surface ou SMD.
L'invention concerne aussi un procédé de fabrication en collectif de boîtiers selon l'invention comportant au moins les étapes suivantes: fabrication sur une galette de matériau semi-conducteur (ou wafer en langue anglaise) de plusieurs puces électroniques ayant chacune une face active et une face arrière opposée à la face active, la face active ayant des éléments actifs, des conducteurs électriques de la face active, la face arrière ayant des conducteurs électriques de la face arrière, des trous métallisés dans la puce reliant des conducteurs électriques de la face active à des conducteurs électriques de la face arrière; - fermeture des boîtiers; - séparation des boîtiers.
L'invention sera mieux comprise à l'aide d'exemples de réalisations de boîtiers miniatures hyperfréquence en référence aux figures ci-annexées dans lesquelles: - la figure 1, déjà décrite, représente un premier exemple de 10 réalisation d'un boîtier hyperfréquence de l'état de l'art; - La figure 2, déjà décrite, montre une deuxième réalisation d'un boîtier hyperfréquence de l'état de l'art; - la figure 3, déjà décrite, montre une troisième réalisation d'un boîtier hyperfréquence de l'état de l'art; - la figure 4 montre une première réalisation du boîtier hyperfréquences miniature selon l'invention - la figure 5a montre une autre réalisation du boîtier hyperfréquences selon l'invention; - la figure 5b représente une variante du boîtier hyperfréquences de 20 la figure 5a selon l'invention les figures 6a, 6b, 6c, 6d, 6e, 6f, 6g montrent les principales étapes d'un premier procédé de fabrication en collectif du boîtier miniature selon l'invention; - Les figure 7a, 7b et 7c montrent respectivement une vue en coupe, une vue de dessous et une vue de dessus d'un des boîtiers miniature hyperfréquences selon l'invention résultant du premier procédé de fabrication en collectif des boîtiers selon l'invention; - les figures 8a, 8b, 8c, 8d, 8e, 8f et 8g montrent les principales étapes d'un deuxième procédé de fabrication en collectif du boîtier miniature 30 selon l'invention; - la figure 9 montre plusieurs boîtiers miniature hyperfréquences selon l'invention obtenus selon le deuxième procédé de fabrication.
La figure 4 montre une première réalisation du boîtier hyperfréquences miniature selon l'invention.
Le boîtier de la figure 4 comporte: - une puce électronique 70 ayant une face active 72 et une face arrière 74 opposée à la face active, la face active comportant des transistors 76, des conducteurs électriques 78 de la face active 72, la face arrière comportant des conducteurs électriques 80 de la face arrière 74 et parmi ces conducteurs de la face arrière des conducteurs de masse 82. La face active de la puce comporte une couche diélectrique 84 de protection, déposée sur ladite face active; - un cadre d'adaptation 86 du boîtier comportant des plots électriques 90 ayant deux faces principales opposées 94, 96 de report, d'une 1 o part, de la puce 70 par sa face arrière 74, sur les faces 94 des plots électriques du côté du boîtier, et d'autre part, du boîtier sur un circuit d'accueil par les faces opposées 96 des plots électriques 90.
Selon une principale caractéristique de l'invention, les conducteurs électriques 78 de la face active 72 sont reliés aux conducteurs électriques 80 de la face arrière 74 par des trous métallisés 98. Les plots électriques 90 sont en contact direct avec les conducteurs électriques 78 de la face arrière de la puce.
Dans cette réalisation préférentielle de la figure 4 selon l'invention, les plots électriques 90 de report du boîtier sur un circuit d'accueil assurent en outre la liaison électrique avec les conducteurs électriques de la puce et notamment ceux de la face active à travers les trous métallisés 98 de la puce.
Le boîtier est fermé hermétiquement par moulage avec un matériau diélectrique 99 recouvrant la totalité de la puce jusqu'au niveau de la surface 94 des plots électriques en contact avec la face arrière de la puce.
La figure 5a montre une autre réalisation du boîtier hyperfréquences selon l'invention comportant: - une puce électronique 100 ayant une face active 102 et une face arrière 104 opposée à la face. La face active comporte des transistors 108, des conducteurs électriques 110 de la face active 102, la face arrière comportant des conducteurs électriques 112 de la face arrière 104 et parmi ces conducteurs des conducteurs de masse commune et drain thermique 114. Les conducteurs électriques 110 de la face active 102 sont reliés aux conducteurs électriques 112 de la face arrière 104 par des trous métallisés 116. La face active de la puce comporte une couche diélectrique 118 de protection, déposée sur ladite face active.
Le boîtier de la figure 5a est fermé hermétiquement par un moulage 118 de la totalité de la puce avec un matériau diélectrique, le matériau diélectrique recouvrant les bords de la puce jusqu'au niveau de sa face arrière 104. Dans cette réalisation de la figure 5a, les conducteurs électriques 112 de la face arrière de la puce sont aussi des plots électriques de report du boîtier sur un circuit d'accueil. Le report du boîtier peut, par exemple, être effectué par soudure sur des conducteurs électriques d'un io circuit d'accueil.
La figure 5b représente une variante du boîtier hyperfréquences de la figure 5a selon l'invention.
Dans cette variante de la figure 5a, le boîtier hyperfréquence comporte des billes de soudure 118 soudées sur les conducteurs électriques 112 de la face arrière 104 de la puce pour le report du boîtier sur un circuit d'accueil selon des techniques connues.
Dans le boîtier miniature selon l'invention, l'enrobage ou le moulage de la puce est effectué de préférence avec des matériaux tels que le plastic, les matériaux organiques, polymères, verre.
La couche diélectrique de protection de la face active de la puce est par exemple une couche de passivation en Benzo-cyclo-butène (BCB).
Le substrat de la puce électronique peut être réalisée avec différents matériaux selon les contraintes thermiques d'utilisation, par exemples des matériaux tels que le diamant, AIN, BeO. Le substrat peut, dans le cas de puces à faible coût être choisi parmi les PCB, LTCC, HTCC...avec des vias thermiques ou slugs en langue anglaise.
L'invention est aussi relative à un procédé de fabrication en collectif des boîtiers selon l'invention décrits précédemment.
Les figures 6a, 6b, 6c, 6d, 6e, 6f, 6g montrent les principales étapes 30 d'un premier procédé de fabrication en collectif du circuit intégré selon l'invention: Le premier procédé de fabrication du circuit intégré selon l'invention comporte au moins les étapes suivantes: - fabrication selon des techniques connues, par exemple, sur une 35 galette, soit d'Arséniure de Gallium, soit de Nitrure de Gallium, ou soit de Phosphore d'Indium, monocristallin, ou wafer en langue anglaise, d'un ensemble de circuits intégrés (voir figure 6a). Chacun des circuits intégrés comporte une face active 130 et une face arrière 132 opposée à la face active, la face active comportant des éléments actifs 133, des conducteurs électriques 134 de la face active, la face arrière 132 comportant des conducteurs électriques 136 de la face arrière et selon une principale caractéristique de l'invention des trous métallisés 138 dans la puce reliant les conducteurs électriques 134 de la face active aux conducteurs électriques 136 de la face arrière; - dépôt d'une couche de protection 140 en matériau diélectrique sur les faces actives 130 des circuits intégrés du wafer - report du wafer par les faces actives 130 et leurs couches de protection 140 des circuits intégrés sur une plaque de maintien 142 (voir figure 6b) assurant un support mécanique du wafer, puis, réalisation par croissance électrolytique d'un réseau de plots électriques 142 ou leadframe sur les faces arrière 132 des circuits intégrés; la figure 6c montre une vue du réseau de plots électriques 142 réalisés sur un circuit intégré du wafer, la figure 6d les plots électriques réalisés sur quatre circuits intégrés contigus du wafer; - retrait du wafer de la plaque de maintien 142 et report du wafer, par les plots électriques 142 des faces arrières 132 des circuits intégrés, sur une autre plaque de maintien 144 du wafer, puis, gravure des chemins de découpe 146 des circuits intégrés du wafer par voie chimique, sélective ou même sciage - moulage plastique 148 de l'ensemble des circuits intégrés du wafer (voir figure 6f) recouvrant les faces actives 130 des circuits intégrés et leurs couches de protection 140 par injection sous vide, par exemple; - séparation des boîtiers par sciage du wafer. Voir figure 6g montrant plusieurs boîtiers 149, selon l'invention, après séparation; Les figure 7a, 7b et 7c montrent respectivement une vue en coupe, une vue de dessous et une vue de dessus d'un des boîtiers miniature 149 hyperfréquences selon l'invention résultant du premier procédé de fabrication en collectif des boîtiers selon l'invention.
La vue de dessous de la figure 7b montre le réseau de plots 35 électriques 142 de report du boîtier hyperfréquences sur un circuit d'accueil et parmi ces plots, des plots électriques pour les signaux d'entré/sortie 152 de la puce et des plots de masse 154.
La vue de dessus de la figure 7c montre une surface de plastique 156 uniforme de fermeture du boîtier.
Les figures 8a, 8b, 8c, 8d, 8e, 8f et 8g montrent les principales étapes d'un deuxième procédé de fabrication en collectif du circuit intégré selon l'invention: Le deuxième procédé de fabrication comporte au moins les étapes suivantes: - comme dans le cas du premier procédé de fabrication décrit précédemment, le deuxième procédé comporte une étape de fabrication, selon des techniques connues, sur une galette de silicium monocristallin ou wafer d'un ensemble de circuits intégrés, chacun des circuits intégrés ayant la face active 130 et la face arrière 132 opposée à la face active, la face active comportant des éléments actifs 133, des conducteurs électriques 134 de la face active, la face arrière comportant des conducteurs électriques 136 de la face arrière et selon une principale caractéristique de l'invention, des trous métallisés 138 dans la puce reliant les conducteurs électriques 134 de la face active aux conducteurs électriques 136 de la face arrière; puis: -dépôt d'une couche de protection 140 en matériau diélectrique sur les faces actives des circuits intégrés du wafer ; les étapes suivantes différent du premier procédé de fabrication des boîtiers en collectif décrit: - séparation des circuits intégrés par découpe du wafer, puis report, par les faces arrières 132 des circuits, de chacun des circuits intégrés sur une plaque de maintien 170 (voir figure 8a). Le report des circuits intégrés sur la plaque de maintien 170 s'effectue par des techniques connues de prélèvement et dépôt des circuits dénommées en langue anglaise pick and place ; - premier moulage plastique 174 de l'ensemble des circuits intégrés déposés sur la plaque de maintien 170 recouvrant les faces actives des circuits intégrés comportant les couches de protection 140, par exemple par injection sous vide (voir figure 813; - retrait du moulage 174 comportant l'ensemble de circuits intégrés de la plaque de maintien 170 et report du moulage 174, par les faces actives 130 et leur couches de protection 140 des circuits intégrés, sur une autre plaque de maintien (non représentée), puis réalisation par croissance électrolytique d'un réseau de plots électriques 180 ou leadframe sur les faces arrière 132 des circuits intégrés (voir figure 8c), les plots électriques 180 assurant les connexions électriques avec les conducteurs électriques 132 de la face arrière de la puce; la figure 8d montre une vue du réseau de plots électriques 180 réalisés sur un circuit intégré du moulage 174, la figure 8e les plots électriques réalisés sur quatre circuits intégrés contigus du même moulage; - deuxième moulage plastique 190 de l'ensemble des circuits o intégrés enrobant le réseau de plots électriques réalisés du coté des faces arrières 132 des circuits intégrés (voir figure 8f) ; - amincissement du deuxième moulage plastique 190 (voir figure 8g) jusqu'à l'apparition des plots électriques 180 de report de la puce séparés par le deuxième moulage plastique 190; séparation des boîtiers selon l'invention par sciage SC2 du wafer moulé (voir figure 8g).
La figure 9 montre plusieurs boîtiers hyperfréquences miniature 191 identiques selon l'invention obtenus selon le deuxième procédé de fabrication, après la dernière opération de sciage du wafer moulé.
Dans les procédés de fabrication décrits, les wafer sur lesquels sont fabriques les circuits intégrés sont notamment en Si, GaAs, InP, GaN, SiC, Saphire.
Les boîtiers miniature hyperfréquences selon l'invention comportent des nombreux avantage par rapport à ceux de l'état de l'art notamment: - un encombrement encore plus réduit pour une protection tout aussi efficace du circuit intégré ; - un coût d'au moins un ordre de grandeur inférieur aux solutions des boîtiers existant; - une amélioration significative des performances électriques dans les 30 applications de logique et analogiques rapides, grâce à des interconnexions très courtes; - une amélioration significative du problème thermique par une réduction du chemin thermique du boîtier.

Claims (11)

REVENDICATIONS
1. Boîtier miniature hyperfréquence pour montage en surface sur un circuit d'accueil, le boîtier comportant: - une puce électronique (10, 40, 50, 70, 100) ayant une face active (12, 72, 102, 130) et une face arrière (18, 52, 74, 132) opposée à la face active, la face active ayant des éléments actifs (14, 76, 108), des conducteurs électriques de la face active (16, 48, 78, 110, 134), la face arrière ayant des conducteurs électriques de la face arrière (82, 112, 136) - des plots électriques (44, 90, 112, 114, 142, 152, 154, 180), de report du boîtier sur le circuit d'accueil; 1 o caractérisé en ce que le plots électriques de report du boîtier sont reliés aux conducteurs électriques de la face arrière de la puce, les conducteurs électriques de la face active de la puce et ceux de la face arrière de la puce étant reliés par des trous métallisés (98, 116, 138) et en ce que le boîtier est fermé par un matériau diélectrique (118, 140, 148, 174) enrobant au moins la face active de la puce.
2. Boîtier hyperfréquence selon la revendication 1, caractérisé en ce que les conducteurs électriques de la face arrière (82, 112, 136) de la puce sont en contact direct avec les plots électriques de report du boîtier, le boîtier étant fermé par une couche diélectrique épaisse (108, 140) déposée sur la face active de la puce.
3. Boîtier hyperfréquence selon l'une des revendications 1 ou 2, caractérisé en ce que plusieurs trous métallisés (98, 116, 138) relient au moins un conducteur de la face active à au moins un conducteur électrique de la face arrière de la puce transmettant la chaleur dégagée par la puce, via les plots électriques de report, au circuit d'accueil.
4. Boîtier hyperfréquence selon l'une des revendications 1 à 3, caractérisé 30 en ce qu'il comporte: - une puce électronique (70) ayant une face active (72) et une face arrière (74) opposée à la face active, la face active comportant des transistors (76), des conducteurs électriques (78) de la face active (72), la face arrière comportant des conducteurs électriques (80) de la face arrière (74) et parmi ces conducteurs de la face arrière des conducteurs de masse (82), la face active de la puce comportant une couche diélectrique (84) de protection, déposée sur ladite face active; - un cadre d'adaptation (86) du boîtier comportant des plots électriques (90) ayant deux faces principales opposées (94, 96) de report, d'une part, de la puce (70) par sa face arrière (74), sur les faces (94) des plots électriques du côté du boîtier, et d'autre part, du boîtier sur un circuit d'accueil par les faces opposées (96) des plots électriques 90), - et en ce que les conducteurs électriques (78) de la face active (72) sont o reliés aux conducteurs électriques (80) de la face arrière (74) par des trous métallisés (98).
5. Boîtier hyperfréquence selon la revendication 4, caractérisé en ce qu'il comporte des billes de soudure (118) soudées sur les conducteurs électriques (112) de la face arrière 104 de la puce pour le report du boîtier sur un circuit d'accueil selon des techniques connues.
6. Boîtier hyperfréquence selon l'une des revendications 1 à 4, caractérisé en ce que, l'enrobage ou le moulage (99, 118) de la puce est effectué de 20 préférence avec des matériaux tels que le plastic, les matériaux organiques, polymères, verre.
7. Boîtier hyperfréquence selon l'une des revendications 1 à 6, caractérisé en ce que la couche diélectrique de protection (84) de la face active de la puce est 25 une couche de passivation en Benzo-cyclo- butène (BCB).
8. Boîtier hyperfréquence selon l'une des revendications 1 à 7, caractérisé en ce que le substrat de la puce électronique peut être réalisée avec des matériaux tels que le diamant, AIN, BeO et dans le cas de puces à faible coût, les 30 PCB, LTCC, HTCC...avec des vias thermiques ou slugs en langue anglaise.
9. Procédé de fabrication en collectif de boîtiers hyperfréquences comportant au moins les étapes suivantes: - fabrication sur une galette, soit d'Arséniure de Gallium, soit de Nitrure de 35 Gallium, ou soit de Phosphore d'Indium, monocristallin, ou wafer en langue anglaise, d'un ensemble de circuits intégrés, chacun des circuits intégrés comportant une face active (130) et une face arrière (132) opposée à la face active, la face active comportant des éléments actifs, des conducteurs électriques (134) de la face active, la face arrière comportant des conducteurs électriques (136), des trous métallisés (138) dans la puce reliant les conducteurs électriques (134) de la face active aux conducteurs électriques (136) de la face arrière; - dépôt d'une couche de protection (140) en matériau diélectrique sur les faces actives (130) des circuits intégrés du wafer ; - report du wafer par les faces actives (130) et leurs couches de protection (140) des circuits intégrés sur une plaque de maintien (142) assurant un support mécanique du wafer puis réalisation par croissance électrolytique d'un réseau de plots électriques (142) ou leadframe sur les faces arrière (132) des circuits intégrés; - retrait du wafer de la plaque de maintien (142) et report du wafer, par les plots électriques (142) des faces arrières (132) des circuits intégrés, sur une autre plaque de maintien (144) du wafer puis gravure des chemins de découpe (146) des circuits intégrés du wafer soit par voie chimique, sélective ou même sciage - moulage plastique (148) de l'ensemble des circuits intégrés du wafer 20 recouvrant les faces actives (130) des circuits intégrés et leurs couches de protection (140) par injection sous vide; - séparation des boîtiers (149) par sciage du wafer.
10. Procédé de fabrication en collectif de boîtiers hyperfréquences 25 comportant au moins les étapes suivantes: - une étape de fabrication sur une galette de silicium monocristallin ou wafer d'un ensemble de circuits intégrés, chacun des circuits intégrés ayant la face active (130) et la face arrière (132) opposée à la face active, la face active comportant des éléments actifs, des conducteurs électriques (134) de la face active, la face arrière comportant des conducteurs électriques (136) de la face arrière, des trous métallisés (138) dans la puce reliant les conducteurs électriques (134) de la face active aux conducteurs électriques (136) de la face arrière; puis: -dépôt d'une couche de protection (140) en matériau diélectrique sur les faces actives des circuits intégrés du wafer ; - séparation des circuits intégrés par découpe du wafer, puis report, par les faces arrières (132) des circuits, de chacun des circuits intégrés sur une plaque de maintien (170) ; premier moulage plastique (174) de l'ensemble des circuits intégrés déposés sur la plaque de maintien 170 recouvrant les faces actives des circuits intégrés comportant les couches de protection (140), par exemple par injection sous vide; - retrait du moulage (174) comportant l'ensemble de circuits intégrés de la plaque de maintien (170) et report du moulage (174), par les faces actives (130) et o leur couches de protection (140) des circuits intégrés, sur une autre plaque de maintien, puis réalisation par croissance électrolytique d'un réseau de plots électriques (180) ou leadframe sur les faces arrière (132) des circuits intégrés; - deuxième moulage plastique (190) de l'ensemble des circuits intégrés 15 enrobant le réseau de plots électriques réalisés du coté des faces arrières (132) des circuits intégrés; - amincissement du deuxième moulage plastique (190) jusqu'à l'apparition des plots électriques (180) de report de la puce séparés par le deuxième moulage plastique (190) ; - séparation des boîtiers (191) selon l'invention par sciage (SC2) du wafer moulé.
11. Procédé de fabrication en collectif de boîtiers hyperfréquences selon la revendication 10, caractérisé en ce que le report des circuits intégrés sur la plaque de maintien (170) s'effectue par des techniques de prélèvement et dépôt des circuits dénommées en langue anglaise pick and place .
FR0408588A 2004-08-03 2004-08-03 Boitier miniature hyperfrequence pour montage en surface et procede de fabrication du boitier Active FR2874127B1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR0408588A FR2874127B1 (fr) 2004-08-03 2004-08-03 Boitier miniature hyperfrequence pour montage en surface et procede de fabrication du boitier
PCT/EP2005/053733 WO2006013197A1 (fr) 2004-08-03 2005-08-01 Boitier miniature hyperfrequence pour montage en surface et procede de fabrication du boitier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR0408588A FR2874127B1 (fr) 2004-08-03 2004-08-03 Boitier miniature hyperfrequence pour montage en surface et procede de fabrication du boitier

Publications (2)

Publication Number Publication Date
FR2874127A1 true FR2874127A1 (fr) 2006-02-10
FR2874127B1 FR2874127B1 (fr) 2006-12-08

Family

ID=34948513

Family Applications (1)

Application Number Title Priority Date Filing Date
FR0408588A Active FR2874127B1 (fr) 2004-08-03 2004-08-03 Boitier miniature hyperfrequence pour montage en surface et procede de fabrication du boitier

Country Status (2)

Country Link
FR (1) FR2874127B1 (fr)
WO (1) WO2006013197A1 (fr)

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0611129A2 (fr) * 1993-02-08 1994-08-17 General Electric Company Substrat intégré pour modules à circuits intégrés
WO1995031006A1 (fr) * 1994-05-05 1995-11-16 Siliconix Incorporated Montage en surface et technologie de puce a protuberances
US5528080A (en) * 1993-03-05 1996-06-18 Goldstein; Edward F. Electrically conductive interconnection through a body of semiconductor material
US20020047199A1 (en) * 2000-09-11 2002-04-25 Shinji Ohuchi Semiconductor device, manufacturing method of semiconductor device, stack type semiconductor device, and manufacturing method of stack type semiconductor device
US6392290B1 (en) * 2000-04-07 2002-05-21 Siliconix Incorporated Vertical structure for semiconductor wafer-level chip scale packages
US6577013B1 (en) * 2000-09-05 2003-06-10 Amkor Technology, Inc. Chip size semiconductor packages with stacked dies
WO2003050850A2 (fr) * 2001-12-12 2003-06-19 Infineon Technologies Ag Ensemble puce
EP1408547A2 (fr) * 2002-10-11 2004-04-14 Sanyo Electric Co., Ltd. Dispositif semiconducteur et son procédé de fabrication
US20040080040A1 (en) * 2002-10-28 2004-04-29 Sharp Kabushiki Kaisha Semiconductor device and chip-stack semiconductor device
US20040121563A1 (en) * 2002-03-06 2004-06-24 Farnworth Warren M. Method for fabricating encapsulated semiconductor components having conductive vias
WO2004064159A1 (fr) * 2003-01-15 2004-07-29 Fujitsu Limited Dispositif a semi-conducteur, appareil a semi-conducteur a montage tridimensionnel, procede de production du dispositif a semi-conducteur

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2665574B1 (fr) * 1990-08-03 1997-05-30 Thomson Composants Microondes Procede d'interconnexion entre un circuit integre et un circuit support, et circuit integre adapte a ce procede.
JP3033576B1 (ja) * 1999-02-18 2000-04-17 日本電気株式会社 半導体装置及び半導体装置の製造方法
JP2001217354A (ja) * 2000-02-07 2001-08-10 Rohm Co Ltd 半導体チップの実装構造、および半導体装置
JP3456462B2 (ja) * 2000-02-28 2003-10-14 日本電気株式会社 半導体装置及びその製造方法
JP3831287B2 (ja) * 2002-04-08 2006-10-11 株式会社日立製作所 半導体装置の製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0611129A2 (fr) * 1993-02-08 1994-08-17 General Electric Company Substrat intégré pour modules à circuits intégrés
US5528080A (en) * 1993-03-05 1996-06-18 Goldstein; Edward F. Electrically conductive interconnection through a body of semiconductor material
WO1995031006A1 (fr) * 1994-05-05 1995-11-16 Siliconix Incorporated Montage en surface et technologie de puce a protuberances
US6392290B1 (en) * 2000-04-07 2002-05-21 Siliconix Incorporated Vertical structure for semiconductor wafer-level chip scale packages
US6577013B1 (en) * 2000-09-05 2003-06-10 Amkor Technology, Inc. Chip size semiconductor packages with stacked dies
US20020047199A1 (en) * 2000-09-11 2002-04-25 Shinji Ohuchi Semiconductor device, manufacturing method of semiconductor device, stack type semiconductor device, and manufacturing method of stack type semiconductor device
WO2003050850A2 (fr) * 2001-12-12 2003-06-19 Infineon Technologies Ag Ensemble puce
US20040121563A1 (en) * 2002-03-06 2004-06-24 Farnworth Warren M. Method for fabricating encapsulated semiconductor components having conductive vias
EP1408547A2 (fr) * 2002-10-11 2004-04-14 Sanyo Electric Co., Ltd. Dispositif semiconducteur et son procédé de fabrication
US20040080040A1 (en) * 2002-10-28 2004-04-29 Sharp Kabushiki Kaisha Semiconductor device and chip-stack semiconductor device
WO2004064159A1 (fr) * 2003-01-15 2004-07-29 Fujitsu Limited Dispositif a semi-conducteur, appareil a semi-conducteur a montage tridimensionnel, procede de production du dispositif a semi-conducteur

Also Published As

Publication number Publication date
FR2874127B1 (fr) 2006-12-08
WO2006013197A1 (fr) 2006-02-09

Similar Documents

Publication Publication Date Title
EP1829105B1 (fr) Boitier miniature hyperfrequence et procede de fabrication du boitier
EP0583201B1 (fr) Module multi-puces à trois dimensions
EP0584349B1 (fr) Procede d'interconnexion en trois dimensions de boitiers de composants electroniques, et dispositif obtenu par ce procede
FR2704690A1 (fr) Procédé d'encapsulation de pastilles semi-conductrices, dispositif obtenu par ce procédé et application à l'interconnexion de pastilles en trois dimensions.
FR2917234A1 (fr) Dispositif multi composants integres dans une matrice semi-conductrice.
FR2591801A1 (fr) Boitier d'encapsulation d'un circuit electronique
EP3089211B1 (fr) Procede d'encapsulation d'un circuit electronique
EP0593330A1 (fr) Procédé d'interconnexion 3D de boîtiers de composants électroniques, et composant 3D en résultant
FR2767223A1 (fr) Procede d'interconnexion a travers un materiau semi-conducteur, et dispositif obtenu
EP1657749B1 (fr) Boîtier microélectronique multiplans avec blindage interne
US11545448B2 (en) Moisture-resistant electronic component and process for producing such a component
US5473192A (en) Unitary silicon die module
FR2629271A1 (fr) Dispositif d'interconnexion et de protection d'une pastille nue de composant hyperfrequence
FR2565030A1 (fr) Structure de metallisations de reprise de contacts d'un dispositif semi-conducteur et dispositif dote d'une telle structure
US5959352A (en) Chip arrangement and method of producing the same
US6933603B2 (en) Multi-substrate layer semiconductor packages and method for making same
FR2874127A1 (fr) Boitier miniature hyperfrequence pour montage en surface et procede de fabrication du boitier
WO2004112136A1 (fr) Dispositif electronique
US11869858B2 (en) Packaging high-frequency microwave circuits using hot via die attach with interposer
KR100631509B1 (ko) 반도체 소자의 모듈 패키지 및 그 제조방법
EP4343838A1 (fr) Module frontal d émission et/ou réception radiofréquence et procédé de fabrication associé
FR2867609A1 (fr) Boitier miniature hyperfrequence de puissance et procede de fabrication du boitier
EP4354491A1 (fr) Dispositif electronique de type sip et procede de realisation d'un tel dispositif
FR2953063A1 (fr) Procede d'encapsulation de composants electroniques sur tranche
CN115064532A (zh) 多芯片滤波器硅基扇出封装结构以及方法

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 13

PLFP Fee payment

Year of fee payment: 14

PLFP Fee payment

Year of fee payment: 15

PLFP Fee payment

Year of fee payment: 16

PLFP Fee payment

Year of fee payment: 17

PLFP Fee payment

Year of fee payment: 18

PLFP Fee payment

Year of fee payment: 19

PLFP Fee payment

Year of fee payment: 20