FR2866132A1 - Systeme de memorisation - Google Patents

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Abstract

La présente invention concerne un système de mémorisation (1) comportant une unité d'interface (10) qui dispose d'une interface avec un serveur (3) ou des unités de disque dur (2), une unité de mémoire (21) qui dispose d'un module de mémoire cache (126) pour mémoriser des données à lire à partir du serveur (3) ou des unités de disque dur (2) ou à écrire dans ceux-ci et d'un module de mémoire d'informations de commande (127) pour mémoriser des informations de commande du système, une unité de processeur (81) qui dispose d'un microprocesseur (101) pour commander la lecture/l'écriture de données entre le serveur (3) et les unités de disque dur (2), et une interconnexion (31), l'unité d'interface (10), l'unité de mémoire (21) et l'unité de processeur (81) étant inter-connectées à l'aide de l'interconnexion (31).

Description

La présente invention concerne un système de mémorisation qui peut étendre
graduellement sa configuration pour passer d'une configuration à petite échelle à une configuration à grande échelle.
Les systèmes de mémorisation destinés à mémoriser des données à traiter par l'intermédiaire de systèmes de traitement d'informations jouent maintenant un rôle central dans les systèmes de traitement d'informations. Il existe de nombreux types de système de mémorisation, allant de configurations à petite échelle jusqu'à des configurations à grande échelle.
Par exemple, le système de mémorisation ayant la configuration représentée sur la figure 20 est décrit dans le Brevet des Etats-Unis N 6 385 681. Ce système de mémorisation comporte une pluralité d'unités d'interface de canal 11 pour exécuter un transfert de données à l'aide d'un ordinateur 3 (appelé "serveur"), une pluralité d'unités d'interface de disque 16 pour exécuter un transfert de données à l'aide d'unités de disque dur 2, une unité de mémoire cache 14 pour mémoriser temporaire- ment des données à mémoriser dans les unités de disque dur 2, une unité de mémoire d'informations de commande 15 pour mémoriser des informations de commande sur le système de mémorisation (par exemple des informations concernant la commande de transfert de données dans le système de mémorisation 8, et des informations de gestion de données à mémoriser sur les unités de disque dur 2), et des unités de disque dur 2. L'unité d'interface de canal 11, l'unité d'interface de disque 16 et l'unité de mémoire cache 14 sont connectées par l'intermédiaire de l'interconnexion 41, et l'unité d'interface de canal 11, l'unité d'interface de disque 16 et l'unité de mémoire d'informations de commande 15 sont connectées par l'in-.termédiaire de l'interconnexion 42. L'interconnexion 41 et l'interconnexion 42 comportent des bus et des commutateurs communs.
Conformément au système de mémorisation décrit dans le Brevet des EtatsUnis N 6 385 681, dans la con- figuration ci-dessus d'un système de mémorisation 8, l'unité de mémoire cache 14 et l'unité de mémoire de commande 15 peuvent faire l'objet d'un accès par toutes les unités d'interface de canal 11 et toutes les unités d'interface de disque 16.
Dans la technique antérieure décrite dans le Brevet des Etats-Unis N 6 542 961, une pluralité de systèmes de réseau de disques 4 sont connectés à une pluralité de serveurs 3 via les commutateurs de réseau de disques 5, comme représenté sur la figure 21, et la plurali- té de systèmes de réseau de disques 4 sont gérés en tant que système de mémorisation 9 par les moyens de gestion de la configuration système 60, qui sont connectés aux commutateurs de réseau de disques 5 et à chaque système de réseau de disques 4.
Les entreprises ont maintenant tendance à supprimer les investissements initiaux en matière de systèmes de traitement d'informations tout en développant les systèmes de traitement d'informations lorsque la taille de l'entreprise augmente. Par conséquent, l'extensibilité des coûts et des performances pour accroître la taille avec un investissement raisonnable lorsque la taille de l'entreprise augmente, tout en conservant un faible investissement initial, est demandée pour les systèmes de mémorisation. On va maintenant étudier l'extensibilité des coûts et des performances de la technique antérieure.
Les performances requises pour un système de mémorisation (nombre d'entrées/sorties de données par unité de temps et de volume de transfert de données par unité de temps) augmentent chaque année. Ainsi, afin de supporter les améliorations de performances dans le fu- tur, les performances de traitement de transfert de don-nées de l'unité d'interface de canal 11 et de l'unité d'interface de disque 16 du système de mémorisation décrit dans le Brevet des Etats-Unis N 6 385 681 doivent également être améliorées.
Cependant, dans la technologie du Brevet des Etats-Unis N 6 385 681, toutes les unités d'interface de canal 11 et toutes les unités d'interface de disque 16 commandent un transfert de données entre l'unité d'interface de canal 11 et l'unité d'interface de disque 16 via l'unité de mémoire cache 14 et l'unité de mémoire d'in-formations de commande 15. Par conséquent, si les performances de traitement de transfert de données de l'unité d'interface de canal 11 et de l'unité d'interface de dis- que 16 augmentent, la charge d'accès à l'unité de mémoire cache 14 et à l'unité de mémoire d'informations de commande augmente. Ceci aboutit en résultat à un goulet d'étranglement de charge d'accès, ce qui rend difficile d'améliorer les performances du système de mémorisation 8 dans le futur. En d'autres termes, l'extensibilité des performances ne peut pas être garantie.
D'autre part, dans le cas de la technologie du Brevet des Etats-Unis N 6 542 961, le nombre de systèmes de réseau de disques 4 et de serveurs 3 peut être augmen- té en accroissant le nombre de ports du commutateur de réseau de disques 5 ou en connectant une pluralité de commutateurs de réseau de disques 5 en plusieurs étapes. En d'autres termes, l'extensibilité des performances peut être garantie.
Cependant, dans la technologie du Brevet des Etats-Unis N 6 542 961, le serveur 3 accès au système de réseau de disques 4 via les commutateurs de réseau de disques 5. Par conséquent, dans l'unité d'interface avec le serveur 3 du commutateur de réseau de disques 5, le protocole entre le serveur et le commutateur de réseau de disques est transformé en un protocole de commutateur de réseau de disques, et dans l'unité d'interface avec le système de réseau de disques 4 du commutateur de réseau de disques 5, le protocole du commutateur de réseau de disques est transformé en un protocole entre le commutateur de réseau de disques et le système de réseau de disques, à savoir, un processus de transformation de double protocole est généré. Par conséquent, les performances de réponse sont médiocres comparativement au cas d'un accès direct au système de réseau de disques, sans passer par le commutateur de réseau de disques.
Si les coûts ne sont pas pris en compte, il est possible d'améliorer les performances d'accès dans le Brevet des Etats-Unis N 6 385 681 en augmentant la taille de l'unité de mémoire cache 14 et de l'unité de mémoire d'informations de commande. Cependant, afin d'accéder à l'unité de mémoire cache 14 ou à l'unité de mémoire d'informations de commande 15 à partir de toutes les unités d'interface de canal 11 et de toutes les uni20.tés d'interface de disque 16, il est nécessaire de gérer l'unité de mémoire cache 14 et l'unité de mémoire d'in-formations de commande 15 en tant qu'espace de mémoire partagée respectivement. De ce fait, si la taille de l'unité de mémoire 14 et de l'unité de mémoire d'informa- tions de commande 15 augmente, il devient difficile de réduire les coûts du système de mémorisation dans une configuration à petite échelle et de fournir à faible coût un système de mémorisation ayant une configuration à petite échelle:.
Pour résoudre les problèmes ci-dessus, un aspect de la présente invention comporte la configuration.suivante. Spécifiquement, la présente invention est un système de mémorisation comportant une unité d'interface qui dispose d'une unité de connexion avec un ordinateur ou une unité de disque dur, une unité de mémoire pour mé- moriser des données à transmettre/recevoir à l'aide de l'ordinateur ou de l'unité de disque dur et des informations de commande, une unité de processeur qui dispose d'un microprocesseur pour commander un transfert de don- nées entre l'ordinateur et l'unité de disque dur, et une unité de disque, l'unité d'interface, l'unité de mémoire et l'unité de processeur étant mutuellement connectées par l'intermédiaire d'une interconnexion.
Dans le système de mémorisation conformément à la présente invention, l'unité de processeur ordonne un transfert de données concernant la lecture de données ou l'écriture de données demandée par l'ordinateur par l'intermédiaire de l'unité de processeur échangeant des in-formations de commande entre l'unité d'interface et l'unité de mémoire.
Une partie ou l'ensemble de l'interconnexion peut être séparé en une interconnexion destinée à transférer des données ou en une interconnexion destinée à transférer des informations de commande. L'interconnexion peut en outre comporter une pluralité d'unités de commutation.
La configuration suivante est établie dans un autre aspect de la présente invention. Spécifiquement, la présente invention est un système de mémorisation dans lequel une pluralité de grappes sont connectées via un réseau de communications. Dans ce cas, chaque grappe comporte en outre une unité d'interface qui dispose d'une unité de connexion avec un ordinateur ou une unité de disque dur, une unité de mémoire pour mémoriser des données à lire à partir de l'ordinateur ou de l'unité de disque dur ou à écrire dans ceux-ci et les informations de commande du système, une unité de processeur qui dis-pose d'un microprocesseur pour commander la lecture/l'écriture des données entre l'ordinateur et l'unité de disque dur, et une unité de disque. L'unité d'inter- face, l'unité de mémoire et l'unité de processeur dans chaque grappe sont connectées aux unités respectives dans une autre grappe via le réseau de communications.
L'unité d'interface, l'unité de mémoire et l'unité de processeur dans chaque grappe peuvent être connectées dans la grappe par l'intermédiaire d'au moins une unité de commutation, et l'unité de commutation de chaque grappe peut être interconnectée par l'intermédiaire d'un trajet de connexion.
Chaque grappe peut être interconnectée en interconnectant les unités de commutation de chaque grappe via un autre commutateur.
En tant qu'autre aspect, l'unité d'interface dans l'aspect mentionné cidessus peut en outre comporter un processeur pour un traitement de protocole. Dans ce cas, un traitement de protocole peut être exécuté par l'unité d'interface, et un transfert de données dans le système de mémorisation peut être commandé par l'unité de processeur.
Les problèmes et les solutions que la présente demande étudie vont être décrits dans la partie concernant les modes de réalisation de la présente invention et les dessins, sur lesquels: - la figure 1 est un schéma décrivant un exem- pie de configuration du système de mémorisation 1, - la figure 2 est un schéma décrivant un exemple de configuration détaillée de l'interconnexion du système de mémorisation 1, - la figure 3 est un schéma décrivant un autre exemple de configuration du système de mémorisation 1, - la figure 4 est un exemple de configuration détaillée de l'interconnexion représentée sur la figure - la figure 5 est un schéma représentant un 35 exemple de configuration du système de mémorisation, la figure 6 est un schéma représentant un exemple de configuration détaillée de l'interconnexion du système de mémorisation, - la figure 7 est un schéma décrivant un autre exemple de configuration détaillée de l'interconnexion du système de mémorisation, - la figure 8 est un schéma décrivant un exemple de configuration de l'unité d'interface, - la figure 9 est un schéma décrivant un exem- ple de configuration de l'unité de processeur, - la figure 10 est un schéma décrivant un exemple de configuration de l'unité de mémoire, - la figure 11 est un schéma décrivant un exemple de configuration de l'unité de commutation, - la figure 12 est un schéma décrivant un exemple du format de paquet, - la figure 13 est un schéma décrivant un exemple de configuration de l'unité de commande d'application, - la figure 14 est un schéma décrivant un exemple du système de mémorisation monté dans la baie, - la figure 15 est un schéma décrivant un exemple de configuration du boîtier et du fond de panier, - la figure 16 est un schéma décrivant un autre exemple de configuration détaillée de l'interconnexion, - la figure 17 est un schéma décrivant un exemple de configuration de connexion de l'unité d'interface et de l'unité externe, - la figure 18 est un schéma décrivant un autre exemple de configuration de connexion de l'unité d'inter-face et de l'unité externe, - la figure 19 est un schéma décrivant un autre exemple du système de mémorisation monté dans la baie, - la figure 20 est un schéma décrivant un exemple de configuration d'un système de mémorisation habituel, - la figure 21 est un schéma décrivant un autre exemple de configuration d'un système de mémorisation habituel, - la figure 22 est un ordinogramme décrivant l'opération de lecture du système de mémorisation 1, et - la figure 23 est un ordinogramme décrivant l'opération d'écriture du système de mémorisation 1.
Des modes de réalisation de la présente invention vont maintenant être décrits en se reportant aux dessins annexés.
La figure 1 est un schéma décrivant un exemple de configuration du système de mémorisation conformément au premier mode de réalisation. Le système de mémorisation 1 comporte des unités d'interface 10 pour transmettre des données vers un serveur 3 ou des unités de disque dur 2 ou recevoir des données en provenance de ceux-ci, des unités de processeur 81, des unités de mémoire 21 et des unités de disque dur 2. L'unité d'interface 10, l'unité de processeur 81 et l'unité de mémoire 21 sont connectées via l'interconnexion 31.
La figure 2 est un exemple d'une configuration concrète de l'interconnexion 31.
L'interconnexion 31 dispose de deux unités de connexion 51. Les unités d'interface 10, l'unité de processeur 81 et l'unité de mémoire 21 sont connectées à chacune des deux unités de commutation 51 via un trajet de communication respectivement. Dans ce cas, le trajet de communication est une liaison de transmission constituée d'une ou de plusieurs lignes de signaux pour transmettre des données et des informations de commande. Ceci rend possible de sécuriser deux trajets de communication entre l'unité d'interface 10, l'unité de processeur 81 et l'unité de mémoire 21 respectivement, et d'améliorer la fiabilité. Le nombre d'unités ou le nombre de lignes ci-dessus sont simplement indiqués à titre d'un exemple, et ces nombres ne sont pas limités à ceux-ci. Ceci s'ap- plique à tous les modes de réalisation qui vont être décrits ci-dessous.
L'interconnexion représentée à titre d'exemple utilise des commutateurs, mais le point fondamental ici est que [les unités] peuvent être interconnectées de sorte que des informations de commande et des données sont transférées, ainsi [l'interconnexion] peut être constituée de bus, par exemple.
La figure 3 montre également que l'interconnexion 31 peut être séparée en l'interconnexion 41 pour transférer des données et en l'interconnexion 42 pour transférer des informations de commande. Ceci empêche l'interférence mutuelle du transfert de données et du transfert d'informations de commande, comparativement au cas du transfert de données et d'informations de commande par l'intermédiaire d'un même trajet de communication (figure 1). En résultat, les performances de transfert de données et d'informations de commande peuvent être améliorées.
La figure 4 est un schéma décrivant un exemple d'une configuration concrète des interconnexions 41 et 42. Les interconnexions 41 et 42 disposent de deux unités de commutation 52 et 56 respectivement. L'unité d'inter-face 10, l'unité de processeur 81 et l'unité de mémoire 21 sont connectées à chacune des deux unités de commuta- tion 52 et des deux unités de commutation 56 via un trajet de communication respectivement. Ceci rend possible.de sécuriser deux trajets de données 91 et deux trajets d'informations de commande 92 respectivement entre l'uni-té d'interface 10, l'unité de processeur 81 et l'unité de mémoire 21, et d'améliorer la fiabilité.
La figure 8 est un schéma décrivant un exemple concret de la configuration de l'unité d'interface 10.
L'unité d'interface 10 est constituée de quatre interfaces (interfaces externes) 100 à connecter au ser- veur 3 ou aux unités de disque dur 2, d'une unité de commande de transfert 105 pour commander le transfert de données/d'informations de commande avec l'unité de processeur 81 ou l'unité de mémoire 21, et d'un module de mémoire 123 pour mettre en tampon des données et mémori- ser des informations de commande.
L'interface externe 100 est connectée avec l'unité de commande de transfert 105. En outre, le module de mémoire 123 est connecté à l'unité de commande de transfert 105. L'unité de commande de transfert 105 fonctionne également en tant que contrôleur de mémoire pour commander la lecture des données/informations de commande à partir du module de mémoire 123 et l'écriture des don--nées/informations de commande à partir de celui-ci.
La configuration de connexion entre l'interface externe 100 ou le module de mémoire 123 et l'unité de commande de transfert 105 dans ce cas est simplement un exemple, et n'est pas limitée à la configuration mentionnée ci-dessus. Tant que les données/informations de commande peuvent être transférées depuis l'interface externe 100 vers l'unité de processeur 81 et l'unité de mémoire 21 via l'unité de commande de transfert 105, toute configuration quelconque peut être acceptée.
Dans le cas de l'unité d'interface 10 représentée sur la figure 4, dans laquelle le trajet de données 91 et le trajet d'informations de commande 92 sont séparés, deux trajets de données 91 et deux trajets d'informations de commande 92 sont connectés à l'unité de commande de transfert 106.
La figure 9 est un schéma représentant un exemple concret de la configuration de l'unité de processeur 81.
L'unité de processeur 81 est constituée de deux microprocesseurs 101, d'une unité de commande de transfert 105 pour commander le transfert de données/d'informations de commande à l'aide de l'unité d'interface 10 ou de l'unité de mémoire 21, et d'un module de mémoire 123. Le module de mémoire 123 est connecté à l'unité de commande de transfert 105. L'unité de commande de transfert 105 fonctionne également en tant que contrôleur de mémoire pour commander la lecture de données/d'informations de commande à partir du module de mémoire 123 et l'écriture de données/d'informations de corn- mande dans celui-ci. Le module de mémoire 123 est partagé par les deux microprocesseurs 101 en tant que mémoire principale, et mémorise des données et des informations de commande. L'unité de processeur 21 peut disposer de modules de mémoire dédiés à chaque microprocesseur 101 pour le nombre de microprocesseurs, à la place du module de mémoire 123, qui est partagé par deux microprocesseurs 101.
Le microprocesseur 101 est connecté à l'unité de commande de transfert 105. Le microprocesseur 101 corn- mande la lecture de données à partir de la mémoire cache de l'unité de mémoire 21 et l'écriture de données dans celle-ci, la gestion de répertoire de la mémoire cache, et le transfert de données entre l'unité d'interface 10 et l'unité de mémoire 21 sur la base des informations de commande mémorisées dans le module de mémoire de commande 127 de l'unité de mémoire 21.
Spécifiquement, par exemple, l'interface ex-terne 100 dans l'unité d'interface 10 écrit les informations de commande pour indiquer une demande d'accès pour une lecture de données à partir de l'unité de mémoire 123 de l'unité de processeur 81 ou une écriture de données dans celle-ci. Ensuite, le microprocesseur 101 extrait les informations de commande écrites, interprète celles-ci, et écrit les informations de commande, pour indi- quer vers quelle unité de mémoire 21 les données sont transférées à partir de l'interface externe 100 et les paramètres nécessaires au transfert de données, dans le module de mémoire 123 de l'unité d'interface 10. L'inter-face externe 100 exécute un transfert de données vers l'unité de mémoire 21 conformément à ces informations de commande et à ces paramètres.
Le microprocesseur 101 exécute le processus redondant de données de données à écrire dans les unités de disque dur connectées à l'unité d'interface 10, à savoir le processus appelé RAID (Réseau Redondant de Disques Bon Marché). Ce processus RAID peut être exécuté dans l'unité d'interface 10 et dans l'unité de mémoire 21. Le micro-processeur 101 gère également la zone de mémorisation du système de mémorisation 1 (par exemple une transformation d'adresse entre un volume logique et un volume physique).
La configuration de connexion entre l'unité de processeur 101, l'unité de commande de transfert 105 et le module de mémoire 123 dans ce cas est simplement un exemple, et n'est pas limitée à la configuration mentionnée ci-dessus. Tant que les données/informations de commande peuvent être mutuellement transférées entre le microprocesseur 101, l'unité de commande de transfert 105 et le module de mémoire 123, toute configuration quel-conque peut être acceptée.
Si le trajet de données 91 et le trajet d'in- -formations de commande 92 sont séparés, comme représenté sur la figure 4, les trajets de données 91 (deux trajets dans ce cas) et les trajets d'informations de commande 92 (deux trajets dans ce cas) sont connectés à l'unité de commande de transfert 106 de l'unité de processeur 81.
La figure 10 est un schéma décrivant un exemple concret de la configuration de l'unité de mémoire 21.
L'unité de mémoire 21 est constituée d'un module de mémoire cache 126, d'un module de mémoire d'in- formations de commande 127 et d'un contrôleur de mémoire 125. Dans le module de mémoire cache 126, des données à écrire dans les unités de disque dur 2 ou des données lues à partir des unités de disque dur 2 sont temporaire-ment mémorisées (ou mises en "antémémoire"). Dans le mo- dule de mémoire de commande 127, les informations de répertoire du module de mémoire cache 126 (informations concernant un bloc logique pour mémoriser des données dans la mémoire cache), des informations pour commander un transfert de données entre l'unité d'interface 10, l'unité de processeur 81 et l'unité de mémoire 21, et des informations de gestion et des informations de configuration du système de mémorisation 1 sont mémorisées. Le contrôleur de mémoire 125 commande indépendamment le traitement de lecture/d'écriture de données dans le module de mémoire cache 126 et des informations de commande dans le module de mémoire d'informations de commande 127.
Le contrôleur de mémoire 125 commande le transfert de données/d'informations de commande entre l'unité d'interface 10, l'unité de processeur 81 et les autres unités de mémoire 21.
Ici, le module de mémoire cache 126 et le module de mémoire de commande 127 peuvent être physiquement intégrés dans une [unité], et la zone de mémoire cache et la zone de mémoire d'informations de commande peuvent être affectées de manière logique dans différentes zones d'un espace de mémoire. Ceci rend possible de réduire le nombre de modules de mémoire et de réduire le coût des composants.
Le contrôleur de mémoire 125 peut être séparé pour une commande de module de mémoire cache et pour une commande de module de mémoire d'informations de commande.
Si le système de mémorisation 1 dispose d'une pluralité d'unités de mémoire 21, la pluralité d'unités de mémoire 21 peuvent être divisées en deux groupes, et des données et des informations de commande à mémoriser dans le module de mémoire cache et dans le module de mémoire de commande peuvent être dupliquées entre ces grou- pes. Ceci rend possible de poursuivre l'opération lors-qu'une erreur survient dans un groupe de modules de mémoire cache ou de modules de mémoire d'informations de commande, en utilisant les données mémorisées dans l'autre groupe de modules de mémoire cache ou de modules de mémoire d'informations de commande, ce qui améliore la fiabilité du système de mémorisation 1.
Dans ce cas, lorsque le trajet de données 91 et le trajet d'informations de commande 92 sont séparés, comme représenté sur la figure 4, les trajets de données 91 (deux trajets dans ce cas) et les trajets d'informations de commande 92 (deux trajets dans ce cas) sont connectés au contrôleur de mémoire 128.
La figure 11 est un schéma décrivant un exemple concret de la configuration de l'unité de commutation 51.
L'unité de commutation 51 dispose d'un circuit à haute densité de composants (LSI) de commutation 58. Le circuit à haute densité de composants de commutation 58 est constitué de quatre interfaces de trajet 130, d'une unité d'analyse d'en-tête 131, d'un arbitre 132, d'un commutateur à barres croisées 133, de huit tampons 134 et de quatre interfaces de trajet 135.
L'interface de trajet 130 est une interface dans laquelle le trajet de communication à connecter à l'unité d'interface 10 est connecté. L'unité d'interface 10 et l'interface de trajet 130 sont connectées une à une. L'interface de trajet 135 est une interface dans la-quelle le trajet de communication à connecter à l'unité de processeur 81 ou à l'unité de mémoire 21 est connecté. L'unité de processeur 81 ou l'unité de mémoire 21 et l'interface de trajet 135 sont connectées une à une. Dans le tampon 134, les paquets à transférer entre l'unité d'interface 30, l'unité de processeur 81 et l'unité de mémoire 21 sont temporairement mémorisés (mis en tampon).
La figure 12 est un schéma décrivant un exemple du format d'un paquet à transférer entre l'unité d'inter-face 10, l'unité de processeur 81 et l'unité de mémoire -21. Un paquet est une unité de transfert de données dans le protocole utilisé pour un transfert de données (incluant des informations de commande) entre chaque unité.
Le paquet 200 dispose d'un en-tête 210, d'une charge utile 220 et d'un code de contrôle d'erreur 230. Dans l'en-tête 210, au moins les informations destinées à in- -cliquer la source de transmission et la destination de transmission du paquet sont mémorisées. Dans la charge utile 220, des informations telles qu'une instruction, une adresse, des données et un état sont mémorisés. Le code de contrôle d'erreur 230 est un code à utiliser pour détecter une erreur qui est générée dans le paquet pen--dant un transfert de paquet.
Lorsque l'interface de trajet 130 ou 135 reçoit un paquet, le circuit à haute densité de composants de commutation 58 envoie l'en-tête 210 du paquet reçu à l'unité d'analyse d'en-tête 131. L'unité d'analyse d'entête 131 détecte la demande de connexion entre cha- 'que interface de trajet sur la base des informations concernant la destination de transmission de paquet in-cluses dans l'en-tête 210. Spécifiquement, l'unité d'ana-lyse d'en-tête 131 détecte l'interface de trajet connectée à l'unité (par exemple une unité de mémoire) au ni- veau de la destination de transmission de paquet spéci- fiée par l'en-tête 210, et génère une demande de connexion entre l'interface de trajet qui a reçu le paquet et l'interface de trajet détectée.
Ensuite, l'unité d'analyse d'en-tête 131 envoie la demande de connexion générée à l'arbitre 132. L'arbitre 132 arbitre chaque interface de trajet sur la base de la demande de connexion détectée de chaque interface de trajet. Sur la base de ce résultat, l'arbitre 132 délivre en sortie le signal pour permuter la connexion dans le commutateur à barres croisées 133. Le commutateur à barres croisées 133 qui a reçu le signal permute la connexion dans le commutateur à barres croisées 133 sur la base du contenudu signal, et effectue une connexion entre les interfaces de trajet voulues.
Dans la configuration du présent mode de réalisation, chaque interface de trajet dispose d'un tampon univoque, mais le circuit à haute densité de composants de commutation 58 peut disposer d'un grand tampon, et une zone de mémorisation de paquet est affectée à chaque in- terface de trajet dans le [grand tampon]. Le circuit à haute densité de composants de commutation 58 dispose d'une mémoire pour mémoriser des informations d'erreur dans l'unité de commutation 51.
La figure 16 est un schéma décrivant un autre exemple de configuration de l'interconnexion 31.
Sur la figure 16, le nombre d'interfaces de trajet de l'unité de commutation 51 est augmenté jusqu'à dix, et le nombre d'unités de commutation 51 est augmenté jusqu'à quatre. En résultat, le nombre d'unités d'inter- face 10, d'unités de processeur 81 et d'unités de mémoire 21 correspond au double de celui de la configuration représentée sur la figure 2. Sur la figure 16, l'unité d'interface 10 est connectée uniquement à une partie des unités de commutation 51, mais les unités de processeur 81 et les unités de mémoire 21 sont connectées à toutes les unités de commutation 51. Ceci rend également possible d'accéder à toutes les unités de mémoire 21 et à toutes les unités de processeur 81 à partir de toutes les unités d'interface 10.
Inversement, chacune des dix unités d'interface peut être connectée à toutes les unités de commutation 51, et chacune des unités de processeur 81 et des unités de mémoire 21 peut être connectée à une partie des unités de commutation. Par exemple, les unités de processeur 81 et les unités de mémoire 21 sont divisées en deux groupes, où un groupe est connecté à deux unités de commutation 51 et l'autre groupe est connecté aux deux unités de commutation 51 restantes. Ceci rend également possible d'accéder à toutes les unités de mémoire 21 et à toutes les unités de processeur 81 à partir de toutes les unités d'interface 10.
On va maintenant décrire un exemple du processus qui est exécuté lorsque les données enregistrées dans les unités de disque dur 2 du système de mémorisation 1 sont lues à partir du serveur 3. Dans la description qui va suivre, les paquets sont toujours utilisés pour un transfert de données qui utilise les commutateurs 51. Dans la communication entre l'unité de processeur 81 et l'unité d'interface 10, la zone de l'unité d'interface 10 destinée à mémoriser les informations de commande (informations requises pour le transfert de données), qui sont envoyées par l'unité de processeur 81, est prédéterminée.
La figure 22 est un ordinogramme décrivant un exemple de processus lorsque les données enregistrées dans les unités de disque dur 2 du système de mémorisa- tion 1 sont lues à partir du serveur 3.
Tout d'abord, le serveur 3 envoie l'instruction de lecture de données au système de mémorisation 1. Lors-que l'interface externe 100 de l'unité d'interface 10 re- çoit l'instruction (étape 742), l'interface externe 100 dans l'état d'attente d'instruction (étape 741) transfère l'instruction reçue vers l'unité de commande de transfert 105 de l'unité de processeur 81 via l'unité de commande de transfert 105 et l'interconnexion 31 (unité de commu- tation 51 dans ce cas). L'unité de commande de transfert 105 qui a reçu l'instruction écrit l'instruction reçue dans le module de mémoire 123.
Le microprocesseur 101 de l'unité de processeur 81 détecte que l'instruction est écrite dans le module de mémoire 123 en interrogeant le module de mémoire 123 ou par l'intermédiaire d'une interruption destinée à indiquer l'écriture provenant de l'unité de commande de transfert 105. Le microprocesseur 101, qui a détecté l'écriture de l'instruction, extrait cette instruction du module de mémoire 123 et exécute l'analyse d'instruction (étape 743). Le microprocesseur 101 détecte les informations qui indiquent la zone de mémorisation dans laquelle les données requises par le serveur 3 sont enregistrées en résultat de l'analyse d'instruction (étape 744).
Le microprocesseur 101 contrôle si les données demandées par l'instruction (également appelées ci-dessous "données demandées") sont enregistrées dans le module de mémoire cache 126 de l'unité de mémoire 21 à partir des informations concernant la zone de mémorisa- tion acquise par l'analyse d'instruction et des informations de répertoire du module de mémoire cache mémorisées dans le module de mémoire 123 de l'unité de processeur 81 ou dans le module de mémoire d'informations de commande 127 de l'unité de mémoire 21 (étape 745).
Si les données demandées existent dans le module de mémoire cache 126 (ce qu'on appelle ci-dessous un "accès réussi au cache") (étape 746), le microprocesseur 101 transfère les informations requises pour transférer les données demandées du module de mémoire cache 126 vers l'interface externe 100 de l'unité d'interface 10, spéci- fiquement les informations de l'adresse dans le module de mémoire cache 126 où les données demandées sont mémorisées et l'adresse dans le module de mémoire 123, dont l'unité d'interface 10 devant être la destination de transfert dispose, vers le module de mémoire 123 de l'unité d'interface 10 via l'unité de commande de transfert 105 de l'unité de processeur 81, l'unité de commutation 51 et l'unité de commande de transfert 105 de l'uni-té d'interface 10.
Ensuite, le microprocesseur 101 ordonne à l'interface externe 100 de lire les données à partir de l'unité de mémoire 21 (étape 752).
L'interface externe 100 de l'unité d'interface 10, qui a reçu l'instruction, extrait les informations nécessaires pour transférer les données demandées à par-tir d'une zone prédéterminée du module de mémoire 123 de l'unité d'interface locale 10. Sur la base de ces informations, l'interface externe 100 de l'unité d'interface 10 accède au contrôleur de mémoire 125 de l'unité de mé- moire 21, et demande à extraire les données demandées du module de mémoire cache 126. Le contrôleur de mémoire 125 qui a reçu la demande extrait les données demandées du module de mémoire cache 126, et transfert les données de-mandées vers l'unité d'interface 10 qui a reçu la demande (étape 753). L'unité d'interface 10 qui a reçu les don-nées demandées envoie les données demandées reçues au serveur 3 (étape 754).
Si les données demandées n'existent pas dans le module de mémoire cache 126 (ce qu'on appelle ci-dessous un "échec d'accès au cache") (étape 746), le microprocesseur 101 accède au module de mémoire de commande 127 de l'unité de mémoire 21, et enregistre les informations destinées à affecter la zone pour mémoriser les données demandées dans le module de mémoire cache 126 de l'unité de mémoire 21, spécifiquement des informations pour spé- cifier un emplacement de cache ouvert, dans les informations de répertoire du module de mémoire cache (ce qu'on appelle ci-dessous une "affectation de zone de cache") (étape 747). Après l'affectation d'une zone de cache, le microprocesseur 101 accède au module de mémoire d'informations de commande 127 de l'unité de mémoire 21, et détecte l'unité d'interface 10, à laquelle les unités de disque dur 2 destinées à mémoriser les données demandées sont connectées (ce qu'on appelle cidessous une "unité d'interface cible 10"), à partir des informations de gestion de la zone de mémorisation mémorisées dans le module de mémoire d'informations de commande 127 (étape 748).
Ensuite, le microprocesseur 101 transfère les informations, qui sont nécessaires pour transférer les données demandées depuis l'interface externe 100 de l'unité d'interface cible 10 vers le module de mémoire cache 126, vers le module de mémoire 123 de l'unité d'interface cible 10 via l'unité de commande de transfert 105 de l'unité de processeur 81, l'unité de commutation 51 et l'unité de commande de transfert 105 de l'unité d'inter-face cible 10. Ensuite, le microprocesseur 101 ordonne à l'interface externe 100 de l'unité d'interface cible 10 de lire les données demandées à partir des unités de dis-que dur 2, et d'écrire les données demandées dans l'unité de mémoire 21.
L'interface externe 100 de l'interface cible 10, qui a reçu l'instruction, extrait les informations nécessaires pour transférer les données demandées de la zone prédéterminée du module de mémoire 123 vers l'unité d'interface locale 10 sur la base des instructions. Sur la base de ces informations, l'interface externe 100 de l'unité d'interface cible 10 extrait les données demandées des unités de disque dur 2 (étape 749), et transfère les données qui ont été extraites vers le contrôleur de mémoire 125 de l'unité de mémoire 21. Le contrôleur de mémoire 125 écrit les données demandées reçues dans le module de mémoire cache 126 (étape 750). Lorsque l'écriture des données demandées se termine, le contrôleur de mémoire 125 notifie la fin d'écriture au microprocesseur 101.
Le microprocesseur 101, qui a détecté la fin de l'écriture dans le module de mémoire cache 126, accède au module de mémoire de commande 127 de l'unité de mémoire 21, et met à jour les informations de répertoire du module de mémoire cache. Spécifiquement, le microprocesseur 101 enregistre la mise à jour du contenu du module de mémoire cache dans les informations de répertoire (étape 751). En outre, le microprocesseur 101 ordonne à l'unité d'interface 10, qui a reçu l'instruction de demande de lecture de données, de lire les données demandées à par-tir de l'unité de mémoire 21.
L'unité d'interface 10, qui a reçu les instructions, extrait les données demandées du module de mémoire cache 126, de la même manière que le processus d'accès réussi au cache, et transfère celles-ci vers le serveur 3. Ainsi, le système de mémorisation 1 extrait les don-nées du module de mémoire cache ou des unités de disque dur 2 lorsque la demande de lecture de données est reçue en provenance du serveur 3, et envoie celles-ci au ser- veur 3.
On va maintenant décrire un exemple du processus qui est exécuté lorsque les données sont écrites de-puis le serveur 3 dans le système de mémorisation. La figure 23 est un ordinogramme décrivant un exemple de pro- cessus lorsque les données sont écrites depuis le serveur 3 dans le système de mémorisation 1.
Tout d'abord, le serveur 3 envoie l'instruction d'écriture de données au système de mémorisation 1. Dans le présent mode de réalisation, la description suppose 35 que l'instruction d'écriture inclut les données à écrire (également appelées ci-dessous "données de mise à jour"). Cependant, l'instruction d'écriture, peut ne pas inclure les données de mise à jour. Dans ce cas, une fois l'état du système de mémorisation 1 confirmé par l'instruction d'écriture, le serveur 3 envoie les données de mise à jour.
Lorsque l'interface externe 100 de l'unité d'interface 10 reçoit l'instruction (étape 762), l'inter-face externe 100 de l'état d'attente d'instruction (étape 761) transfère l'instruction reçue vers l'unité de commande de transfert 105 de l'unité de processeur 81 via l'unité de commande de transfert 105 et l'unité de commutation 51. L'unité de commande de transfert 105 écrit l'instruction reçue dans le module de mémoire 123 de l'unité de processeur. Les données de mise à jour sont temporairement mémorisées dans le module de mémoire 123 de l'unité d'interface 10.
Le microprocesseur 101 de l'unité de processeur 81 détecte que l'instruction est écrite dans le module de mémoire 123 en interrogeant le module de mémoire 123 ou par l'intermédiaire d'une instruction destinée à indiquer l'écriture provenant de l'unité de commande de transfert 105. Le microprocesseur 101, qui a détecté l'écriture de l'instruction, extrait cette instruction du module de mé- moire 123, et exécute l'analyse d'instruction (étape 763). Le microprocesseur 101 détecte les informations qui indiquent la zone de mémorisation dans laquelle les don-nées de mise à jour, dont le serveur 3 demande l'écriture, sont enregistrées en résultat de l'analyse d'ins- truction (étape 764). Le microprocesseur 101 détermine si la cible de demande d'écriture, c'est-à-dire les données sensées être la cible de mise à jour (appelées ci-dessous "données cibles de mise à jour"), est enregistrée dans le module de mémoire cache 126 de l'unité de mémoire 21, sur la base des informations qui indiquent la zone de mémorisation destinée à écrire les données de mise à jour et des informations de répertoire du module de mémoire cache mémorisées dans le module de mémoire 123 de l'unité de processeur 81 ou dans le module de mémoire d'informations de commande 127 de l'unité de mémoire 21 (étape 765).
Si les données cibles de mise à jour existent dans le module de mémoire cache 126 (ce qu'on appelle ci-dessous une "écriture réussie") (étape 766) , le micro-processeur 101 transfère les informations, qui sont re- quises pour transférer les données de mise à jour à par-tir de l'interface externe 100 de l'unité d'interface 10 vers le module de mémoire 126, vers le module de mémoire 123 de l'unité d'interface 10 via l'unité de commande de transfert 105 de l'unité de processeur 81, l'unité de commutation 51 et l'unité de commande de transfert 105 de l'unité d'interface 10. Puis, le microprocesseur 101 or-donne à l'interface externe 100 d'écrire les données de mise à jour qui ont été transférées depuis le serveur 3 vers le module de mémoire cache 126 de l'unité de mémoire (étape 768).
L'interface externe 100 de l'unité d'interface 10, qui a reçu l'instruction, extrait les informations nécessaires pour transférer les données de mise à jour à partir d'une zone prédéterminée du module de mémoire 123 de l'unité d'interface locale 10. Sur la base de ces in-formations de lecture, l'interface externe 100 de l'unité d'interface 10 transfère les données de mise à jour vers le contrôleur de mémoire 125 de l'unité de mémoire 21 via l'unité de commande de transfert 105 et l'unité de commu- tation 51. Le contrôleur de mémoire 125, qui a reçu les données de mise à jour, remplace les données cibles de mise à jour mémorisées dans le module de mémoire cache 126 par les données demandées (étape 769). Après la fin "de l'écriture, le contrôleur de mémoire 125 notifie la fin de l'écriture des données de mise à jour au microprocesseur 101 gui a envoyé les instructions.
Le microprocesseur 101, qui a détecté la fin d'écriture des données de mise à jour dans le module de mémoire cache 126, accède au module de mémoire d'informations de commande 127 de l'unité de mémoire 21, et met à jour les informations de répertoire de la mémoire cache (étape 770). Spécifiquement, le microprocesseur 101 enre- gistre la mise à jour du contenu du module de mémoire ca- che dans les informations de répertoire. Conjointement à ceci, le microprocesseur 101 ordonne à l'interface ex-terne 100 qui a reçu la demande d'écriture en provenance du serveur 3, d'envoyer l'avis de fin d'écriture de don-nées au serveur 3 (étape 771). L'interface externe 100, gui a reçu cette instruction, envoie l'avis de fin d'écriture de données au serveur 3 (étape 772).
Si les données cibles de mise à jour n'existent pas dans le module de mémoire cache 126 (ce qu'on appelle ci-dessous un "échec d'écriture") (étape 766), le micro- processeur 101 accède au module de commande 127 de l'uni-té de mémoire 21, et enregistre les informations destinées à affecter une zone pour mémoriser les données de mise à jour dans le module de mémoire cache 126 de l'uni-té de mémoire 21, spécifiquement, des informations pour spécifier un emplacement de cache ouvert dans les informations de répertoire de la mémoire cache (affectation d'une zone de cache) (étape 767). Après l'affectation de la zone de cache, le système de mémorisation 1 exécute la même commande que. dans le cas d'une écriture réussie. Ce- pendant, dans le cas d'un échec d'écriture, les données cibles de mise à jour n'existent pas dans le module de mémoire cache 126, ainsi le contrôleur de mémoire 125 mémorise les données de mise à jour dans la zone de mémorisation affectée en tant que zone destinée à mémoriser les données de mise à jour.
Ensuite, le microprocesseur 101 détermine la capacité disponible du module de mémoire cache 126 (étape 781) de manière asynchrone avec la demande d'écriture provenant du serveur 3, et exécute le processus destiné à enregistrer les données de mise à jour écrites dans le module de mémoire cache 126 de l'unité de mémoire 21 dans les unités de disque dur 2. Spécifiquement, le microprocesseur 101 accède au module de mémoire d'informations de commande 127 de l'unité de mémoire 21, et détecte l'unité d'interface 10 à laquelle les unités de disque dur 2 destinées à mémoriser les données de mise à jour sont connectées (ce qu'on appelle cidessous une "unité d'interface cible de mise à jour 10") à partir des informations de gestion de la zone de mémorisation (étape 782).
Ensuite, le microprocesseur 101 transfère les informations, qui sont nécessaires pour transférer les données de mise à jour depuis le module de mémoire cache 126 vers l'interface externe 100 de l'unité d'interface cible de mise à jour 10, vers le module de mémoire 123 de l'unité d'interface cible de mise à jour 10 via l'unité de commande de transfert 105 de l'unité de processeur 81, l'unité de commutation 51 et l'unité de commande de transfert 105 de l'unité d'interface 10.
Ensuite, le microprocesseur 101 ordonne à l'unité d'interface cible de mise à jour 10 d'extraire les données de mise à jour du module de mémoire cache 126, et transfère celles-ci vers l'interface externe 100 de l'unité d'interface cible de mise à jour 10. L'inter-face externe 100 de l'unité d'interface cible de mise à jour 10, qui a reçu l'instruction, extrait les informations nécessaires pour transférer les données de mise à jour à partir d'une zone prédéterminée du module de mémoire 123 de l'unité d'interface locale 10. Sur la base de ces informations de lecture, l'interface externe 100 -de l'unité d'interface cible de mise à jour 10 ordonne au contrôleur de mémoire 125 de l'unité de mémoire 21 d'ex-traire les données de mise à jour du module de mémoire cache 126, et transfère ces données de mise à jour depuis le contrôleur de mémoire 125 vers l'interface externe 100 via l'unité de commande de transfert 105 de l'unité d'interface cible de mise à jour 10.
Le contrôleur de mémoire 125, qui a reçu l'instruction, transfère les données de mise à jour vers l'interface externe 100 de l'unité d'interface cible de mise à jour 10 (étape 783). L'interface externe 100, qui a reçu les données de mise à jour, écrit les données de mise à jour dans les unités de disque dur 2 (étape 784). De cette manière, le système de mémorisation 1 écrit les données dans le module de mémoire cache et écrit égale- ment les données dans les unités de disque dur 2, en réponse à la demande d'écriture de données provenant du serveur 3.
Dans le système de mémorisation 1 conformément au présent mode de réalisation, la console de gestion 65 est connectée au système de mémorisation 1 et, à partir de la console de gestion 65, les informations de configuration système sont établies, le lancement/l'arrêt du système est commandé, l'utilisation, l'état de fonctionnement et les informations d'erreur de chaque unité du système sont corrigés, le processus de blocage/remplacement de la partie d'erreur est exécuté lors-que des erreurs surviennent, et le programme de commande est mis à jour. Ici, les informations de configuration système, l'utilisation, l'état de fonctionnement et les informations d'erreur sont mémorisés dans le module de mémoire d'informations de commande 127 de l'unité de mémoire 21. Dans le système de mémorisation 1, un Réseau Local (LAN) interne 91 est installé. Chaque unité de processeur 81 dispose d'une interface de réseau local, et la console de gestion 65 et chaque unité de processeur 81 sont connectées via le réseau local interne 91. La con-sole de gestion 65 accède à chaque unité de processeur 81 via le réseau local interne, et exécute les divers processus mentionnés ci-dessus.
La figure 14 et la figure 15 sont des schémas décrivant des exemples de montage dans une baie du système de mémorisation 1 ayant une configuration conforme au présent mode de réalisation.
Un châssis d'unité d'alimentation 823, un châs- sis d'unité de commande 821 et un châssis d'unité de dis-que 822 sont montés dans la baie qui est une structure du _système de mémorisation 1. Dans ces châssis, les unités mentionnées ci-dessus sont respectivement mises sous boîtier. Sur une surface du châssis d'unité de commande 821, un fond de panier 831, sur lequel des lignes de signaux connectant l'unité d'interface 10, l'unité de commutation 51, l'unité de processeur 81 et l'unité de mémoire 21 sont imprimées, est disposé (figure 15). Le fond de panier 831 est constitué d'une pluralité de couches de car- tes de circuit imprimé, des lignes de signaux étant imprimées sur chaque couche. Le fond de panier 831 dispose d'un connecteur 911 auquel un boîtier d'interface 801, un boîtier SW 802 et un boîtier de mémoire 803 ou un boîtier _de processeur 804 sont connectés. Les lignes de signaux sur le fond de panier 831 sont imprimées de manière à être connectées à des bornes prédéterminées du connecteur 911 auquel chaque boîtier est connecté. Des lignes de signaux d'alimentation destinées à délivrer de l'énergie à chaque paquet sont également imprimées sur le fond de pa- nier 831.
Le boîtier d'interface 801 est constitué d'une pluralité de couches de cartes de circuit imprimé, des lignes de signaux étant imprimées sur chaque couche. Le boîtier d'interface 801 dispose d'un connecteur 912 à connecter au fond de panier 831. Sur la carte de circuit imprimé du boîtier d'interface 801, des lignes de signaux pour connecter une ligne de signaux entre l'interface ex-terne 101 et l'unité de commande de transfert 105 dans la configuration de l'unité d'interface 10 représentée sur la figure 8, une ligne de signaux entre le module de mémoire 123 et l'unité de commande de transfert 105, et une ligne de signaux pour connecter l'unité de commande de transfert 105 à l'unité de connexion 51 sont imprimées. En outre, sur la carte de circuit imprimé du boîtier d'interface 801, un circuit à haute densité de composants d'interface externe 901 destiné à jouer le rôle de l'interface externe 100, un circuit à haute densité de composants de commande de transfert destiné à jouer le rôle d'unité de commande de transfert 105, et une pluralité de circuits à haute densité de composants de mémoire 903 constituant le module de mémoire 123 sont mis sous boîtier conformément au câblage sur la carte de circuit imprimé.
Une alimentation pour attaquer le circuit à haute densité de composants d'interface 901, le circuit à haute densité de composants de commande de transfert 902 et le circuit à haute densité de composants de mémoire 903 et une ligne de signaux pour une horloge sont égale-ment imprimées sur la carte de circuit imprimé du boîtier d'interface 801. Le boîtier d'interface 801 dispose également d'un connecteur 913 pour connecter le câble 920, qui connecte le serveur 3 ou les unités de disque dur 2 et le circuit à haute densité de composants d'interface externe 901, au boîtier d'interface 801. La ligne de si- gnaux entre le connecteur 913 et le circuit à haute densité de composants d'interface externe 901 est imprimée sur la carte de circuit imprimé.
Le boîtier SW 802, le boîtier de mémoire 803 et le boîtier de processeur 804 ont des configurations qui sont fondamentalement les mêmes que le boîtier d'inter- face 801. En d'autres termes, les circuits à haute densité de composants mentionnés ci-dessus qui jouent le rôle de chaque unité sont montés sur la carte de circuit imprimé, et des lignes de signaux qui interconnectent ceux-ci sont imprimées sur la carte de circuit imprimé. Cependant, d'autres boîtiers ne disposent pas des connecteurs 913 et des lignes de signaux, dont le boîtier d'interface 801 dispose, à connecter à ceux-ci.
Sur le châssis d'unité de commande 821, le châssis d'unité de disque 822 destiné à mettre sous boîtier l'unité de disque dur 811, dans laquelle un disque dur 2 est monté, est disposé. Le châssis d'unité de dis-que 822 a un fond de panier 832 pour connecter l'unité de disque dur 811 et le châssis d'unité de disque. L'unité de disque dur 811 et le fond de panier 832 disposent de connecteurs pour se connecter l'un avec l'autre. Comme le fond de panier 831, le fond de panier 832 est constitué d'une pluralité de couches de cartes de circuit imprimé, des lignes de signaux étant imprimées sur chaque couche.
Le fond de panier 832 dispose d'un connecteur auquel le câble 920, à connecter au boîtier d'interface 801, est connecté. La ligne de signaux entre ce connecteur et le connecteur destiné à connecter l'unité de disque 811 et la ligne de signaux destinée à délivrer de l'énergie sont imprimées sur le fond de panier 832.
Un boîtier dédié pour connecter le câble 920 peut être disposé, de manière à connecter ce boîtier au connecteur disposé sur le fond de panier 832.
Sous le châssis d'unité de commande 821, un châssis d'unité d'alimentation 823, dans lequel une unité d'alimentation destinée à délivrer de l'énergie au système de mémorisation 1 entier et une unité de batterie sont mises sous boîtier, est disposé.
Ces châssis sont contenus dans une baie de 19 pouces (non-représentée). La relation positionnelle du châssis n'est pas limitée à l'exemple illustré, mais le châssis d'unité d'alimentation peut être monté sur le dessus, par exemple.
Le système de mémorisation 1 peut être cons- truit sans unités de disque dur 2. Dans ce cas, les uni-tés de disque dur 2, qui existent séparément du système de mémorisation 1, et un autre système de mémorisation 1 et le système de mémorisation 1, sont connectés via le câble de connexion 920 disposé dans le boîtier d'inter- face 801. Egalement dans ce cas, les unités de disque dur 2 sont mises sous boîtier dans le châssis d'unité de dis-que 822, et le châssis d'unité de disque 822 est mis sous boîtier dans la baie de 19 pouces dédiée au châssis d'unité de disque. Le système de mémorisation 1, qui dis- pose des unités de disque dur 2, peut être connecté à un autre système de mémorisation 1. Dans ce cas également, le système de mémorisation 1 et un autre système de mémorisation 1 sont interconnectés via le câble de connexion 920 disposé dans le boîtier d'interface 801.
Dans la description ci-dessus, l'unité d'inter-face 10, l'unité de processeur 81, l'unité de mémoire 21 et l'unité de commutation sont montées dans des boîtiers séparés respectivement, mais il est également possible de monter l'unité de commutation 51, l'unité de processeur 81 et l'unité de mémoire, par exemple, ensemble dans un même boîtier. Il est également possible de monter l'en-semble constitué de l'unité d'interface 10, de l'unité de commutation 51, de l'unité de processeur 81 et de l'unité de mémoire 21 dans un seul boîtier. Dans ce cas, les tailles des boîtiers sont différentes, et la largeur et la hauteur du châssis d'unité de commande 821 représenté sur la figure 18 peuvent être changées en conséquence. Sur la figure 14, le boîtier est monté dans le châssis d'unité de commande 821 dans un format vertical par rap- port à la surfaceau sol, mais il est également possible de monter le boîtier dans le châssis d'unité de commande 821 dans un format horizontal par rapport à la surface au sol. La combinaison de l'unité d'interface 10, de l'unité de processeur 81, de l'unité de mémoire 21 et de l'unité de commutation 51 mentionnées ci-dessus qui va être montée dans un boîtier est arbitraire, et la combinaison de mise sous boîtier mentionnée ci- dessus est un exemple.
Le nombre de boîtiers qui peuvent être montés dans le châssis d'unité de commande 821 est déterminé physiquement en fonction de la largeur du châssis d'unité de commande 821 et de l'épaisseur de chaque boîtier. D'autre part, comme le montre la configuration représentée sur la figure 2, le système de mémorisation 1 dispose d'une configuration dans laquelle l'unité d'interface 10, l'unité de processeur 81 et l'unité de mémoire 21 sont interconnectées via l'unité de commutation 51, ainsi le nombre de chaque unité peut être établi librement conformément à la taille du système, au nombre de serveurs connectés, au nombre d'unités de disque dur connectées et aux performances requises. Par conséquent, le nombre de boîtiers d'interface 801, de boîtiers de mémoire 803 et de boîtiers de processeur 804 peut être librement sélectionné et monté, la limite supérieure étant le nombre obtenu lorsque le nombre de boîtiers SW est soustrait du nombre de boîtiers qui peuvent être montés dans le châssis d'unité de commande 821, en partageant le connecteur avec le fond de panier 831 disposé sur le boîtier d'interface 801, le boîtier de mémoire 803 et le boîtier de processeur 804. représentés sur la figure 14, et en prédé- terminant le nombre de boîtiers SW 802 à monter et le connecteur sur le fond de panier 831 destiné à connecter le boîtier SW 802. Ceci rend possible de construire de manière flexible un système de mémorisation selon la taille du système, le nombre de serveurs connectés, le nombre d'unités de disque dur connectées et les performances que l'utilisateur exige.
Le présent mode de réalisation est caractérisé en ce que le microprocesseur 103 est séparé de l'unité d'interface de canal 11 et de l'unité d'interface de dis-que 16 dans la technique antérieure représentée sur la figure 20, et est constitué de manière à être indépendant de l'unité de processeur 81. Ceci rend possible d'accroître/de réduire le nombre de microprocesseurs indépendam- ment de l'augmentation/la réduction du nombre d'interfaces connectées au serveur 3 ou aux unités de disque dur 2, et de fournir un système de mémorisation ayant une configuration flexible qui peut supporter de manière flexible les demandes de l'utilisateur, telles que le nombre de serveurs 3 et d'unités de disque dur 2 connectés, et les performances du système.
En outre, conformément au présent mode de réalisation, le processus que le microprocesseur 103 de l'unité d'interface de canal 11 a exécuté et le processus que le microprocesseur 103 de l'unité d'interface de dis-que 16 a exécuté pendant une lecture ou une écriture de données sont intégralement exécutés par un microprocesseur 101 de l'unité de processeur 81 représentée sur la figure 1. Ceci rend possible de diminuer le temps système du transfert de traitement entre les microprocesseurs respectifs 103 de l'unité d'interface de canal et l'unité d'interface de disque, qui était requis dans la technique antérieure.
Par l'intermédiaire de deux microprocesseurs 101 de l'unité de processeur 81 ou de deux microprocesseurs 101, chacun d'eux étant sélectionné à partir de différentes unités de processeur 81, l'un des deux micro-processeurs 101 peut exécuter un traitement dans l'unité d'interface 10 avec le côté du serveur 3, et l'autre peut exécuter un traitement dans l'unité d'interface 10 avec le côté des unités de disque dur 2.
Si la charge du traitement dans l'interface avec le côté du serveur 3 est supérieure à la charge du traitement dans l'interface avec le côté des unités de disque dur 2, plus de puissance de traitement du microprocesseur 101 (par exemple le nombre de processeurs, l'utilisation d'un processeur,) peut être délivrée au premier traitement. Si le degré de charge est inversé, plus de puissance de traitement du microprocesseur 101 peut être délivrée au second traitement. Par conséquent, la puissance (ressource) de traitement du microprocesseur peut être délivrée de manière flexible en fonction du de-gré de la charge de chaque traitement dans le système de mémorisation.
La figure 5 est un schéma décrivant un exemple de configuration du deuxième mode de réalisation.
Le système de mémorisation 1 dispose d'une con-figuration dans laquelle une pluralité de grappes 70-1 à 70-n sont interconnectées avec l'interconnexion 31. Une grappe 70 a un nombre prédéterminé d'unités d'interface 10 auxquelles le serveur 3 et les unités de disque dur 2 sont connectées, des unités de mémoire 21, et des unités de processeur 81, et une partie de l'interconnexion. Le nombre de chaque unité dont dispose une grappe 70 est arbitraire. Les unités d'interface 10, les unités de mémoire 21 et les unités de processeur 81 de chaque grappe 70 sont connectées à l'interconnexion 31. Par conséquent, chaque unité de chaque grappe 70 peut échanger des pa- guets avec chaque unité d'une autre grappe 70 via l'interconnexion 31. Chaque grappe 70 peut disposer d'unités de disque dur 2. Ainsi, dans un système de mémorisation 1, des grappes 70 ayant des unités de disque dur 2 et des grappes 70 sans unités de disque dur 2 peuvent coexister.
I1 est également possible que toutes les grappes 70 dis-posent d'unités de disque dur.
La figure 6 est un schéma décrivant un exemple de configuration concrète de l'interconnexion 31.
L'interconnexion 31 est constituée de quatre unités de commutation 51 et de trajets de communication pour connecter celles-ci. Ces commutateurs 51 sont installés à l'intérieur de chaque grappe 70. Le système de mémorisation 1 dispose de deux grappes 70. Une grappe 70 est constituée de quatre unités d'interface 10, de deux unités de processeur 81 et d'unités de mémoire 21. Comme mentionné ci-dessus, une grappe 70 inclut deux commutateurs parmi les commutateurs 51 de l'interconnexion 31.
Les unités d'interface 10, les unités de pro- cesseur 81 et les unités de mémoire 21 sont connectées aux deux unités de commutation 51 dans la grappe 70 par l'intermédiaire d'un trajet de communication respective-ment. Ceci rend possible de sécuriser d'autres trajets de communication entre l'unité d'interface 10, l'unité de processeur 81 et la mémoire 21, et d'accroître la fiabilité.
Pour connecter la grappe 70-1 et la grappe 70-2, une unité de commutation 51 dans une grappe 70 est connectée aux deux unités de commutation 51 dans une au- tre grappe 70 via un trajet de communication respective-ment. Ceci rend possible d'étendre l'accès sur des grappes, même si une unité de commutation 51 connaît une défaillance ou si un trajet de communication entre les uni-tés de commutation 51 connaît une défaillance, ce qui accroît la fiabilité.
La figure 7 est un schéma représentant un exemple de différents formats de connexion entre des grappes dans le système de mémorisation 1. Comme représenté sur la figure 7, chaque grappe 70 est connectée à une unité de commutation 55 dédiée à une connexion entre des grap- pes. Dans ce cas, chaque unité de commutation 51 des grappes 70-1 à 70-3 est connectée à deux unités de commutation 55 par l'intermédiaire d'un trajet de communication respectivement. Ceci rend possible d'étendre l'accès sur les grappes, même si l'unité de commutation 55 con-naît une défaillance ou si le trajet de communication entre l'unité de commutation 51 et l'unité de commutation 55 connaît une défaillance, ce qui accroît la fiabilité.
Egalement dans ce cas, le nombre de grappes connectées peut être accru comparativement à la configuration représentée sur la figure 6. En d'autres termes, le nombre de trajets de communication qui peuvent être connectés à l'unité de commutation 51 est physiquement limité. Mais en utilisant le commutateur dédié 55 pour une connexion entre des grappes, le nombre de grappes connectées peut être accru comparativement à la configuration représentée sur la figure 6.
Dans la configuration du présent mode de réalisation également, le microprocesseur 103 est séparé de l'unité d'interface de canal 11 et de l'unité d'interface de disque 16 dans la technique antérieure représentée sur la figure 20, et est conçu pour être indépendant dans l'unité de processeur 81. Ceci rend possible d'accroître/de réduire le nombre de microprocesseurs indépendam- ment de l'augmentation/la réduction du nombre d'interfaces connectées au serveur 3 ou aux unités de disque dur 2, et peut fournir un système de mémorisation ayant une configuration flexible qui peut supporter de manière.flexible des demandes utilisateur telles que le nombre de serveurs 3 et d'unités de disque dur 2 connectés, et les performances du système.
Dans. le présent mode de réalisation également, des traitements de lecture et d'écriture de données, les mêmes que dans le premier mode de réalisation, sont exé- 35.cutés. Ceci signifie que dans le présent mode de réalisa- tion également, un traitement destiné à être exécuté par le microprocesseur 103 dans l'unité d'interface de canal 11 et un traitement destiné à être exécuté par le micro-processeur 103 dans l'unité d'interface de disque 16 pen- dant la lecture ou l'écriture de données sont intégrés et traités ensemble par un microprocesseur 101 dans l'unité de processeur 81 représentée sur la figure 1. Ceci rend possible de réduire le temps système du transfert de traitement entre chaque microprocesseur 103 de l'unité d'interface de canal et de l'unité d'interface de disque respectivement, qui était requis dans la technique antérieure.
Lorsque la lecture ou l'écriture de données est exécutée conformément au présent mode de réalisation, des données peuvent être écrites ou lues à partir du serveur 3 connecté à une grappe 70 dans les unités de disque dur 2 d'une autre grappe 70 (ou un système de mémorisation connecté à une autre grappe 70). Dans ce cas également, des traitements de lecture et d'écriture décrits dans le premier mode de réalisation sont exécutés. Dans ce cas, l'unité de processeur 81 d'une grappe peut acquérir des informations pour accéder à l'unité de mémoire 21 d'une autre grappe 70 en amenant l'espace de mémoire de l'unité de mémoire 21 d'une grappe individuelle 70 à être un es- pace de mémoire logique dans le système de mémorisation 1 entier. L'unité de processeur 81 d'une grappe peut ordonner à l'unité d'interface 10 d'une autre grappe de transférer des données.
Le système de mémorisation 1 gère le volume constitué d'unités de disque dur 2 connectées à chaque grappe dans un espace de mémoire de manière à être partagé par toutes les unités de processeur.
Dans le présent mode de réalisation, comme dans le premier mode de réalisation, la console de gestion 65 est connectée au système de mémorisation 1, et les infor- mations de configuration système sont établies, le démarrage/arrêt du système est commandé, l'utilisation de chaque unité du système, l'état de fonctionnement et les in-formations d'erreur sont commandés, le traitement de bio- cage/remplacement de la partie d'erreur est exécuté lors-que des erreurs surviennent, et le programme de commande est mis à jour par la console de gestion 65. Ici, les in-formations de configuration, l'utilisation, l'état de fonctionnement et les informations d'erreur du système sont mémorisés dans le module de mémoire d'informations de commande 127 de l'unité de mémoire 21. Dans le cas du présent mode de réalisation, le système de mémorisation 1 est constitué d'une pluralité de grappes 70, ainsi une carte qui a un processeur assistant (unité de processeur assistant 85) est disposée pour chaque grappe 70. L'unité de processeur assistant 85 joue un rôle de transfert des instructions depuis la console de gestion 65 vers chaque unité de processeur 81 ou de transfert des informations collectées par chaque unité de processeur 81 vers la console de gestion 65. La console de gestion 65 et l'uni-té de processeur assistant 85 sont connectées via le ré-seau local interne 92. Dans la grappe 70, le réseau local interne 91 est installé, et chaque unité de processeur 81 dispose d'une interface de réseau local, et l'unité de processeur assistant 85 et chaque unité de processeur 81 sont connectées via le réseau local interne 91. La con-sole de gestion 65 accède à chaque unité de processeur 81 via l'unité de processeur assistant 85, et exécute les divers processus mentionnés ci-dessus. L'unité de proces- -seur 81 et la console de gestion 65 peuvent être directe-ment connectées via le réseau local, sans le processeur assistant.
La figure 17 est une forme en variante du pré-sent mode de réalisation du système de mémorisation 1.
Comme représenté sur la figure 17, un autre système de mémorisation 4 est connecté à l'unité d'interface 10 pour connecter le serveur 3 ou les unités de disque dur 2. Dans ce cas, le système de mémorisation 1 mémorise les informations concernant la zone de mémorisation (égale- ment appelée ci-dessous "volume") délivrées par un autre système de mémorisation 4 et des données à mémoriser dans (ou lues à partir d'un) un autre système de mémorisation 4 du module de mémoire de commande 126 et du module de mémoire cache 127 de la grappe 70, dans lequel l'unité d'interface 10, à laquelle un autre système de mémorisation 4 est connecté, existe.
Le microprocesseur 101 de la grappe 70, auquel un autre système de mémorisation 4 est connecté, gère le volume fourni dans un autre système de mémorisation 4 sur la base des informations mémorisées dans le module de mémoire d'informations de commande 127. Par exemple, le microprocesseur 101 affecte le. volume fourni par un autre système de mémorisation 4 au serveur 3 en tant que volume fourni par le système de mémorisation 1. Ceci permet au serveur 3 d'accéder au volume d'un autre système de mémorisation 4 via le système de mémorisation 1.
Dans ce cas, le système de mémorisation 1 gère le volume constitué d'unités de disque dur locales 2 et le volume fourni par un autre système de mémorisation 4 collectivement.
Sur la figure 17, le système de mémorisation 1 mémorise une table qui indique la relation de connexion entre les unités d'interface 10 et les serveurs 3 dans le module de mémoire de commande 127 de l'unité de mémoire 21. Ensuite, le microprocesseur 101 dans la même grappe 70 gère la table.. Spécifiquement, lorsque la relation de connexion entre les serveurs 3 et les interfaces hôtes 100 est ajoutée ou modifiée, le microprocesseur 101 change (met à jour, ajoute ou supprime) le contenu de la table mentionnée ci-dessus. Ceci permet une communication et un transfert de données via le système de mémorisation 1 entre une pluralité de serveurs 3 connectés au système de mémorisation 1. Ceci peut être mis en oeuvre dans le premier mode de réalisation.
Sur la figure 17, lorsque le serveur 3, connec- té à l'unité d'interface 10, transfère des données avec -le système de mémorisation 4, le système de mémorisation 1 transfère des données entre l'unité d'interface 10 à laquelle le serveur 3 est connecté et l'unité d'interface 10 à laquelle le système de mémorisation 4 est connecté via l'interconnexion 31. A cet instant, le système de mémorisation 1 peut mettre en antémémoire les données à transférer vers le module de mémoire cache 126 de l'unité de mémoire 21. Ceci améliore les performances de trans- fert de données entre le serveur 3 et le système de mémo- risation 4.
Dans le présent mode de réalisation, la configuration de connexion du système de mémorisation 1 et du serveur 3 et d'un autre système de mémorisation 4 via le commutateur 65, comme représenté sur la figure 18, est possible. Dans ce cas, le serveur 3 accède au serveur 3 et à un autre système de mémorisation 4 via l'interface externe 100 de l'unité d'interface 10 et le commutateur 65. Ceci permet d'accéder depuis le serveur 3 connecté au système de mémorisation 1 au serveur 3 et à un autre système de mémorisation 4, qui sont connectés à un commutateur 65 ou à un réseau constitué d'une pluralité de commutateurs 65.
La figure 19 est un schéma décrivant un exemple de configuration lorsque le système de mémorisation 1, ayant la configuration représentée sur la figure 6, est monté dans une baie.
La configuration de montage est fondamentale-ment la même que la configuration de montage représentée sur la figure 14. En d'autres termes, l'unité d'interface 10, l'unité de processeur 81, l'unité de mémoire 21 et l'unité de commutation 51 sont montées dans le boiter et connectées au fond de panier 831 du châssis d'unité de commande 821.
Dans la configuration représentée sur la figure 6, les unités d'interface 10, les unités de processeur 81, les unités de mémoire 21 et les unités de commutation 51 sont regroupées sous la forme d'une grappe 70. Ainsi, un châssis d'unité de commande 821 est préparé pour cha- que grappe 70. Chaque unité d'une grappe 70 est montée dans un châssis d'unité de commande 821. En d'autres ter-mes, des boîtiers de différentes grappes 70 sont montés dans un châssis d'unité de commande 821 différent. En outre, pour la connexion entre les grappes 70, les boîtiers SW 802 montés dans différents châssis d'unité de commande sont connectés à l'aide du câble 921, comme représenté sur la figure 19. Dans ce cas, le connecteur destiné à connecter le câble 921 est monté dans le boîtier SW 802, comme le boîtier d'interface 801 représenté sur la figure 19.
Le nombre de grappes montées dans un châssis d'unité de commande 821 peut être égal à un ou à zéro, et le nombre de grappes à monter dans un châssis d'unité de commande 821 peut être égal à deux.
Dans le système de mémorisation 1 ayant la configuration des modes de réalisation 1 et 2, les instructions reçues par les unités d'interface 10 sont décodées par l'unité de processeur 81. Cependant, il existe de nombreux protocoles suivis par les instructions à échanger entre le serveur 3 et le système de mémorisation 1, il n'est donc pas pratique d'effectuer le processus d'analyse de protocole entier par l'intermédiaire d'un processeur général. Des protocoles incluent ici le protocole d'entrée/sortie (E/S) de fichier utilisant un nom de fichier, le protocole d'interface de Système pour Petits Ordinateurs Internet (ISCSI) et le protocole utilisé lorsqu'un grand ordinateur (gros ordinateur) est utilisé en tant que serveur (mot d'instruction de canal: CCW), par exemple.
Ainsi, dans le présent mode de réalisation, un processeur dédié destiné à traiter ces protocoles à haute vitesse est ajouté à toutes les unités d'interface 10 des modes de réalisation 1 et 2 ou à une partie de cellesci. La figure 13 est un schéma représentant un exemple de l'unité d'interface 10, où le microprocesseur 102 est connecté à l'unité de commande de transfert 105 (ci-dessous cette unité d'interface 10 est appelée "unité de commande d'application 19").
Le système de mémorisation 1 du présent mode de réalisation dispose de l'unité de commande d'application 19, à la place de l'ensemble ou d'une partie des unités d'interface 10 du système de mémorisation 1 des modes de réalisation 1 et 2. L'unité de commande d'application 19 est connectée à l'interconnexion 31. Ici, on suppose que les interfaces externes 100 de l'unité de commande d'application 19 sont des interfaces externes qui reçoivent uniquement les instructions suivant le protocole à traiter par le microprocesseur 102 de l'unité de commande d'application 19. Une interface externe 100 peut recevoir une pluralité d'instructions suivant différents protoco- les.
Le microprocesseur 102 exécute le processus de transformation de protocole conjointement avec l'inter-face externe 100. Spécifiquement, lorsque l'unité de corn- mande d'application 19 reçoit une demande d'accès en provenance du serveur 3, le microprocesseur 102 exécute le processus destiné à transformer le protocole de l'instruction reçue par l'interface externe en protocole pour un transfert de données interne.
Il est également possible d'utiliser l'unité d'interface 10, au lieu de préparer une unité de commande d'application dédiée 19, et l'un des microprocesseurs 101 de l'unité de processeur 81 est utilisé en tant que pro- 5.cesseur dédié à un traitement de protocole.
Les processus de lecture de données et d'écriture de données dans le présent mode de réalisation sont exécutés de la même manière que dans le premier mode de réalisation. Cependant, dans le premier mode de réalisation, l'unité d'interface 10, qui a reçu l'instruction, transfère celleci vers l'unité de processeur 81 sans analyse d'instruction mais, dans le présent mode de ré- alisation, le processus d'analyse d'instruction est exécuté dans l'unité de commande d'application 19. Ensuite, l'unité de commande d'application 19 transfère le résultat d'analyse (par exemple le contenu de l'instruction, la destination des données) vers l'unité de processeur 81. L'unité de processeur 81 commande le transfert des données dans le système de mémorisation 1 sur la base des informations analysées.
En tant qu'autre mode de réalisation de la pré-sente invention, la configuration suivante est également -possible. Spécifiquement, il s'agit d'un système de mémorisation comportant une pluralité d'unités d'interface [chacune] ayant une interface avec un ordinateur ou une unité de disque dur, une pluralité d'unités de mémoire [chacune] ayant une mémoire cache pour mémoriser des don-nées à lire à partir de l'ordinateur ou de l'unité de -disque dur ou à écrire dans ceux-ci, et une mémoire de commande pour mémoriser des informations de commande du système, et une pluralité d'unités de processeur [chacune] ayant un microprocesseur pour commander la lecture/l'écriture de données entre l'ordinateur et l'unité de disque dur, la pluralité d'unités d'interface, la plu- -ralité d'unités de mémoire et la pluralité d'unités de processeur étant interconnectées à l'aide de l'interconnexion qui comporte en outre au moins une unité de commutation, et des données ou des informations de commande sont transmises/reçues entre la pluralité d'unités d'in- terface, la pluralité d'unités de mémoire et la pluralité d'unités de processeur via l'interconnexion.
Dans cette configuration, l'unité d'interface, l'unité de mémoire ou l'unité de processeur disposent d'une unité de commande de transfert pour commander la transmission/réception de données ou d'informations de commande. Dans cette configuration, les unités d'inter-face sont montées sur la première carte de circuit imprimé, les unités de mémoire sont montées sur la deuxième.carte de circuit imprimé, les unités de processeur sont montée sur la troisième carte de circuit imprimé, et au moins une unité de commutation est montée sur la quatrième carte de circuit imprimé. En outre, cette configuration comporte également au moins un fond de panier sur lequel des lignes de signaux connectées entre les pre- 20,mière à quatrième cartes de circuit imprimé sont imprimées, et qui dispose du premier connecteur pour connecter les première à quatrième cartes de circuit imprimé aux lignes de signaux imprimées. En outre, dans la présente configuration, les première à quatrième cartes de circuit imprimé comportent en outre un deuxième connecteur à connecter au premier connecteur du fond de panier.
Dans l'aspect mentionné ci-dessus, le nombre total de cartes de circuit imprimé qui peuvent être connectées au fond de panier peut être égal à n, et le nombre de quatre cartes de circuit imprimé et d'emplacements de connexion de celles-ci peut être prédéterminé, de sorte que le nombre respectif de première, deuxième et troisième cartes de circuit imprimé à connecter au fond de panier peut être librement sélectionné selon une plage dans laquelle le nombre total de première à quatrième cartes de circuit imprimé ne dépasse pas n.
Un autre aspect de la présente invention peut avoir la configuration suivante. Spécifiquement, il s'agit d'un système de mémorisation comportant une pluralité de grappes, comportant en outre une pluralité d'uni-tés d'interface [chacune] d'elles disposant d'une inter-face avec un ordinateur ou une unité de disque dur, une pluralité d'unités de mémoire [chacune] d'elles disposant d'une mémoire cache pour mémoriser les données à lire à partir de l'ordinateur ou d'une unité de disque dur ou à écrire dans ceux-ci et d'une mémoire de commande pour mémoriser les informations de commande du système, et une pluralité d'unités de processeur [chacune] d'elles dispo- saut d'un microprocesseur pour commander la lecture/l'écriture de données entre l'ordinateur et l'unité de disque dur.
Dans cette configuration, la pluralité d'unités d'interface, la pluralité d'unités de mémoire et la plu- ralité d'unités de processeur dont chaque grappe dispose sont interconnectées en s'étendant sur la pluralité de grappes par l'intermédiaire d'une interconnexion qui est constituée d'une pluralité d'unités de commutation. Par ce biais, des données ou des informations de commande sont transmises/reçues entre la pluralité d'unités d'interface, la pluralité d'unités de mémoire et la pluralité d'unités de processeur dans chaque grappe via l'interconnexion. En outre, dans cette configuration, l'unité d'interface, l'unité de mémoire et l'unité de processeur sont connectées au commutateur respectivement, et comportent en outre une unité de commande de transfert pour commander la transmission/réception de données ou d'informations de commande.
En outre, dans cette configuration, les unités d'interface sont montées sur la première carte de circuit imprimé, les unités de mémoire sont montées sur la deuxième carte de circuit imprimé, les unités de processeur sont montées sur la troisième carte de circuit imprimé, et au moins l'une des unités de commutation est montée sur la quatrième carte de circuit imprimé. Cette configuration comporte en outre une pluralité de fonds de panier sur lesquels des lignes de signaux destinées à connecter les première à quatrième cartes de circuit imprimé sont imprimées, et a un premier connecteur pour connecter les première à quatrième cartes de circuit imprimé à la ligne de signaux imprimées, et les première à quatrième cartes de circuit imprimé comportent en outre un deuxième connecteur pour connecter les fonds de panier au premier connecteur. Dans cette configuration, la grappe est constituée d'un fond de panier auquel les première à quatrième cartes de circuit imprimé sont connectées. Le nombre de grappes et le nombre de fonds de panier peuvent être égaux dans la configuration.
Dans cette configuration, la quatrième carte de circuit imprimé comporte en outre un troisième connecteur pour connecter un câble, et des lignes de signaux pour connecter le troisième connecteur et des unités de commutation sont reliées sur la quatrième carte. Ceci permet de connecter les grappes en interconnectant le troisième connecteur par l'intermédiaire d'un câble.
En tant qu'autre aspect de la présente invention, la configuration suivante est également possible. Spécifiquement, il s'agit d'un système de mémorisation comportant une unité d'interface qui dispose d'une inter-face avec l'ordinateur ou l'unité de disque dur, une uni-té de mémoire qui dispose d'une mémoire cache pour mémoriser des données à lire à partir de l'ordinateur ou de l'unité de disque dur ou à écrire dans ceux- ci, et une mémoire de commande pour mémoriser des informations de commande du système, et une unité de processeur qui dis- pose d'un microprocesseur pour commander la lecture/écriture de données entre un ordinateur et une unité de disque dur, l'unité d'interface, l'unité de mémoire et l'unité de processeur étant interconnectées par l'inter- médiaire d'une interconnexion, qui comporte en outre au moins une unité de commutation. Dans cette configuration, des données ou des informations de commande sont transmises/reçues entre l'unité d'interface, l'unité de mémoire et l'unité de processeur via l'interconnexion.
Dans cette configuration, l'unité d'interface est montée sur la première carte de circuit imprimé, et l'unité de mémoire, l'unité de processeur et l'unité de commutation sont montées sur la cinquième carte de circuit imprimé. Cette configuration comporte en outre au moins un fond de panier sur lequel des lignes de signaux destinées à connecter les première à cinquième cartes de circuit imprimé sont imprimées, et qui dispose d'un quatrième connecteur pour connecter les première à cinquième cartes de circuit imprimé aux lignes de signaux impri- nées, les première à cinquième cartes de circuit imprimé comportant en outre un cinquième connecteur à connecter au quatrième connecteur du fond de panier.
En tant qu'autre aspect de la présente invention, la configuration suivante est possible. Spécifique- ment, il s'agit d'un système de mémorisation comportant une unité d'interface qui dispose d'une interface avec un ordinateur ou une unité de disque dur, une unité de mémoire qui dispose. d'une mémoire cache pour mémoriser les données à lire à partir de l'ordinateur ou d'une unité de disque dur ou à écrire dans ceux-ci et une mémoire de commande pour mémoriser des informations de commande du système, et une unité de processeur qui dispose d'un microprocesseur pour commander la lecture/l'écriture de données entre l'ordinateur et l'unité de disque dur, l'unité d'interface, l'unité de mémoire et l'unité de processeur étant interconnectées par l'intermédiaire d'une interconnexion qui comporte en outre au moins une unité de commutation. Dans cette configuration, l'unité d'interface, l'unité de mémoire, l'unité de processeur et l'unité de commutation sont montées sur une sixième carte de circuit imprimé.
Conformément à la présente invention, un système de mémorisation ayant une configuration flexible qui peut supporter des demandes utilisateur pour le nombre de serveurs connectés, le nombre de disques durs connectés et les performances du système peut être fourni. Le boulet d'étranglement de la mémoire partagée du système de mémorisation est résolu, une configuration à petite échelle peut être. fournie à faible coût, et un système de mémorisation qui peut garantir une extensibilité en ter-mes de coûts et de performances, allant d'une configuration à petite échelle jusqu'à une configuration à grande échelle, peut être fourni.

Claims (20)

REVENDICATIONS
1. Système de mémorisation (1) comportant: une unité d'interface (10) qui dispose d'une unité de connexion à connecter à un ordinateur (3) ou à 5 une unité de disque dur (2), une unité de mémoire (21), une unité de processeur (81), et une unité de disque dur (2), caractérisé en ce que l'unité d'interface (10), l'unité de mémoire (21) et l'unité de processeur (81) sont interconnectées par l'intermédiaire d'une interconnexion (31).
2. Système de mémorisation (1) selon la revendication 1, caractérisé en ce que l'unité de mémoire (21) comporte en outre une mémoire cache (14) pour mémoriser des données à lire à partir de l'ordinateur (3) ou de l'unité de disque dur ou à écrire dans ceux-ci, et une mémoire (127) d'informa--tions de commande destinée à mémoriser des informations de commande, et l'unité de processeur (81) comporte en outre une pluralité de microprocesseurs (101) pour commander le transfert de données entre l'ordinateur (3) et le dispositif de disque du système de mémorisation (1) .
- 3. Système de mémorisation (1) selon la revendication 2, caractérisé en ce que la pluralité de micro-processeurs (101) transfèrent les informations de commande vers l'unité d'interface (10) ou vers l'unité de mémoire (21) étant une cible de commande via l'intercon- nexion (31) lorsque le transfert de données est commandé -dans le système de mémorisation (1).
4. Système de mémorisation (1) selon la revendication 3, caractérisé en ce que l'interconnexion (31) comporte en outre une interconnexion (41) destinée à transférer des données et une interconnexion (42) destinée à transférer les informations de commande.
5. Système de mémorisation (1) selon la reven- dication 4, caractérisé en ce que l'interconnexion (31) comporte en outre une pluralité d'unités de commutation (52, 56).
6. Système de mémorisation (1) selon la revendication 5, caractérisé en ce que certains des microprocesseurs (101) parmi la pluralité de microprocesseurs (101) exécutent uniquement une commande de transfert de données entre l'unité d'interface (10) et l'unité de mémoire (21).
7. Système de mémorisation (1) selon la revendication 6, caractérisé en ce qu'un premier microproces- saur (101) parmi la pluralité de microprocesseurs (101) exécute uniquement une commande de transfert de données entre l'unité d'interface (10) qui est connectée à l'ordinateur (3) et l'unité de mémoire (21), et un second microprocesseur (101) parmi la pluralité de microproces- seurs (101) exécute uniquement une commande de transfert de données entre l'unité d'interface {10) qui est connectée à l'unité de disque dur (2) et l'unité de mémoire (21).
8. Système de mémorisation (1) comportant une pluralité de grappes (70), dans lequel chaque grappe (70) parmi la pluralité de grappes (70) comporte en outre: une unité d'interface (10) qui dispose d'une unité de connexion (51) à un ordinateur (3) ou à une uni-té de disque dur (2), une unité de mémoire (21) qui dispose d'une mémoire cache pour mémoriser des données à transmettre/recevoir via l'ordinateur (3) ou l'unité de disque dur (2) et d'une mémoire d'informations de commande destinée à mémoriser des informations de commande, une unité de processeur (81) qui dispose d'un microprocesseur (101) pour commander un transfert de don-nées entre l'ordinateur (3) et l'unité de disque, et une unité de disque dur (2) caractérisé en ce que l'unité d'interface (10), l'unité de mémoire (21) et l'unité de processeur (81) dont chaque grappe (70) parmi la pluralité de grappes (70) dispose sont connectées à l'unité d'interface (10), à l'unité de mé- moire (21) et à l'unité de processeur (81) dont une autre grappe (70) parmi la pluralité de grappes (70) dispose via une interconnexion (31).
9. Système de mémorisation (1) selon la revendication 8, caractérisé en ce que chaque grappe (70) de la pluralité de grappes (70) comporte en outre une unité de commutation (52, 56), l'unité d'interface (10), l'unité de mémoire (21) et l'unité de processeur (81) dont chaque grappe (70) parmi_ la pluralité de grappes (70) dispose sont in- terconnectées dans la grappe (70) en utilisant le commu- tateur et, la pluralité de grappes (70) sont interconnectées en interconnectant les unités de commutation (52, 56).
10. Système de mémorisation (1) selon la revendication 9, caractérisé en ce que les unités de commutation (52, 56) sont interconnectées en utilisant un autre commutateur.
11. Système de mémorisation (1) selon la reven- dication 10, caractérisé en ce que les données demandées par l'ordinateur (3) sont mémorisées sur une unité de disque dur (2) d'une seconde grappe (70) parmi la pluralité de grappes (70), qui est différente d'une première grappe (70) à laquelle l'ordinateur (3) est connecté.
12. Système de mémorisation (1) selon la revendication 11, caractérisé en ce que lorsque les données demandées par l'ordinateur (3) sont mémorisées sur une unité de disque dur (2) de la seconde grappe (70) parmi la pluralité de grappes (70), qui est différente de la première grappe (70) à laquelle l'ordinateur (3) est connecté, l'unité de processeur (81) de la première grappe (70) transmet des instructions de transfert de données à l'unité d'interface (10) de la seconde grappe (70) via l'unité de commutation (52, 56).
13. Système de mémorisation (1) selon la revendication 5, caractérisé en ce que l'unité d'interface (10) est montée sur une première carte de circuit imprimé, l'unité de mémoire (21) est montée sur une deuxième carte de circuit imprimé, l'unité de processeur (81) est montée sur une troisième carte de circuit imprimé, et l'unité de commutation (52, 56) est montée sur une quatrième carte de circuit imprimé, le système de mémorisation (1) comporte en outre un fond de panier (831, 832) sur lequel des lignes de signaux destinées à connecter les première, deuxième, troisième et quatrième cartes de circuit imprimé sont imprimées et qui dispose d'un premier connecteur (911, 912, 913) pour connecter les première, deuxième, troisième et quatrième cartes de circuit imprimé aux lignes de signaux imprimées, et les première, deuxième, troisième, et quatrième cartes de circuit imprimé disposent d'un deuxième connec- teur (911, 912, 913) destiné à être connecté au premier connecteur (911, 912, 913) du fond de panier (831, 832).
14. Système de mémorisation (1) selon la revendication 13, caractérisé en ce que le nombre total de cartes de circuit imprimé qui peuvent être connectées au fond de panier (831, 832) est égal à n, le nombre de quatrièmes cartes de circuit imprimé et le nombre d'emplacements de connexion de celles-ci sont prédéterminés, et le nombre de première, deuxième et troisième cartes de circuit imprimé à connecter au fond de panier (831, 832) peut être librement sélectionné respectivement dans une plage dans laquelle le nombre total de première, deuxième, troisième et quatrième cartes de circuit imprimé ne dépasse pas n.
15. Système de mémorisation (1) selon la reven-10 dication 9, caractérisé en ce que chacune des grappes (70) comporte en outre une première carte de circuit imprimé sur laquelle l'unité d'interface (10) est montée, une deuxième carte de circuit imprimé sur laquelle l'unité de mémoire (21) est montée, une troisième carte de circuit imprimé sur la-quelle l'unité de processeur (81) est montée, une quatrième carte de circuit imprimé sur laquelle l'unité de commutation (52, 56) est montée, et un fond de panier (831, 832) sur lequel des lignes de signaux destinées à connecter les première, deuxième, troisième et quatrième cartes de circuit imprimé sont imprimées et qui dispose d'un premier connecteur (911, 912, 913) pour connecter les première, deuxième, troisième et quatrième cartes de circuit imprimé aux lignes de signaux imprimées, et les première, deuxième, troisième et quatrième cartes de circuit imprimé disposent d'un deuxième connecteur (911, 912, 913) destiné à être connecté au premier connecteur (911, 912, 913) du fond de panier (831, 832).
16. Système de mémorisation (1) selon la reven- dication 15, caractérisé en ce que le nombre de grappes (70) et le nombre de fonds de panier (831, 832)sont égaux.
17. Système de mémorisation (1) selon la revendication 16, caractérisé en ce que la quatrième carte de circuit imprimé dispose d'un troisième connecteur (911, 912, 913) pour connecter un câble (920), et des lignes de signaux pour connecter le troisième connecteur (911, 912, 913) et l'unité de commutation (52, 56) sont imprimées sur la carte, et la pluralité de grappes (70) sont interconnectées en interconnectant le troisième connecteur par l'intermédiaire du câble (920).
18. Système de mémorisation (1) selon la reven- dication 5, caractérisé en ce que l'unité d'interface (10) est montée sur une première carte de circuit imprimé, l'unité de mémoire (21), l'unité de processeur (81) et l'unité de commutation (52, 56) sont montées sur une cinquième carte de circuit imprimé, le système de mémorisation (1) comporte en outre un fond de panier (831, 832) sur lequel des lignes de signaux destinées à connecter les première et cinquième cartes de circuit imprimé sont imprimées, et qui dispose d'un quatrième connecteur (911, 912, 913) pour connecter les première et cinquième cartes de circuit imprimé aux lignes de signaux imprimées, et les première et cinquième cartes de circuit imprimé disposent d'un cinquième connecteur (911, 912, 913) destiné à être connecté au quatrième connecteur du fond de panier (831, 832).
19. Système de mémorisation (1) selon la revendication 5, caractérisé en ce que l'unité d'interface (10), l'unité de mémoire (21), l'unité de processeur (81) -et l'unité de commutation (52, 56) sont montées sur une sixième carte de circuit imprimé.
20. Système de mémorisation (1) comportant: une unité d'interface (10) qui dispose d'une unité de connexion (51) à connecter à un ordinateur (3) ou à une unité de disque dur (2), une unité de mémoire (21), une unité de processeur (81), et une unité de disque dur (2), caractérisé en ce que l'unité d'interface (10), l'unité de mémoire (21), et l'unité de processeur (81) sont interconnectées par l'intermédiaire d'une interconnexion (31), l'unité d'interface (10) qui a reçu une instruction de lecture de données en provenance de l'ordina- teur (3) transfère l'instruction reçue vers l'unité de processeur (81), l'unité de processeur (81) décode l'instruction, spécifie un emplacement mémorisé des données demandées par l'instruction, accède à l'unité de mémoire (21), et confirme que les données demandées par l'instruction sont mémorisées dans l'unité de mémoire (21), si les donnée demandées par l'instruction sont mémorisées dans l'unité de mémoire {21), l'unité de processeur (81) ordonne à l'unité d'interface (10) d'ex- traire les données demandées de l'unité de mémoire (21) via l'interconnexion (31), l'unité d'interface (10) lit les données demandées à partir de l'unité de mémoire (21) conformément aux instructions de l'unité de processeur (81) via l'inter- connexion (31) et transfère les données vers l'ordinateur (3), si les données demandées par l'instruction ne sont pas mémorisées dans l'unité de mémoire (21), l'unité de processeur (81) ordonne à l'unité d'interface (10) à laquelle l'unité de disque dur (2) est connectée, où les données demandées sont mémorisées, de lire les données demandées à partir de l'unité de disque dur (2) et de mémoriser les données dans l'unité de mémoire (21) via l'interconnexion (31), l'unité d'interface (10) à laquelle l'unité de disque dur (2) est connectée extrait les données demandées de l'unité de disque dur (2) sur la base des instructions provenant de l'unité de processeur (81) et transfère les données vers l'unité de mémoire (21) via l'interconnexion (31), et notifie la fin du transfert à l'unité de processeur (81), après avoir reçu la notification de fin de transfert, l'unité de processeur (81) ordonne à l'unité d'interface (10) à laquelle l'ordinateur (3) est connecté d'extraire les données demandées de l'unité de mémoire (21), et transfère les données vers l'ordinateur (3) via l'interconnexion (31), et l'unité d'interface (10) à laquelle l'ordina- teur (3) est connecté extrait les données demandées de l'unité de mémoire (21) via l'interconnexion (31) sur la base des instructions de l'unité de processeur (81), et transfère les données vers l'ordinateur (3).
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