FR2859327A1 - Dispositif de commutation permettant de commuter un noeud sur plusieurs potentiels sans courant de croisement - Google Patents

Abstract

Dispositif pour commuter un noeud sur un parmi trois potentiels d'alimentation (GND, V33, V55) en fonction de deux signaux de commande (ERASE, PROG). Le dispositif comporte trois circuits permettant respectivement la connexion entre le noeud (107) et l'un des trois noeuds (110, 108, 109) fixé à l'un des trois potentiels. Le dispositif est commandé par des signaux de commande CDE_NMOS, CDE_PMOS, Z1 et Z2, READ_PATH et PROG_PATH, lesquels assurent un mode de commutation mutuellement exclusifs et évitent tout courant de croisement. Le dispositif est également conçu pour permettre l'utilisation de transistors MOS à faible tension nominale, d'une valeur inférieure à la valeur la plus élevée à commuter.Le dispositif est particulièrement adapté à l'alimentation de cellule mémoire non volatile-

Description

Dispositif de commutation permettant de commuter un

noeud sur plusieurs potentiels sans courant de croisement Domaine technique de l'invention La présente invention concerne les circuits électroniques et notamment un dispositif de commutation commutant un noeud de sortie sur plusieurs noeuds mis à to des potentiels différents, sans courant de croisement.

Etat de la technique Dans de nombreux circuits électroniques il est nécessaire de pouvoir commuter plusieurs tensions ou potentiels d'alimentation sur un même noeud connecté à une charge donnée.

La figure 1 a illustre une telle situation très fréquente en électronique et tout spécialement dans le contexte des mémoires dites FLASH/EEPROM où l'on est amené à commuter plusieurs tensions d'alimentation distinctes à savoir un potentiel V33, V55 ou encore le potentiel de masse - sur un même noeud de sortie (V0). Trois commutateurs ou interrupteurs 1, 2 et 3 permettent de connecter le noeud de sortie sur l'une parmi les trois tensions d'alimentation.

En fonctionnement, il est primordial de pouvoir se prémunir contre d'éventuels court circuits entre les tensions d'alimentation, lesquels provoquent des courants de recouvrement tels que représentés par les courants Il et 12 sur la figure la.

Ces courants de recouvrement sont particulièrement préjudiciables En premier lieu ils entraînent un accroissement considérable de la consommation ST - 03-GR1-160 électrique interdisant la réalisation d'applications portables alimentées par batterie. En second lieu ils occasionnent une surchauffe au sein des composants, surchauffe qu'il va falloir évacuer du semi-conducteur. En troisième lieu, ils peuvent entraîner une baisse momentanée de la tension de sortie \fout, laquelle peut s'avérer préjudiciable au bon fonctionnement du circuit. En effet, si l'on considère la baisse transitoire représentée sur la figure lb, et si l'on suppose que le noeud de sortie est utilisé pour fixer le potentiel d'un BULK d'un transistor MOS, on voit que toute baisse ponctuelle de tension peut entraîner un passage en mode direct d'une jonction N-P qui est normalement polarisée en inverse.

On s'efforce par conséquent de se prémunir contre d'éventuels court circuits entre des alimentations et de s'assurer que les trois chemins de courant qui sont mis en place par les commutateurs 1, 2 et 3 sont pilotés de manière parfaitement exclusive.

Le brevet américain US 6,433,583 intitulé CMOS SWITCH CIRCUIT FOR TRANSFERRING HIGH VOLTAGES, IN PARTICULAR FOR LINE DECODING IN NON VOLATILE MEMORIES, WITH REDUCED CONSUMPTION DURING SWITCHING décrit un commutateur utilisé dans le cadre d'une mémoire FLASH permettant de commuter deux tensions distinctes sur un même noeud.

Dans le contexte des mémoires non volatiles en particulier, on peut avoir intérêt à commuter au moins trois potentiels parfaitement distincts sur un même noeud de sortie, tout en assurant une absence totale de courant de recouvrement.

En outre, et ce problème n'est pas du tout adressé par le document cité ci-dessus, il serait également souhaitable de pouvoir réaliser le circuit de commutation avec des composants MOS présentant une tension nominale de fonctionnement limitée et, en tout cas, inférieure à la valeur la plus élevée des tensions d'alimentation à commuter.

ST - 03-GRI-160 Exposé de l'invention La présente invention a pour objet un circuit de commutation permettant de s commuter plusieurs tensions distinctes sur un même noeud de sortie tout en évitant tout courant de recouvrement durant la commutation.

La présente invention a pour but un circuit de commutation permettant de commuter trois tensions distinctes sur un même noeud de sortie tout en assurant lo des commutations parfaitement exclusives.

Un autre but de la présente invention consiste à réaliser un commutateur particulièrement adapté à l'alimentation de cellules mémoires non volatile, permettant d'éviter les courants de croisement lors des commutations.

Un troisième but de la présente invention consiste à réaliser un commutateur pour une mémoire non volatile qui est basé sur des transistors présentant une tension nominale plus faible que la plus grande valeur des tensions à commuter.

L'invention réalise ces buts au moyen d'un dispositif de commutation permettant de commuter un noeud de sortie sur un premier, un second et un troisième noeuds respectivement à un premier, un second et un troisième potentiels (GND, V33 et V55) au moyen d'un premier et second signaux de commande (ERASE, PROG).

Le dispositif comporte un premier circuit permettant la connexion entre le noeud de sortie et le premier noeud placé au premier potentiel (GND), lequel circuit comporte au moins un premier et un second transistors montés en série, ce dernier étant commandé par un troisième signal de commande (CDE_NMOS) ; Un second circuit permet la connexion entre le noeud de sortie et le second noeud placé au second potentiel (V33) et comporte au moins un troisième et un quatrième transistors respectivement commandés par un quatrième signal de ST - 03-GR1-160 commande (CDE PMOS) et par un cinquieme signal de commande (READ PATH) ; Un troisième circuit assure la connexion entre le noeud de sortie et le troisième noeud soumis au potentiel V55 et comporte au moins un cinquième et un sixième transistors, le cinquième transistor étant commandé par un sixième signal de commande (PROG_PATH).

Les signaux de commande CDE_NMOS et CDE_PMOS sont générés de 10 manière exclusive assurant ainsi une mise en conduction exclusive du second et du troisième transistors.

Un circuit supplémentaire génère une première et une seconde informations logique de commande (Z1, Z2) à partir des signaux de commande PROG, 15 READ PATH et PROG PATH.

Un premier bloc translateur reçoit la première information logique Z1 et génère le sixième signal de commande (PROG_PATH) nécessaire à la commande du cinquième transistor.

Enfin, un second bloc translateur reçoit la seconde information logique Z2 et génère le cinquième signal de commande (READ_PATH) nécessaire à la commande du quatrième transistor.

On assure ainsi une commutation sans recouvrement permettant de réduire la consommation électrique du circuit et, en outre, de se prémunir contre les baisses de tension d'alimentation.

Dans un mode de réalisation préféré, les transistors sont des transistors de type MOS et le premier transistor comporte une grille recevant une tension de référence (V33) permettant une répartition de la différence de potentiel et l'emploi de transistors à faible tension de service.

ST - 03-GR1-160 De la même manière, le sixième transistor comporte une grille recevant un potentiel de référence (Vrefp) permettant de répartir la différence de potentiel entre les cinquième et sixième transistor.

De préférence, le circuit générant la première (Z1) et la seconde (Z2) information logique de commande comporte: - une première porte NAND ayant une première entrée connectée à la sortie d'un premier inverseur recevant le second signal de commande (PROG) et une sortie 10 générant la seconde information de commande (Z2) ; - une seconde porte NAND ayant une première entrée recevant le second signal de commande (PROG) et une sortie générant la première information de commande (Z1) ; - des moyens détectant la commutation du cinquième signal de commande 15 (READ_PATH) pour générer un signal haut transmis à la seconde entrée de ladite seconde porte NAND; des moyens détectant la commutation du sixième signal de commande (PROG PATH) pour générer un signal haut à la seconde entrée de la première porte NAND.

Description des dessins

D'autres caractéristiques, but et avantages de l'invention apparaîtront à la 25 lecture de la description et des dessins ci-après, donnés uniquement à titre d'exemples non limitatifs. Sur les dessins annexés: Les figures la et 1b illustrent respectivement la commutation de plusieurs tensions distinctes sur un même noeud et, le cas échéant, la baisse de potentiel 30 provoquée par les courants de recouvrement.

La figure 2 illustre un exemple de réalisation d'un commutateur selon l'invention.

ST - 03-GR1-160 La figure 3 illustre la structure du circuit permettant de générer les deux signaux de commande Z1 et Z2.

La figure 4 illustre la structure du circuit de génération des signaux 5 CDE NMOS et CDE PMOS.

La figure 5 illustre un diagramme de fonctionnement du commutateur selon l'invention.

Description d'un mode de réalisation préféré

La figure 2 illustre un exemple de réalisation d'un commutateur (switch dans la littérature anglo-saxonne) selon l'invention permettant de commuter une quelconque parmi un premier, un second et un troisième potentiels d'alimentation respectivement disponibles sur trois électrodes 110 (GND), 108 (V33) et 109 (V55) sur un noeud de sortie 107 présentant un potentiel de sortie Vout. Le troisième potentiel V55 présente une valeur supérieure à la tension nominale acceptée permise par la technologie de transistors MOS qui seront utilisés pour réaliser le circuit de commutation. Dans le mode de réalisation préféré, le premier potentiel (GND) est fixé à 0 Volt, tandis que le second potentiel (V33) est fixé à 3.3 Volts et le troisième potentiel (V55) est à 5.5 Volts. Clairement, l'homme du métier pourra adapter le circuit à d'autres valeurs de potentiels (à condition de maintenir la relation V55 < 2xV33).

Le circuit représenté dans la figure 2 est particulièrement adapté pour alimenter, en aval, une cellule de mémoire non volatile, telles qu'une FLASH, laquelle requiert, comme on le sait, des potentiels distincts selon que l'on se trouve en effacement ou en programmation. A cet égard, le circuit de commande reçoit des signaux de commande PROG et ERASE qui sont particulièrement explicites dans le contexte d'une alimentation de cellule de mémoire non volatile. L'homme du métier comprendra cependant que ce contexte n'est qu'un exemple de réalisation et que le circuit de commutation selon l'invention pourra être employé ST - 03-GR1-160 dès lors qu'il y aura un besoin de commuter sur un même noeud plusieurs tensions distinctes, sans recouvrement, et ce au moyen de transistors MOS présentant une tension nominale relativement faible.

A défaut d'indication contraire, tous les transistors MOS seront connectés de manière à ce que leur électrode de caisson (connue sous la dénomination anglo-saxonne BULK) se trouve connectée au potentiel de la source.

Le commutateur comporte un premier ensemble de transistors NMOS 105 et to 106 qui sont connectés en série. Le transistor 106 dispose d'une électrode de source connectée à l'électrode 110 fournissant le premier potentiel GND à savoir la masse et d'un drain qui est connecté à la source du transistor 105 dont le drain est connecté à l'électrode de sortie 107 (Vout) du commutateur. Les grilles des transistors 105 et 106 reçoivent respectivement le potentiel V33 et un signal de commande CDE_NMOS dont on décrira plus loin la génération à l'aide du circuit de la figure 4. Le transistor 105 sert à provoquer une chute de potentiel afin de réduire le potentiel présenté au transistor 106.

Le commutateur comporte un second ensemble de transistors PMOS 103 et 104 connectés en série. Le transistor 103 comporte une source connectée à l'électrode 108 fournissant le second potentiel V33 et un drain qui est connecté à la source du transistor PMOS 104. Le drain et l'électrode de Bulk du transistor 104 sont connectés à l'électrode de sortie 107 (Vaut). Les transistors 103 et 104 sont respectivement commandés par un potentiel CDE_PMOS et READ_PATH qui sont présentés à leur grille. Les deux transistors 103 et 104 se voient répartir la différence de potentiel entre les deux potentiels les plus extrêmes de manière à ce que chacun d'entre eux ne voient qu'une tension inférieure ou égale à leur valeur nominale, à savoir 3.3 Volts seulement.

Le commutateur comporte enfin un troisième ensemble de transistors PMOS 101 et 102 connectés en série. La source du transistor 101 est connectée à l'électrode 109 fournissant le troisième potentiel V55 et son drain est connecté à la source du transistor PMOS 102 ayant un drain qui est connecté à l'électrode de sortie 107 (Vaut) du commutateur. L'électrode de BULK du transistor 102 est mis au ST - 03-GR1-160 potentiel V55. Les transistors 101 et 102 reçoivent respectivement sur leur électrode de grille une tension PROG_PATH et un potentiel Vrefp de référence. Le transistor 102 permet de réduire la différence de potentiel aux bornes du transistor 101 afin que celui-ci ne subisse qu'une tension inférieure ou égale à leur valeur nominale, à savoir 3.3 Volts seulement.

Le commutateur selon l'invention comporte ensuite un premier bloc translateur de potentiel 180 et un second bloc translateur de potentiel 190 permettant respectivement de générer, à partir de deux informations logiques de lo commande Z1 et Z2 générées par le circuit de la figure 3, les tensions de commande PROG PATH et READ PATH respectivement transmises aux grilles des transistors 101 et 104.

Le bloc 180 comporte une première branche composée de la mise en série de deux transistors PMOS 111 et 113 et de deux transistors NMOS 115 et 117. Le transistor 111 comporte une source connectée au potentiel V55 et un drain connecté à la source du transistor 113 dont le drain est connecté au drain du transistor 115. Le transistor 115 dispose d'une électrode de BULK connectée à la masse et d'une source connectée au drain du transistor 117 dont la source est connectée à la masse.

Symétriquement, le bloc 180 comporte une seconde branche composée de la mise en série de deux transistors PMOS 112 et 114 et de deux transistors NMOS 116 et 118. Le transistor 112 dispose d'une source connectée au potentiel V55 et d'un drain connecté à la source du transistor 114 dont le drain est connecté au drain du transistor 116, lequel transistor 116 dispose d'une électrode de BULK connectée à la masse et d'une source connectée au drain du transistor 118 présentant une électrode de source mise à la masse.

Les grilles des transistors 111 et 112 sont respectivement connectées, d'un côté, au point milieu des transistors 112-114 et, de l'autre, au point milieu des transistors 111-113. Un transistor PMOS 119 présente une source (resp. drain) connecté(e) au point milieu 111-113 (resp. 112-114), et comporte en outre une ST - 03-GR1-160 électrode de BULK mise au potentiel V55. Les grilles des transistors 115, 116 et 119 sont connectées à un potentiel de référence Vrefn.

Les grilles des transistors 113 et 114 sont respectivement connectées à un 5 potentiel de référence Vrefp (proche de 2.2. Volts dans le mode de réalisation préféré) ainsi qu'à la grille du transistor 102.

Le second bloc translateur de potentiel 190 présente deux branches parfaitement identiques aux deux branches composant le bloc 180 que l'on vient de décrire. Les éléments 111-119 du bloc 180 correspondent aux éléments 121-129 du bloc 190. La seule différence entre le bloc 180 et le bloc 190 réside dans le fait que, dans le bloc 180, le signal de commande Z1 est transmis à la grille du transistor 117 et, via un inverseur 120 à la grille du transistor 118, tandis que dans le bloc 190, le signal de commande Z2 est transmis à la grille du transistor 128 et via un inverseur 130 à la grille du transistor 127.

Le signal de commande PROG_PATH qui est transmis à la grille du transistor 101 est généré par le potentiel de l'électrode de source du transistor 114 (également connecté au drain du transistor 112) alors que le signal de commande READ_PATH qui est transmis à la grille du transistor 104 est généré par l'électrode de drain du transistor 123 (également connecté au drain du transistor 125).

La figure 3 illustre le circuit qui permet de générer les deux informations logiques de commande Z1 et Z2 générées à partir de la commande PROG et de 25 l'état de conduction des transistors 101 et 104.

Le circuit se compose d'une première branche comportant, en série, deux transistors PMOS 311 et 312 et deux transistors NMOS 313 et 314. Le transistor 311 comporte une source recevant le potentiel V55, une grille recevant le potentiel PROG PATH et un drain connecté à l'électrode de source du transistor 312, lequel transistor 312 comporte une électrode de BULK mise au potentiel V33 et un drain connecté au drain du transistor 313. Le transistor 313 présente une électrode de BULK connectée à la masse, une grille connectée au potentiel V55 et une source connectée au drain du transistor 314 monté en source de courant dont l'électrode ST 03-GR1-160 -Io- de source est connectée à la masse et dont la grille reçoit un potentiel de référence Vbias.

Le circuit générant les signaux Z1 et Z2 se compose ensuite d'une seconde branche comportant, en série, deux transistors PMOS 321 et 322 et un transistor NMOS 323 monté en source de courant. La source du transistor 321 est connectée au potentiel V33 et son drain est connecté à la source du transistor 322. Ce dernier dispose d'une électrode de Bulk connectée au potentiel V33 et son drain est connecté au drain du transistor 323 et à une entrée d'un inverseur 304. Le transistor 323 comporte une source connectée à la masse et une grille recevant une tension de référence Vbias. Les grilles des transistors 321 et 322 reçoivent respectivement le potentiel READ_PATH et le potentiel de référence Vrefp.

Le drain du transistor 314 est connecté à l'entrée d'un inverseur 316 ainsi qu'au drain d'un transistor 315, lequel présente sa source connectée à la masse et sa grille qui reçoit un potentiel de commande POWERDWN33. L'inverseur 316 fournit en sortie un signal qui est transmis, via un bloc translateur de potentiel 305 à une première entrée d'une porte NAND 301 présentant une seconde entrée connectée à la sortie d'un inverseur 303 recevant un signal de commande PROG.

L'inverseur 316 est alimenté par une tension inférieure ou égale à V33Vtn soit, dans le mode de réalisation préféré, 2.2 Volts. Puis le bloc translateur (305) convertit le niveau logique issu de (316) en un niveau logique compatible pour (301).

Le bloc optionnel 305 permet de réaliser l'interface entre les différents niveaux de tensions entre la première branche du circuit de la figure 3 (dont l'excursion est typiquement de 0 à 2.4 Volts) et les signaux logiques de la porte NAND 301.

D'une manière similaire, le drain du transistor (323) est connecté à l'entrée d'un inverseur 304 lequel fournit en sortie un signal qui est transmis (sans bloc de décalage cette fois) à une première entrée d'une seconde porte NAND 302 présentant une seconde entrée recevant le signal de commande PROG.

ST - 03-GR1-160 Les deux portes NAND 301 et 302 fournissent en sortie les deux signaux logiques de commandes Z2 et Z1 respectivement.

La figure 4 illustre le schéma du circuit qui permet de générer, à partir d'un unique signal de commande ERASE (appelant la commutation du noeud de sortie sur le premier potentiel GND) les deux signaux de commande CDE NMOS et CDE PMOS, mutuellement exclusifs, qui sont respectivement transmis à la grille du transistor 106 et à celle du transistor 103.

Une première porte NAND 401 dispose d'une première entrée recevant le signal de commande ERASE (correspondant à une mise au potentiel GND du noeud 107) et une sortie connectée à l'entrée d'un inverseur 403 fournissant, en sortie, le signal CDE_NMOS. Ce signal est également transmis à l'entrée d'un inverseur 407 dont la sortie est connectée à une première entrée d'une porte NAND 402 dont une seconde entrée reçoit, via un inverseur 409, le signal ERASE. La porte NAND 402 dispose d'une sortie qui est connectée à l'entrée d'un élément optionnel tampon (ou buffer) 404, lequel fournit, en sortie le signal de commande CDE_PMOS. Ce signal est transmis via une cascade de deux inverseurs 405 et 406 à une seconde entrée de la porte NAND 401. Le circuit de la figure 4 génère deux signaux CDE_NMOS et CDE PMOS parfaitement exclusifs.

On décrit à présent le fonctionnement du noeud de commutation selon l'invention.

D'une manière générale le circuit de la figure 3 réalise une surveillance des potentiels de commande PROG_PATH et READ_PATH et de l'état de conduction des transistors MOS correspondants de manière à s'assurer du positionnement d'un circuit avant d'en fermer un autre. Si le blocage des transistors est assuré de manière immédiate, on ne permet la mise en conduction d'un transistor (resp. 103, 104) que lorsque l'on s'est assuré du blocage du transistor en vis-à-vis (resp. 106, 101). Cette détection de l'état de conduction est assurée d'une manière avantageuse au moyen d'une détection en tension et non en courant afin d'assurer une fiabilité du circuit même lorsqu'aucune charge n'est connectée au noeud de sortie 107 Vout.

ST - 03-GR1-160 Considérons que l'on sort par exemple d'une commande d'effacement au cours de laquelle le noeud 107 était positionné au potentiel de la masse GND.

Pendant le cycle d'effacement, les transistors 104, 105 et 106 sont passants et le transistor 103 est bloqué, maintenant le potentiel V0 sur celui de l'électrode 110. En sortie d'une commande d'effacement, le signal ERASE tombe à un niveau bas. Le signal PROG est, lui aussi à un niveau bas.

Io Le passage à un état bas du signal ERASE entraîne un état bas sur le CDE_NMOS, provoquant ainsi le blocage immédiat du transistor 106. On constate donc que le noeud 107 est découplé du premier potentiel GND de manière immédiate et prioritaire et ce sans aucun courant de croisement puisque l'extinction d'un transistor MOS ne provoque aucun courant de croisement.

Le circuit de la figure 4 réalise en outre la subordination de la commande de fermeture du transistor 103 au blocage du transistor 106. En effet, comme on le voit sur la figure, le signal CDE_PMOS ne peut passer à un niveau bas qu'une fois que le signal CDE_NMOS est lui même passé à un niveau bas. On est assuré ainsi de la conduction exclusive de l'un des deux transistors 103 et 106 et, par suite, de l'absence de courant de croisement ou de recouvrement entre le premier potentiel GND et le second potentiel V33.

II en résulte que le noeud de sortie 107 se trouve connecté au noeud 108 et que le potentiel de sortie V0 passe à la valeur du second potentiel V33. II y reste tant que l'on n'a pas de niveau haut sur les commandes ERASE ou PROG. Par défaut, en l'absence de niveaux hauts sur les signaux PROG et ERASE, le noeud de sortie 107 reste donc connecté au noeud 108 via les transistors 103 et 104 qui sont passants, à savoir au potentiel V33.

Le noeud 107 étant au potentiel V33, si l'on devait connaître à présent un nouvel état haut sur le signal ERASE, le circuit de la figure 4 provoquerait un blocage immédiat du transistor 103, assurant ainsi une conduction du transistor ST - 03-GRI-160 - 13 - 106. Dans le contexte de l'alimentation d'une mémoire non volatile, cela correspondrait à un retour à un cycle d'effacement.

Considérons à présent le cas le plus intéressant d'une commande de programmation intervenant dans l'état par défaut, où le noeud de sortie est commuté sur le potentiel V33. Dans ce cas, le signal de commande PROG passe à un niveau haut, ce qui provoque un état bas en sortie de l'inverseur 303 et par suite la commutation immédiate de la porte NAND 301, laquelle passe à un niveau haut, transmettant ainsi l'information correspondante Z2 au bloc translateur 190. Cette information est translatée par le bloc 190 pour générer une information READ PATH qui est dans la gamme de tension GND-V55. En effet, en se référant à nouveau à la figure 2, on voit que le signal Z2 est inversé par l'inverseur 130 et provoque, ainsi, le blocage du transistor 127 et la commutation de toute la première branche du bloc 190. Les transistors 121 et 123 sont passants ce qui amène le potentiel READ_PATH à la valeur de V55. Comme on le voit les signaux Z2 et READ_PATH évoluent dans le même sens mais avec une amplitude différente. Lorsque le signal Z2 est haut, le signal READ_PATH est mis à un potentiel V55. Le transistor 104 est par conséquent bloqué, ouvrant ainsi la connexion entre l'électrode 107 et le noeud 108 au potentiel V33.

On peut noter que le transistor 103 est encore passant puisque, venant de l'état V33, le transistor 106 était bloqué. Les commandes mutuellement exclusives CDE NMOS et CDE MOS assurent par conséquent l'état de conduction du transistor 103 lorsque le transistor 106 est bloqué.

L'état du potentiel READ_PATH est transmis par ailleurs à la grille du transistor 321 et la montée de potentiel à V55 provoque le blocage de ce dernier. Du fait de l'existence du transistor 323 monté en source de courant (sa grille étant fixée à un potentiel de référence), le blocage du transistor 321 entraîne la mise à la masse de l'entrée de l'inverseur 304. L'inverseur 304 fournit en sortie un état haut, lequel autorise à présent la prise en compte de la commande PROG au travers la porte NAND 302 et, finalement, la génération d'un état bas sur l'information Z1 en sortie de cette même porte NAND.

ST - 03-GR1-160 Cette information Z1 est transmise à la grille du transistor 117 et, via l'inverseur 120 à la grille du transistor 118. Les transistors 118, 116 et 114 sont alors passants. Le potentiel PROG_PATH devient alors égal à Vrefp + Vtp! (Vtp étant la tension de seuil d'un transistor MOS), entraînant ainsi la mise en conduction du transistor 101, lequel vient amener le potentiel de l'électrode 107 à V55 renversant ainsi la polarité aux bornes des électrodes de source et drain du transistor 104. On comprend ainsi la raison pour laquelle il a fallu apporter V55 sur la grille de ce dernier transistor pour assurer son blocage. On notera que le transistor 102 qui est passant du fait d'un potentiel de référence Vrefp sur sa grille to permet de répartir les potentiels aux bornes des deux transistors afin de permettre le fonctionnement du circuit même avec des transistors opérant à 3.3 Volts seulement. A cet effet, le transistor 102 est polarisé à un potentiel Vrefp qui est fixé à 2.2 volts de manière à garantir des différences de potentiel aux bornes du transistor inférieures ou égales à la tension nominale de la technologie.

Le potentiel de sortie Vaut passe donc bien à la valeur fixée par le troisième potentiel V55 et ce, une fois encore, sans aucun courant de croisement. On constate ici également, dans le bloc 180, que les signaux Z1 et PROG_PATH suivent des mouvements similaires, mais avec des excursions de tensions différentes. Le signal PROG_PATH varie de Vrefp+ IVtpI à V55 tandis que le signal Z2 varie dans la gamme plus étroite 0 à V33.

Lorsque l'information PROG tombe de nouveau à un niveau 0, on constate que cela provoque la commutation immédiate (car prioritaire) de la porte NAND 302, laquelle génère en sortie une information Z1 dont le niveau haut vient rendre passant le transistor 112, ce qui fait monter à V55 le potentiel PROG_PATH et, par conséquent, vient éteindre sans délai le transistor 101.

La montée à V55 du potentiel PROG_PATH entraîne le blocage du transistor 311. Le transistor 314 étant monté en source de courant, son drain tombe à un potentiel nul, ce qui entraîne un niveau haut en sortie de l'inverseur 316 et, par conséquent, un niveau haut correspondant à la première entrée de la porte NAND 301 via le circuit translateur de potentiel 305. L'excursion du potentiel du drain du transistor 314 est de 2.4 Volts seulement, ce qui peut justifier l'emploi du circuit de ST - 03-GR1-160 -15 - translation 305 afin d'apporter des niveaux de tension convenable à l'entrée de la porte NAND 301.

Le signal PROG étant lui également à 0, la porte NAND 301 sort par conséquent un niveau logique 0 sur l'information Z2, laquelle information est transmise au bloc 190. Les transistors 127 et 125 sont alors passants et le potentiel READ PATH est à un niveau bas, ce qui entraîne la conduction du transistor 104. Le transistor 103 étant, lui également, en conduction (puisque le transistor 106 est bloqué), le noeud de sortie Voit est donc positionné sur le potentiel V33 sans aucun risque de recouvrement entre les différents potentiels présents.

II est à présent facile d'observer que si le signal ERASE passe à l'état 1, cela provoque le blocage immédiat du transistor 103 (et corrélativement la mise en conduction du transistor 106) grâce au circuit de la figure 4 et plus spécialement grâce à la porte NAND 402 dont la sortie passe à l'état haut. La porte NAND 401 ayant deux niveaux haut à ses entrées, elle provoque un état haut au signal de commande CDE_NMOS, ce qui entraîne alors la mise en conduction ultérieure du transistor 106.

Le potentiel de sortie Vout est donc mis à la valeur du premier potentiel GND qui est à la masse.

Comme on le voit, on obtient une commutation sans recouvrement ni courant de croisement entre les potentiels GND, V33 et V55. Il en résulte une baisse de la consommation de courant et, en outre, une réduction des chutes de tension susceptibles de perturber le fonctionnement des circuits électroniques.

Le commutateur selon l'invention dispose d'une architecture permettant d'effectuer cette commutation grâce à 'des composants MOS de technologies 3.3 Volts sans qu'il soit nécessaire de faire subir à ces composants des stress préjudiciables du fait de la commutation, sur le noeud de sortie, d'une tension de 5.5 Volts. Cela permet d'assurer aux commutateurs qui sont bien plus sollicités que les cellules mémoires de type FLASH de toujours fonctionner dans leur plage nominale de tension et, par conséquent, préserve leur durée de vie.

ST - 03-GR1-160

Claims (8)

Revendications

1. Dispositif de commutation commutant un noeud de sortie (107) sur un premier (110, GND), un second (108, V33) et un troisième (109, V55) noeuds, ledit dispositif étant commandé par un premier (ERASE) et second (PROG) signaux de commande commandant respectivement la commutation sur ledit premier et ledit troisième noeuds (GND, V55), ledit dispositif comportant: - un premier circuit connectant ledit noeud de sortie (107) audit premier noeud (110, GND), ledit premier circuit comportant au moins un premier (105) et un second (106) transistors montés en série, ledit second transistor (106) étant commandé par un troisième signal de commande (CDE_NMOS) ; - un second circuit connectant ledit noeud de sortie (107) audit second noeud (108, V33), ledit second circuit comportant au moins un troisième (103) et un quatrième (104) transistors, ledit troisième transistor MOS étant commandé par un quatrième signal de commande (CDE_PMOS) et ledit quatrième transistor étant commandé par un cinquième signal de commande (READ_PATH) ; - un troisième circuit connectant ledit noeud de sortie (107) audit troisième noeud (109, V55), ledit troisième circuit comportant au moins un cinquième (101) et un sixième (102) transistors, ledit cinquième transistor étant commandé par un sixième signal de commande (PROG_PATH) ; - un circuit (401, 402) générant à partir dudit premier signal de commande (ERASE) lesdits troisième et quatrième signaux de commande (CDE_NMOS, CDE_PMOS) mutuellement exclusifs et provoquant le blocage immédiat desdits second (106) et troisième (103) transistors; - un circuit (301, 302, 303, 304, 311, 321) recevant lesdits second (PROG) , cinquième (READ_PATH) et sixième (PROG_PATH) signaux de commande afin de générer une première (Z1) et seconde (Z2) informations logique de commande; ST - 03-GR1-160 - 17- - un premier bloc translateur (180) recevant ladite première information logique (Z1) et générant par translation ledit sixième signal de commande (PROG PATH) ; - un second bloc translateur (190) recevant ladite seconde information logique (Z2) 5 et générant par translation ledit cinquième signal de commande (READ PATH).

2. Dispositif de commutation selon la revendication 1 caractérisé en ce que les transistors sont des transistors de type MOS et en ce que ledit premier transistor (105) comporte une grille recevant une tension de référence (V33) permettant de répartir la différence de potentiel entre lesdits premier et second transistors (105, 106).

3. Dispositif de commutation selon la revendication 2 caractérisé en ce que ledit sixième transistor (102) transistor comporte une grille recevant un potentiel de référence (Vrefp) permettant de répartir la différence de potentiel entre lesdits cinquième et sixième transistors (101, 102).

4. Dispositif de commutation selon la revendication 3 caractérisé en ce que le circuit générant ladite première (Z1) et seconde (Z2) informations logique de commande 20 comporte: - une première porte NAND (301) ayant une première entrée connectée à la sortie d'un premier inverseur (303) recevant ledit second signal de commande (PROG) et une sortie générant ladite seconde information de commande (Z2) ; - une seconde porte NAND (302) ayant une première entrée recevant ledit second signal de commande (PROG) et une sortie générant ladite première information de commande (Z1) ; - des moyens (321, 322, 323, 304) pour détecter la commutation dudit cinquième signal de commande (READ_PATH) et générant un signal haut transmis à la 30 seconde entrée de ladite seconde porte NAND (302) ; - des moyens (311, 312, 313, 314, 316, 305) pour détecter la commutation dudit sixième signal de commande (PROG_PATH) et générant un signal haut transmis à la seconde entrée de ladite première porte NAND (301).

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5. Dispositif de commutation selon la revendication 4 caractérisé en ce que ledit premier bloc translateur (180) comporte: - une première branche composée de la mise en série successive d'un septième transistor (111), de type PMOS, d'un huitième transistor, de type PMOS (113), d'un neuvième transistor, de type NMOS (115) et d'un dixième transistor, de type NMOS (117) montés en série entre le premier et le troisième noeuds (GND, V55), ledit dixième transistor (117) recevant sur sa grille ladite première information logique de commande (Z1) ; - une seconde branche composée de la mise en série successive d'un onzième transistor, de type PMOS (112), d'un douzième transistor, de type PMOS (114), d'un treizième transistor, de type NMOS (116) et d'un quatorzième transistor, de type PMOS (118) dont la grille reçoit la valeur inverse de ladite première information logique de commande (Z1) ; - un quinzième transistor (119) présentant une source connectée à la grille dudit onzième transistor (112) et un drain connecté à la grille dudit septième transistor (111) et une grille connectée à un potentiel de référence Vrefn ainsi qu'aux grilles desdits neuvième et treizième transistors (115, 116) ; et caractérisé en ce que: - les grilles desdits septième (111) et onzième (112) transistors sont respectivement connectées, d'un côté, au point milieu desdits onzième et douzième transistors (112, 114) et, de l'autre, au point milieu desdits septième et huitième transistors (111, 113) ; et - les grilles desdits huitième et douzième transistors (113, 114) sont respectivement 30 connectées à un potentiel de référence Vrefp ainsi qu'à la grille dudit sixième transistor (102).

6. Dispositif de commutation selon la revendication 5 caractérisé en ce que ledit second bloc translateur (190) comporte: ST - 03-GR1-160 - une première branche composée de la mise en série successive d'un seizième transistor (121) de type PMOS, d'un dix septième transistor, de type PMOS (123), d'un dix huitième transistor, de type NMOS (125) et d'un dix neuvième transistor, de type NMOS (127) montés en série entre le premier et le troisième noeuds (GND, V55), ledit dix neuvième transistor (127) recevant sur sa grille la valeur inversée de ladite seconde information logique de commande (Z2) ; - une seconde branche composée de la mise en série successive d'un vingtième transistor, de type PMOS (122), d'un vingt et unième transistor, de type PMOS (124), d'un vingt deuxième transistor, de type NMOS (126), et d'un vingt troisième transistor, de type PMOS (128), ledit vingt troisième transistor (128) recevant ladite seconde information logique de commande (Z2) ; - un vingt quatrième transistor (129) présentant une source connectée à la grille dudit vingtième transistor (122) et un drain connecté à la grille dudit seizième transistor (121) et une grille connectée à un potentiel de référence Vrefn ainsi qu'aux grilles desdits dix-huitième et vingt deuxième transistors (125, 126) ; et caractérisé en ce que: - les grilles desdits seizième (121) et vingtième transistors (122) sont respectivement connectées, d'un côté, au point milieu desdits vingtième et vingt et unième transistors (122, 124) et, de l'autre, au point milieu desdits seizième et dix septième transistors (121, 123) ; et - les grilles desdits dix septième et vingt et unième transistors (123, 124) sont respectivement connectées à un potentiel de référence Vrefp, - le point milieu desdits dix septième (123) et dix huitième transistors (125) générant ledit cinquième signal de commande (READ PATH).

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7. Dispositif de commutation selon l'une des revendications précédentes caractérisé en ce que le circuit de génération desdits troisième et quatrième signaux de commande (CDE_NMOS, CDE_PMOS) mutuellement exclusifs comporte: - une première porte NAND (401) ayant une première entrée recevant ledit premier signal (ERASE) et une seconde entrée recevant un signal représentatif dudit quatrième signal de commande (CDE_PMOS) ; - un premier inverseur (403) ayant une entrée connectée à la sortie de ladite première porte NAND (401) et fournissant en sortie ledit troisième signal de commande (CDE_NMOS) ; - un second inverseur (409) recevant en entrée ledit premier signal de commande (ERASE) ; - un troisième inverseur (407) ayant une entrée recevant ledit troisième signal de commande (CDE_NMOS) ; - une deuxième porte NAND (402) ayant une première entrée connectée à la sortie dudit second inverseur (409) et une seconde entrée connectée à la sortie dudit troisième inverseur (407), ladite deuxième porte NAND (402) fournissant ledit quatrième signal (CDE_PMOS).

8. Dispositif de commutation selon l'une des revendications précédentes caractérisé 20 en ce qu'il est adapté à l'alimentation d'une cellule mémoire non volatile.

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