FR2840468A1 - Dispositif amplificateur inverseur haute tension - Google Patents
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Abstract
L'étage intermédiaire (ETI) du dispositif comprend un transistor de pilotage (MB5) du type MOS haute tension sur oxyde mince connecté entre la borne d'alimentation et la grille du transistor de sortie (M28), au moins une première diode (DB) dont la cathode est connectée à la grille du transistor de pilotage, et dont l'anode est connectée à l'étage de transposition de niveau, et des moyens de contrôle connectés sur la grille du transistor de pilotage de façon à autoriser sa mise en conduction lorsque la tension d'alimentation, initialement nulle, atteint la tension de seuil du transistor de pilotage.
Description
revendication 10.
Dispositif amplificateur inverseur haute tension L'invention concerne les dispositifs amplificateurs ("buffer" en langue anglaise) inverseurs haute tension, en particulier realises sous
forme de circuits integres.
L'invention s'applique avantageusement mais non limitativement aux circuits de controle de panneaux plasma (PDP:
"Plasma Display Pannels" en langue anglaise).
Un dispositif amplificateur inverseur haute tension rec,oit en entree un signal logique basse tension (un signal logique dont l'etat teas est a 0V par exemple et dont l'etat haut peut etre typiquement de l'ordre de 3V a SV) et fournit en sortie un signal logique haute tension
(dons l'etat haut peut etre typiquement de ltordre de 50V a 80V).
Un tel dispositif amplificateur haute tension peut fonctionner selon deux modes differents, a savoir un mode dit "continu" (mode
DC) et un mode dit "alternatif" (mode AC).
Dans le mode DC, la tension d'alimentation est fixee et egale a la tension de la logique haute tension. Le changement d'etat de la sortie du dispositif amplificateur est commande alors par le
changement d'etat du signal d'entree.
Dans le mode AC, le signal d'entree est capable de prendre l'un des deux etats de la logique basse tension (etat teas a 0V par exemple et etat haut a une tension de SV par exemple). La tension d'alimentation effectue alors une montee, par exemple de 0V a 60V en nanosecondes, puis est stabilisee a cette haute tension, par exemple pendant 400 nanosecondes, puis redescend a 0V. Si le signal d'entree est a ltetat teas, la tension de sortie (signal de sortie) doit passer a ltetat haut, et elle est done sensee suivre la tension d'alimentation. Si le signal d'entree est a l'etat haut, la tension de
sortie reste a l'etat teas.
Un dispositif amplifi cateur inverseur haute tension de l' art anterieur est represente schematiquement sur la figure 1. Ce dispositif comporte des transistors MOS verticaux a diffusion (transistors VDMOS) capables de tenir une haute tension entre leur source et leur drain, par exemple 80V, et ayant une faible tension de seuil, typiquement de l'ordre de 1,5V, et de transistors dits 80VPCHFOX, qui vent des transistors MOS a canal P haute tension sur oxyde epais. Ces transistors presentent l'avantage de pouvoir tolerer toute la tension d'alimentation, par exemple jusqu'a 80V, aussi bien entre source et drain que sur leur grille, ce qui permet de faire une transposition de niveau (logique basse tension en entree transposee en une logique haute tension sur les nceuds A, B. C). Par contre, ces transistors l0 presentent ['inconvenient d'avoir une tension de seuil elevee,
typiquement de l'ordre de 10V.
Tel qu'illustre sur la figure 1, le dispositif comporte une cellule de transposition de niveau reliee a la borne d'entree IN et constituee des transistors M0, M2, M1 et M3. Le dispositif comporte par ailleurs un etage de sortie comportant un transistor de sortie M28 a canal N du type 80VDMOS, equipe d'une diode zener Z1 montee en anti-parallele entre sa source et sa grille. L'etage de sortie comporte par ailleurs un autre transistor M6, egalement du type 80VDMOS a canal N. connecte entre la source du transistor M28 et une borne de masse haute tension VSSP. Le nceud commun entre les transistors M6 et M28 forme la
borne de sortie OUT du dispositif.
Le dispositif amplificateur inverseur comporte egalement un etage intermediaire, servant au pilotage de l'etage de sortie, et compose ici d'un transistor M5 a canal P du type 80VPCHFOX et d'un transistor M4 a canal N du type 80VDMOS. La grille du transistor M5 est reliee au nccud B de l'etage de transposition de niveau et le drain du transistor M5 est relic au drain du transistor M4 ainsi qu'a la grille
du transistor de sortie M28.
Supposons maintenant que la tension d'entree est a l'etat teas
pour assurer un niveau logique haut en sortie dans le mode AC.
Lorsque la tension d'alimentation VPP augmente, les transistors M1, M3 et M5 ne peuvent se mettre en conduction que lorsque la tension d'alimentation VPP passe au-dela de 10V. Avant ce seuil, la tension au nceud C ne peut pas monter et la tension de sortie ne peut pas suivre la tension d'alimentation VPP. En d'autres termes, le transistor de sortie
M28 ne peut pas conduire tent que le transistor M5 ne conduit pas.
Lorsque le transistor M5 commence a conduire, la tension au nccud C commence a monter, et la tension de sortie suit alors la tension d'alimentation avec un decalage de tension egale a la tension de seuil du transistor M5. Le transistor M28 est en pleine conduction lorsque sa difference de tension drain/source a atteint la tension de seuil du transistor M5 augmentee de la tension zener de la diode Z1, ce qui correspond a une valeur globale de l'ordre de l5V. En d'autres termes, lorsque le transistor M28 commence a conduire, il presente une tension a ses bornes egale a 11,5 volts (tension de seuil du transistor M5 + tension de seuil du transistor M28), puis egale au decalage de tension de l5V en pleine conduction. Ainsi, le transistor M28 conduit le courant avec une forte difference de tension drain/source. Il stensuit alors une dissipation importante de puissance
dans le transistor M28, ce qui est prejudiciable.
L'i nventi on vi se a ap porter une solution a ce probl eme.
L'invention propose done un dispositif amplificateur inverseur haute tension, possedant une entree pour recevoir un signal logique basse tension, une sortie pour delivrer un signal logique haute tension, un etage de transposition de niveau relic a ['entree, un etage de sortie comportant un transistor de sortie connecte entre une borne d'alimentation haute tension et la sortie, et un etage intermediaire destine a piloter l'etage de sortie et connecte entre la borne d'alimentation, l'etage de transposition de niveau et la grille du
transistor de sortie.
S el on une caracteristique general e de ['invention, ltetage intermediaire comprend un transistor de pilotage du type MOS haute tension sur oxyde mince, connecte entre la borne d'alimentation et la grille du transistor de sortie. L'etage intermediaire comporte par ailleurs au moins une premiere diode dont la cathode est connectee a la grille du transistor de pilotage, et dont ['anode est connectee a l'etage de transposition de niveau, ainsi que des moyens de controle connectes sur la grille du transistor de pilotage de fac,on a autoriser sa mise en conduction lorsque la tension d'alimentation, initialement nulle, atteint
la tension de seuil du transistor de pilotage.
Le transistor de pilotage, par exemple du type 80VPCH, peut tenir la haute tension (jusqu'a 80V) entre drain et source mais par contre ne doit jamais voir plus de 5 a 10V sur sa grille. Il presente par
contre une faible tension de seuil, typiquement de l'ordre de 1,5V.
Ainsi, des que ce transistor de pilotage conduit, c'est-a-dire lorsque la tension d'alimentation a atteint la tension de seuil, le transistor de sortie conduit, et ce sous une faible tension drain/source, typiquement de l'ordre de 1,5V. En consequence, lors de son debut de conduction, la dissipation de puissance dans le transistor de sortie est
nettement inferieure a celle qui se produisait dans l'art anterieur.
L'une des fonctions de la premiere diode est de rendre le
transistor de pilotage bloque en mode DC.
Selon un mode de realisation de ['invention, le transistor de pilotage est a canal P et les moyens de contr81e comportent alors avantageusement une diode zener dont la cathode est reliee a la borne d'alimentation et dont ['anode est reliee a la grille du transistor de pilotage, ainsi qu'un condensateur connecte entre la grille du transistor
de pilotage et la masse.
La valeur capacitive du condensateur est choisie de fa,con a maintenir la grille du transistor de pilotage a la masse par diviseur capacitif avec la capacite anode-cathode de la diode zener et la
capacite de transition de la premiere diode.
Bien que cela ne soit pas indispensable, l'etage intermediaire peut egalement comporter une deuxieme diode dont la cathode est reliee a la grille du transistor de pilotage et dont ['anode est reliee a la grille du transistor de sortie. Cette deuxieme diode permet au transistor de pilotage de s'arreter de conduire lorsque la tension au
drain du transistor de pilotage est suffisamment haute.
Selon un mode de realisation de ['invention, l'etage intermediaire comporte un transistor supplementaire, qui est un transistor MOS haute tension sur oxyde epais, par exemple du type VPCHFOX, connecte entre la grille du transistor de sortie et l'etage de transposition de niveau. Par ailleurs, le substrat de ce transistor supplementaire est relic a la grille du transistor de pilotage, et il est commande sur sa grille de fa, con a etre toujours bloque, ce transistor supplementaire formant la premiere et la deuxieme diode ainsi que le condensateur des moyens de controle. En d'autres termes, un seul composant, a savoir ce transistor supplementaire, permet d'integrer les deux diodes ainsi que le condensateur. Lorsque ce transistor supplementaire est a canal P. on prend le vein de connecter sa grille a
la tension d'alimentation afin qu'il ne se mette jamais en conduction.
La capacite caisson/subs/rat ("bulk/subs/rat") de ce transistor a oxyde
epais joue le r81e du condensateur des moyens de controle.
Bien que dans une variante de realisation, l'etage intermediaire puisse ne comporter que le transistor de pilotage precedemment mentionne du type haute tension sur oxyde fin, ce qui offre l'avantage d'une plus grande compacite du dispositif, il peut s'averer preferable, dans certaines applications, que ltetage intermediaire comporte egalement une padre de transistors intermediaires complementaires dont le transistor intermediaire a canal P est un transistor MOS haute tension sur oxyde epais. Ce transistor intermediaire a canal P a sa source connectee a la borne d'alimentation et son drain connecte a la grille du transistor de sortie et egalement au drain du transistor de pilotage. La grille du transistor intermediaire a canal P est reliee a
l'etage de transposition de niveau.
Lorsque les deux diodes et le condensateur des moyens de controle vent realises par le transistor supplementaire du type MOS haute tension sur oxyde epais, la source de ce transistor supplementaire est reliee egalement au drain du transistor intermediaire a canal P. Le dispositif selon ['invention est avantageusement realise sous
forme d'un circuit integre.
L'invention a egalement pour objet un panneau plasma incorporant au moins un dispositif amplificateur tel que defini ci avant. D'autres avantages et caracteristiques de ['invention
apparatront a l'examen de la description detaillee du mode de
realisation, nullement limitatif, et des dessins annexes sur lesquels: la figure 1, deja decrite, illustre schematiquement un dispositif amplificateur selon 1'art anterieur, - - la figure 2 illustre schematiquement un premier mode de realisation d'un dispositif amplificateur selon ['invention, - la figure 3 illustre un autre mode de realisation d'un dispositif selon ['invention,
- les figures 4 et 5 illustrent deux autres modes de realisation
d'un dispositif selon ['invention.
Par rapport au dispositif de l'art anterieur illustre sur la figure 1, on volt que 1'etage intermediaire ETI du dispositif selon ['invention, dans sa variante illustree sur la figure 2, comporte, outre les deux transistors intermediaires complementaires M5 et M4, un transistor de pilotage MB5 du type MOS haute tension sur oxyde mince. Dans l'exemple illustre, le transistor MB5 est un transistor du type 80VPCH, c'est-adire un transistor vertical a canal P capable de supporter 80V entre source et drain. Par contre, puisque l'oxyde de grille de ce transistor est un oxyde fin, typiquement un oxyde inferieur ou egal a quelques dizaines de nanometres, la tension de seuil de ce transistor MB5 est faible, typiquement de 1'ordre de 1,5V, et, en outre, sa tension de grille ne doit pas depasser une certaine valeur, typiquement de l'ordre de 5 a 10V. Par rapport a un transistor sur oxyde mince, l'oxyde de grille d'un transistor sur oxyde epais est par exemple
environ 100 fois plus epais.
La source de ce transistor de pilotage MB5 est reliee a la tension d'alimentation VPP et son drain est connecte d'une part au nceud C de l'etage intermediaire ETI, et d'autre part a la grille du
transistor de sortie M28.
La grille de ce transistor de pilotage MB5 est connectee d'une part a la tension d'alimentation VPP par l'intermediaire d'une diode zener DZ, et d'autre part, a la masse par l'intermediaire d'un
condensateur CC.
En outre, ltetage intermediaire ETI comporte une premiere diode DB dont la cathode, formant le nccud D de cet etage intermediaire ETI, est connectee a la grille du transistor de pilotage MBS, et dont ['anode est reliee au nceud B de l'etage de transposition
S de niveau.
L'etage intermediaire ETI comporte egalement une deuxieme diode DC dont la cathode est reliee au nccud D et dont ['anode est reliee au nceud C, et par consequent au drain du transistor de pilotage
MBS ainsi qu'a la grille du transistor de sortie M28.
Le fonctionnement du dispositif de la figure 2 va maintenant
etre decrit plus en detail.
Supposons que la tension d'entree, presente a ['entree IN, est a l'etat teas de facon a assurer un niveau logique haut a la sortie OUT du
dispositif, dans le mode AC.
Lorsque la tension d'alimentation VPP augmente, mais nta pas atteint 1,5V, c'est-a-dire la tension de seuil du transistor de pilotage MBS, le transistor MBS est bloque car la difference de tension
grille/source est inferieure a la tension de seuil.
Par contre, lorsque la tension d'alimentation VPP atteint 1,5V, le transistor de pilotage MBS peut conduire car sa difference de tension grille/source est superieure a sa tension de seuil. En effet, la tension du nccud D reste voisine de la masse car la valeur capacitive du condensateur CC a ete choisie grande par rapport a la capacite de jonction de la diode zener, et en tout etat de cause suffisante pour maintenir ce nccud D a la masse par diviseur capacitif avec la capacite anode-cathode de la diode zener DZ et les capacites de transition des
diodes DB et DC.
La tension au nceud C peut alors augmenter bien que le transistor intermediaire MS ne soit pas encore conducteur. Par consequent, le transistor de sortie M28 peut commencer a conduire le courant, et ce sous une faible tension drain/source (c t est a dire 3 volts puis 6,5 volts en pleine conduction), ce qui reduit fortement sa
dissipation d'energie.
Lorsque la tension d'alimentation VPP continue de monter, le transistor de pilotage MB5 conduit de plus en plus le courant et la
tension au nceud C augmente.
Lor sque la tens ion d' ali mentati on VPP atteint SV correspondent a la valeur de le tension zener, la tension au ncoud D continue de
monter et suit la tension d'alimentation VPP avec un decalage de SV.
Le transistor de pilotage MB5 conduit alors le courant avec une
difference de tension grille/source egale a la tension zener de 5V.
Lorsque la tension d'alimentation VPP a atteint sa valeur finale, par exemple 60V, la tension au nccud D demeure a 5V en dessous de cette tension d'alimentation. Bien que cela ne soit pas absolument indispensable, il est alors particulierement avantageux de pouvoir stopper la conduction du transistor MB5 lorsque la tension au
nccud C est suffisamment haute. C'est le r81e de la diode DC.
En effet, d'une fa,con generale, le transistor de pilotage MB5 sera bloque lorsque sa difference de tension grille/source, c'est-a-dire la difference de tension entre la tension d'alimentation VPP et la tension au nccud D, est inferieure a la tension de seuil. Or, la tension au nccud D est egale a la tension au nccud C diminuee de la tension de seuil de la diode DC, c'est-a-dire O,7V. Par consequent, le transistor de pilotage MB5 sera bloque lorsque la difference de tension entre la tension d'alimentation VPP et la tension au nceud C sera inferieure a la tension de seuil du transistor MP5 diminuee de la tension de seuil de la diode, c'est-a-dire lorsque cette difference de tension VPP - V(C)
sera inferieure a 0,7V.
La diode DC opere done comme un composant de rappel a ltetat haut du nccud D. Supposons maintenant que la tension d'entree est a l'etat haut
de fa,con a assurer un niveau logique teas en sortie dans le mode AC.
Lorsque la tension d'alimentation VPP augmente, le transistor de pilotage MB5 va commencer a conduire comme indique precedemment. Par contre, dans le cas ou la tension d'entree est a l'etat haut, le transistor intermediaire a canal N M] est conducteur de fac,on a assurer un niveau teas sur le nceud C ainsi qu'a la sortie OUT. De ce fait, si le transistor MB5 conduit le courant, on aura alors une dissipation d'energie au travers du chemin MB5, M4. Afin de supprimer cette dissipation d'energie, on bloque le transistor de pilotage MB5 grace a la diode DB qui opere d'une fac,on analogue a ce qui a ete decrit ci-avant pour la diode DC, en bloquant le transistor MB5 des que la difference de tension entre la tension d'alimentation
VPP et la tension au nccud B est inferieure a 0,7V.
Par ailleurs, en mode DC, le transistor de pilotage MB5 est constamment bloque car la difference de tension grille/source reste inferieure a la tension de seuil, et ce en permanence grace a la
presence de la diode DB ou de la diode DC.
Ainsi, l'homme du metier aura remarque que le transistor de pilotage MB5 ne conduit le courant que lorsque cela est necessaire, a savoir lorsque la tension de sortie doit monter et suivre la tension
d'alimentation en mode AC.
Le dispositif selon ['invention permet une economic importante de puissance instantanee dissipee, et par consequent une economic d'energie. A titre indicatif, avec une capacite de charge en sortie de 50 picofarad et une montee de la tension d'alimentation de O a 60V en 20ns, on obtiendrait, pour un dispositif de l'art anterieur, une energie de 22nC sur le front montant de la tension d'alimentation et une
energie de 5,4nC sur le front descendant.
Par contre, avec le dispositif selon ['invention, on obtient alors une energie sur le front montant de 11,5nC tandis que l'energie sur le
front descendant reste identique.
L'economie d'energie est done de l'ordre de 50%.
Si l'on considere maintenant un panneau plasma comportant 192 dispositifs selon ['invention, avec un adressage de 400 lignes sur 8 soul-champs ("sub-fields"), la frequence equivalente F a considerer
pour le calcul de puissance est egale a 400 x 8 x 60lIz, soit 193kHz.
La puissance dissipee est alors egale a E x F x nombre de sorties ou E est l'energie totale dissipee sur le front montant et sur le
front descendant de la tension d'alimentation.
Ainsi, pour un panneau plasma equipe du dispositif selon l'art anterieur, la puissance totale dissipee est de l'ordre de lWatt tandis qu'elle est egale a 630 Milliwatts pour un panneau plasma equipe de 192 dispositifs selon ['invention. Le gain de puissance est done significatif. Un seul composant, a savoir un transistor supplementaire MDS (fig. 3) permet avantageusement d'integrer les deux diodes DB et DC ainsi que le condensateur CC, comme illustre sur la figure 3. Plus precisement, le caisson BK ("Bulk") de ce transistor supplementaire MD5 du type haute tension a oxyde de grille epais (par exemple du type 80VPCHFOX) est relic a la grille du transistor MD5 tandis que la source du transistor MD5 est reliee au nud B. son drain etant relic au nccud C. La grille du transistor supplementaire MDS est reliee a la tension d'alimentation VPP de telle sorte que ce transistor MD5 soit
toujours bloque.
Comme illustre sur le detail DT de cette figure 3, la diode DB est formee entre le caisson BK et la source du transistor MD5 tandis que la diode DC est formee entre le caisson BK et le drain de son transistor MD5. Par ailleurs, la capacite caisson BK/substrat du circuit
integre joue le rGle du condensateur CC.
Dans la variante de realisation illustree sur la figure 4, ltetage intermediaire ETI ne comporte que le transistor de pilotage MB5 associe aux diodes DC et DB, a la diode zener DZ et au condensateur CC. Cette variante de realisation presente done l'avantage de necessiter une surface moindre de silicium pour la realisation du
circuit integre incorporant le dispositif amplificateur selon ['invention.
Dans cette variante, ['anode de la diode DC, le drain du transistor de pilotage MB5 et la grille du transistor de sortie M28 vent relies au nccud A de ltetage de transposition de niveau. Par ailleurs, ['anode de la diode DB est reliee au nccud B de l'etage de transposition
de niveau.
Le foncti onnement de cette vari ante de realisation est an alogue a celui qui a ete decrit pour la variante de realisation de la figure 1. En effet, dans l'hypothese ou la tension d'entree est a ltetat teas pour assurer un niveau logique haut en sortie dans le mode AC, le transistor de pilotage MB S reste bloque tent que l a tens i on d' alimentation VPP n'a pas atteint la tension de seuil egale a 1,5V. Par contre, lorsque la tension d'alimentation VPP atteint cette tension de seuil, le transistor MBS peut commencer a conduire, et la tension au nceud A peut alors augmenter. Tant que la tension d'alimentation VPP n'aura pas atteint la valeur de 5V, la tension au nccud D reste a la masse alors que la difference de tension grille/source du transistor de pilotage MB5 augmente. Lorsque la tension d'alimentation VPP atteint 5V, le nccud D continue a monter et a suivre la tension d'alimentation VPP avec un decalage de SV. Le transistor MB5 conduit alors avec une difference de tension grille/source egale a SV. Lorsque la tension d'alimentation VPP a atteint sa valeur finale, la tension notee demeure inferieure de SV a la tension d'alimentation. La diode DC opere egalement comme un composant de rappel a l'etat haut du nccud D comme explicite ci avant. Dans le cas ou la tension d'entree est a ltetat haut pour assurer un niveau logique teas en sortie dans le mode AC, le fonctionnement est egalement equivalent a celui qui a ete decrit en reference a la figure 2. Dans ce cas, la diode DB va permettre a un moment donne de bloquer le transistor de pilotage MB5 empechant une dissipation au
travers du chemin MB5 MO.
Par contre, ce mode de realisation peut presenter, en mode DC, des conductions simultanees dans les transistors MO et M1 lors des transitions de la sortie. Ces conductions simultanees peuvent etre genantes dans certaines applications si elles introduisent des puissances dissipees non negligeables. En consequence, le mode de realisation de la figure 4 peut etre de preference utilise pour des dispositifs uniquement utilisables en mode AC. La encore, dans cette vari ante de reali sati on, les diodes DC, DB ainsi que le condens ateur CC peuvent etre realises a ['aide d'un transistor supplementaire a haute tension a oxyde epais MD5, comme illustre sur la figure 5, et d'une
fa,con analogue a celle qui a ete explicitee en reference a la figure 3.
Claims (9)
1. Dispositif amplificateur inverseur haute tension, possedant une entree pour recevoir un signal logique basse tension, une sortie pour delivrer un signal logique haute tension, un etage de transposition de niveau relic a ['entree, un etage de sortie comportant un transistor de sortie connecte entre une borne d'alimentation haute tension et la sortie, et un etage intermediaire destine a piloter l'etage de sortie et connecte entre la borne d'alimentation, l'etage de transposition de niveau et la grille du transistor de sortie, caracterise par le fait que l'etage intermediaire comprend un transistor de pilotage (MB5) du type MOS haute tension sur oxyde mince connecte entre la borne d'alimentation et la grille du transistor de sortie (M28), au moins une premiere diode (DB) dont la cathode est connectee a la grille du transistor de pilotage, et dont ['anode est connectee a ltetage de transposition de niveau, et des moyens de controle connectes sur la grille du transistor de pilotage de fa,con a autoriser sa mise en conduction lorsque la tension d'alimentation, initialement nulle,
atteint la tension de seuil du transistor de pilotage.
2. Dispositif selon la revendication 1, caracterise par le fait que le transistor de pilotage (MB5) est a canal P. par le fait que les moyens de controle comportent une diode Zener (DZ) dont la cathode est reliee a la borne d'alimentation et dont ['anode est reliee a la grille du transistor de pilotage, et un condensateur (CC) connecte entre la grille du transistor de pilotage et la masse, et par le fait que la valeur capacitive du condensateur est choisie de fa,con a maintenir la grille du transistor de pilotage a la masse par diviseur capacitif avec la capacite anode-cathode de la diode Zener, et la capacite de transition de la ou
des diodes.
3. Dispositif selon la revendication 1 ou 2, caracterise par le fait que l'etage intermediaire comporte une deuxieme diode (DC) dont la cathode est reliee a la grille du transistor de pilotage et dont ['anode
est reliee a la grille du transistor de sortie.
4. Dispositif selon la revendication 3, caracterise par le fait que l'etage intermediaire comporte un transistor supplementaire (MD5), qui est un transistor MOS haute tension sur oxyde epais, connecte entre la grille du transistor de sortie et l'etage de transposition de niveau, dont le substrat est relic a la grille du transistor de pilotage, et commande sur sa grille de fa,con a etre tonjours bloque, le transistor supplementaire formant le condensateur des moyens de contrOle ainsi que la premiere diode et la deuxieme diode.
5. Dispositif selon la revendication 4, caracterise par le fait que le transistor supplementaire (MD5) est un transistor a canal P et sa
grille est reliee a la borne d'alimentation haute tension.
6. Dispositif selon l'une des revendications 1 a 5, caracterise
par le fait que l'etage intermediaire comporte egalement une padre de transistors intermediaires complementaires (M5, M4) dont le transistor intermediaire a canal P (M5) est un transistor MOS haute tension sur oxyde epais, et par le fait que ce transistor intermediaire a canal P a sa source connectee a la borne d'alimentation, son drain connecte a la grille du transistor de sortie et egalement au drain du transistor de
pilotage, et sa grille reliee a l'etage de transposition de niveau.
7. Dispositif selon la revendi cation 6 pri se en combinaison avec la revendication 4 ou 5, caracterise par le fait que la source du transistor supplementaire (MD5) est reliee egalement au drain du
transistor intermediaire a canal P (M5).
8. Dispositif selon l'une des revendications 1 a 7, caracterise
par le fait qu'il est realise sous forme d'un circuit integre.
9. Panneau plasma incorporant au moins un dispositif
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