FR2837998A1

FR2837998A1 - Decimateur flexible

Info

Publication number: FR2837998A1
Application number: FR0300647A
Authority: FR
Inventors: Der Valk Robertus Laurenti Van; Aloysius De Ohannes Herm Rijk
Original assignee: Zarlink Semoconductor Inc
Current assignee: Microsemi Semiconductor ULC
Priority date: 2002-01-22
Filing date: 2003-01-22
Publication date: 2003-10-03
Also published as: GB0201333D0; GB2384376A; DE10302234A1; KR20030063242A; US20030177156A1; CN1489036A; US7096243B2

Abstract

Un décimateur destiné à être utilisé au niveau d'un traitement de signal numérique comporte une ligne d'entrée ( " entrée " ) pour recevoir une séquence d'échantillons d'entrée à une fréquence d'échantillonnage, un premier registre (18) pour accumuler des échantillons d'entrée pour lesquels l'ordre dans la séquence est une puissance d'un nombre prédéterminé qui est supérieur à l'unité et une unité de commande (30) pour émettre en sortie des échantillons à partir du premier registre (18) à une seconde fréquence d'échantillonnage. Typiquement, des échantillons d'entrée pour lesquels l'ordre dans la séquence n'est pas une puissance du nombre prédéterminé sont accumulés de telle sorte que le premier registre accumule des échantillons d'entrée pour lesquels l'ordre de ladite séquence est une puissance du nombre prédéterminé en combinaison avec une valeur accumulée courante dans un second registre (16).

Description

La présente invention concerne le domaine du traitement de signal numérique et de façon davantage particulière, la présente invention concerne un décimateur.

Le filtrage numérique est utilisé dans bon nombre de domaines, par exemple dans les systèmes de mesure, au niveau d'un codage de source, au niveau d'une annulation d'écho etc.... Une fonction de filtre relativement classique est la décimation.

Un décimateur est une structure qui combine des échantillons selon un unique échantillon. Ce décimateur est typiquement constitué par une structure de composants matériels électroniques (des ASIC, des FPGA et similaire) ou par un logiciel (des DSP), et il peut être utilisé dans n'importe quel environnement dans lequel un échantillonnage est possible. La fonction de décimation présente typiquement deux objectifs, à savoir la réduction du nombre d'échantillons et une augmentation de la précision des échantillons.

Quelquefois, un effet connexe de la décimation est la propriété la plus utile, c'est-à-dire sa caractéristique passe-bas. Des variations rapides entre des échantillons "disparaissent", ou mieux, sont évacuées par calcul de moyenne. Bien que la caractéristique passebas soit réellement un effet connexe, il est possible de réaliser une fonction passe-bas tout en réduisant le nombre d'échantillons.

La façon selon laquelle la fonction de décimation réalise cette opération est relativement directe. Les échantillons sont mélangés ensemble et sont moyennés. L'augmentation de la précision est rapportée au calcul de moyenne de l'étalement des échantillons.

Dans des environnements électroniques de logiciel, une telle décimation est une fonction classique, laquelle est utilisée dans de nombreuses applications. Dans ces domaines, quelques facteurs influencent typiquement le décimateur, soit typiquement la fréquence d'échantillonnage d'entrée, la fréquence d'échantillonnage de sortie et l'état réel de puce autorisé (pour les composants matériels) ainsi que le temps (pour des logiciels).

Quelquefois, ces facteurs sont difficiles à satisfaire. Par exemple, il peut arriver que le débit d'entrée présente une plage

dynamique importante tandis que la sortie n'est pas à l'échelle par rapport à celui-ci. Un tel exemple peut être vu dans des boucles à verrouillage de phase ou PLL dans lesquelles la fréquence de référence peut être aussi faible que dans la plage des Hertz mais aussi élevées que 10 gigaHertz. Un traitement d'échantillonnage à 10 gigaHertz n'est pas réalisable avec les technologies courantes et seulement un traitement limité tel qu'un comptage est réellement réalisable. En outre, jusqu'à environ 1 gigaHertz, les technologies courantes peuvent manipuler de façon correcte le traitement bien qu'au prix de la puissance et de la complexité.

La conséquence d'une plage dynamique importante pour l'échantillonnage est qu'une fonction de décimateur peut nécessairement être flexible. Normalement, la flexibilité dans un décimateur nécessite des composants matériels supplémentaires.

Un décimateur classique est une structure avec un groupe de tampons de mémoire. La forme la plus simple d'un décimateur réalise une décimation sur deux échantillons. Une unique mémoire stocke un premier échantillon qui est additionné à un second échantillon pour obtenir un échantillon combiné. Le second échantillonneur utilise une fréquence d'échantillonnage plus lente, deux fois plus lente. Une telle structure est représentée sur la figure 1.

Si le circuit a besoin d'être étendu à trois échantillons qui sont combinés, une mémoire supplémentaire et une opération d'additionneur supplémentaire sont additionnées. Un tel agencement est représenté sur la figure 2 qui représente une décimation sur trois échantillons. L'opération d'additionneur peut être partagée dans le domaine temporel et ceci à son tour nécessite un composant matériel de multiplexage, ce qui nécessite du temps machine.

La figure 3 représente un décimateur qui n'a pas besoin de modifier sa fréquence d'échantillonnage. Dans de tels cas, il est typiquement difficile de partager les additionneurs sauf si le décimateur fonctionne à des vitesses beaucoup plus lentes que l'horloge système.

Un décimateur qui moyenne par exemple 128 échantillons nécessite beaucoup de composants matériels présentant les structures

qui ont été mentionnées ci-avant. Il est possible de modifier légèrement la structure de telle sorte qu'au moins le nombre d'étages d'additionneur soit limité, comme représenté sur la figure 4. Cette structure utilise une valeur intégrée intermédiaire, chaque échantillon étant additionné et après, un retard étant à nouveau soustrait. Par conséquent, la contribution d'un unique échantillon est seulement temporaire et dans le même temps, le nombre d'additionneurs est limité à deux. Si la structure est étendue jusqu'à 128 emplacements de mémoire, le nombre d'additionneurs n'augmente pas. La structure permet une fréquence d'échantillonnage de sortie élevée. Ceci peut être important dans certaines applications bien qu'il y en ait probablement peu qui n'utilisent pas une réduction de fréquence d'échantillonnage. Cependant, la structure présente un défaut potentiel si les parties numériques ne sont pas fiables à 100 %. Par exemple, du fait de la présence d'une particule alpha, un emplacement de mémoire pourrait changer et ceci pourrait faire une différence entre les contenus de la ligne de retard de mémoire et de l'intégrateur supplémentaire. Ceci est inévitable et peut seulement être réparé moyennant un coût élevé en termes de composants matériels supplémentaires et de logiciels supplémentaires. La structure peut être aisément étendue à n'importe quel nombre d'étages.

On observe un autre problème avec cette structure et ce problème concerne le diviseur de sortie. Seulement des représentations qui conviennent bien pour la division sont simples à diviser. En tant que tel, un schéma de codage ternaire permet une division simple par trois. Cependant, la plupart des composants matériels numériques sont basés sur un codage binaire et par conséquent, ils sont seulement simples à utiliser avec des diviseurs qui sont des puissances de deux ; dans ce cas, la division est un décalage simple qui se fait au prix d'aucun composant matériel. La plupart des applications utilisent une division par des puissances de deux et une réduction de fréquence. Ceci peut être réalisé en utilisant le circuit de la figure 1 en tant que module répété, comme représenté sur la figure 5. Ce module peut être répété afin de réduire la fréquence

d'échantillonnage selon des étapes binaires.

Celle des structures de l'art antérieur qui ont mentionnées ciavant qui est la plus attractive pour une application particulière dépend de nombreux facteurs et ne peut pas être très aisément établie. Des facteurs de conception typiques sont le processus pour lequel la conception est destinée, la fréquence d'échantillonnage et la dimension d'échantillon (taille en mots). Des microcontrôleurs et des DSP permettent de trouver une charge de mémoire avec une structure cyclique attractive et rapide ; la mémoire est de coût faible. Par conséquent, la structure qui est représentée sur la figure 4 est relativement souvent plus attractive. En terme de composants matériels, le coût de la mémoire est typiquement non négligeable et la structure qui est représentée sur la figure 5 sera souvent plus attractive. Si la taille en mots est très petite, le composant matériel sous la forme de la structure représentée sur la figure 1 peut de fait être relativement attractif puisque la dimension de composant matériel totale est faible même pour des nombres de décimation importants.

Cependant, pour l'ensemble des trois structures, il n'est pas très simple d'introduire de la flexibilité. Les structures flexibles existantes utilisent normalement une approche mixte ou mélangée, comme représenté sur la figure 6. Ce module sera normalement conçu de telle sorte que N puisse seulement prendre des puissances de deux ; ceci limite quelque peu la complexité des modules. La structure est maintenant le même type de structure discuté mais pas avec des modifications de fréquence de 2 par unité mais avec certains autres nombres N1, N2, N3 etc....

Les structures qui sont relativement classiques comportent deux ou trois modules, soit un fait qui illustre l'attractivité de cette approche. La flexibilité qui est typiquement requise nécessitera, même avec cette structure, une quantité considérable de programmation des parties constitutives. En général, ceci est hautement non attractif.

Selon la présente invention, on propose un décimateur destiné à être utilisé au niveau d'un traitement de signal numérique, comprenant une ligne d'entrée pour recevoir une séquence

d'échantillons d'entrée à une première fréquence d'échantillonnage ; un premier registre pour accumuler des échantillons d'entrée pour lesquels l'ordre de ladite séquence est une puissance d'un nombre prédéterminé supérieur à l'unité ; et une unité de commande pour émettre en sortie les échantillons à partir dudit premier registre à une seconde fréquence d'échantillonnage.

Selon un mode de réalisation préféré, l'invention comprend également un second registre pour accumuler des échantillons d'entrée pour lesquels l'ordre de ladite séquence n'est pas une puissance dudit nombre prédéterminé, et où ledit premier registre accumule des échantillons d'entrée sur lesquels l'ordre de ladite séquence est une puissance dudit nombre prédéterminé en combinaison avec une valeur accumulée courante dans ledit second registre. Le nombre préféré est de préférence de deux bien que d'autres nombres supérieurs à l'unité puissent être utilisés.

L'invention propose également un procédé de décimation d'un signal d'entrée se présentant sous la forme d'une séquence d'échantillons d'entrée à une première fréquence d'échantillonnage, comprenant l'accumulation d'échantillons d'entrée pour lesquels l'ordre de ladite séquence est une puissance d'un nombre prédéterminé supérieur à l'unité ; et l'émission en sortie des échantillons accumulés à une seconde fréquence d'échantillonnage.

L'invention sera maintenant décrite de manière davantage détaillée, à titre d'exemple seulement, par report aux dessins annexés parmi lesquels : la figure 1 est un premier mode de réalisation d'un décimateur de l'art antérieur ; la figure 2 est un second mode de réalisation d'un décimateur de l'art antérieur ; la figure 3 représente un circuit permettant de réaliser une décimation sur 3 sans réduction de la fréquence d'échantillonnage ; la figure 4 représente une structure modifiée pour réduire le nombre d'étages d'additionneur ; la figure 5 représente le circuit de la figure 1 qui est utilisé en

tant que module répété ; la figure 6 représente un décimateur flexible qui utilise une approche mixte ou mélangée ; la figure 7 est un schéma fonctionnel d'un premier mode de réalisation de l'invention ; la figure 8 est un schéma fonctionnel d'un second mode de réalisation de l'invention ; la figure 9 est un schéma fonctionnel d'un troisième mode de réalisation de l'invention ; la figure 10 est un schéma fonctionnel d'un quatrième mode de réalisation de l'invention ; la figure 11 est un schéma fonctionnel d'un cinquième mode de réalisation de l'invention ; la figure 12 représente une structure auto-adaptative conformément à l'invention ; la figure 13 représente une application typique de l'invention ; et la figure 14 représente une autre application typique de l'invention.

Le nouveau décimateur est le mieux expliqué en premier en termes d'équivalences mathématiques puisque ces équivalences illustrent le mieux les principes sous-jacents de l'invention. Un décimateur normal sur M réalisera l'opération qui suit : M-1 #Input (N*M+i)
Output (N)= M
Ceci signifie que le processus de sortie est M fois plus lent que le processus d'entrée et que la sortie est la moyenne du dernier bloc de M échantillons.

Il est simple qu'un décimateur traite seulement un nombre d'échantillons qui est égal à une puissance de deux. Ceci rend la division équivalente à un décalage simple, ce qui est en général préférable. Le fonctionnement du décimateur consiste à collecter des échantillons jusqu'à ce qu'une puissance de deux soit atteinte (ainsi, 1, 2,4 etc...) puis à conserver cette valeur en tant que valeur décimée. Si

la valeur est échantillonnée, cette valeur est présentée. Si la puissance suivante de deux est atteinte sans qu'un échantillon de sortie ne soit survenu, la nouvelle puissance (plus grande) de deux est conservée en tant que valeur décimée. Par conséquent, chaque échantillon contient de fait le nombre le plus grand d'échantillons dans l'historique récent des échantillons d'entrée, le nombre d'échantillons étant une puissance de deux.

Le procédé peut être formalisé en utilisant une expression récurrente mathématique : r .. @ r...

Cette formule est relativement complexe et elle peut être mieux discutée en se reportant à ses parties. Tout d'abord, la sommation de la décimation :

Ceci établit la sortie en tant que reste du total de tous les N échantillons d'entrée moins tous les M échantillons qui ont déjà été échantillonnés sur la sortie (fois le nombre d'échantillons d'entrée qui constituaient une partie de cet échantillon de sortie pour une pondération correcte) moins la partie des échantillons d'entrée (les quelques échantillons les plus récents) qui ne sont pas encore contenus dans la sortie.

La formule peut être réagencée en déplaçant le côté de membre droit afin d'obtenir une formule légèrement davantage compacte et davantage mathématique :

Aucune information n'est perdue ou répétée aussi longtemps que le décimateur se rappelle de la sommation de tous les échantillons d'entrée moins tous les échantillons qui ont déjà quitté le circuit moins tous les échantillons qui sont encore quelque part en cours de traitement. La preuve qu'aucune information n'est perdue est d'une certaine importance pour le caractère correct sous toutes les circonstances.

Une autre forme de réécriture de la même formule conduit à :

ce qui met en exergue que la some courante, qui est muitipliee par le nombre d'échantillons (par conséquent la sortie non divisée), plus l'élément de données le plus récent qui n'est pas encore "décimé", est égale à l'historique complet de l'entrée moins la sortie jusqu'au temps courant. Cette formule est centrale pour la mise en #uvre de l'invention.

Puis la partie qui choisit combien d'échantillons il y a dans un échantillon de sortie spécifique, à savoir :

peut également être réécrite comme suit :

(Formule 4)
Ceci a pour effet que le nombre d'échantillons (ns) dans chaque échantillon de sortie est égal à la puissance maximum de deux qui s'ajuste.

Les formules expliquent bien la mise en oeuvre de l'invention.

Cependant, il y a des aspects de formules qui sont d'une grande importance. Si les deux fréquences d'échantillonnage d'entrée et de

sortie sont telles qu'elles présentent un rapport fixe d'une puissance de deux qui est 2ss, les entiers x pour les M échantillons respectifs seront tous identiques à ss. Dit autrement, le nombre d'échantillons d'entrée dans chaque échantillon de sortie sera fixe et égal à 2. Si les deux fréquences d'échantillonnage d'entrée et de sortie sont telles qu'elles présentent un rapport fixe, qui n'est pas une puissance de deux, mais un nombre y, avec 2ss < y < 2ss+1, le nombre d'échantillons dans un quelconque échantillon de sortie sera soit 2ss, soit 2ss+1. C'est seulement lorsque les fréquences d'échantillonnage sont variables par comparaison l'une avec l'autre que le nombre d'échantillons dans un unique échantillon de sortie présente une variance qui est supérieure à un facteur maximum de 2. Ce facteur de 2 est la différence entre le nombre 2ss et le nombre 2ss+1.

Au vu de ces observations, un certain nombre d'observations dérivées peuvent être conclues. Pour des processus normaux selon lesquels les fréquences d'échantillonnage présentent un rapport fixe qui n'est pas une puissance de 2, les formules devraient aboutir à une distance d'échantillonnage qui varie moyennant un facteur de 2, qui est la différence entre le nombre 2ss et le nombre 2ss+1. On peut s'attendre à ce que les processus utilisent une certaine forme de sur- échantillonnage. Lorsque 2ss+1 échantillons sont sommés, la fréquence de sur-échantillonnage devient égale à 2(ss+1-2log([gamma])) # 2(ss+1-ss) = 2, soit une fréquence réduite par un facteur.

Si la fréquence de sur-échantillonnage est élevée, la réduction de la fréquence d'échantillonnage conduit seulement à des imprécisions limitées. En fonction du comportement précis en termes d'erreurs (et par conséquent également en fonction du processus d'alimentation), le comportement en termes d'erreurs peut être calculé ou estimé. Si les variations de fréquence forcent une modification du rapport des fréquences d'échantillonnage supérieur à deux, il est relativement simple de développer une certaine idée concernant des imprécisions afférentes.

La figure 7 est un schéma fonctionnel d'un premier mode de réalisation de l'invention qui est basé sur l'analyse qui a été présentée

ci-avant. Le circuit comporte deux parties principales, à savoir un compteur 10 et un indicateur de décalage 12 qui met en #uvre de façon générale la formule 4, et un composant de voie de données 14 qui met en #uvre de façon générale la formule 3.

Le circuit comporte une entrée comme indiqué en tant que "entrée" et une ligne de validation comme indiqué en tant que "entrée de validation". Cette seconde ligne fournit le signal d'échantillonnage pour l'entrée, une sortie, comme indiqué par des lignes de données "sortie" et par une ligne de validation "validation de sortie". Cette seconde ligne est le signal d'échantillonnage en provenance d'un circuit externe dans le décimateur flexible.

Le circuit comporte plusieurs registres, soit partie de décimation 16, passage de décimation 18 et division de décimation 20. Les éléments de mémoire critiques sont les registres passage de décimation et partie de décimation.

Le registre de passage de décimation 18 contient tous les échantillons accumulés pour les échantillons survenant le plus récemment qui sont une puissance de deux, c'est-à-dire 2 , 21, 22, 24 etc...ou 1,2, 4,8 etc....

Le registre de partie de décimation 16 contient tous les échantillons accumulés qui n'ont pas été stockés dans le registre de passage de décimation 18. Par conséquent, son contenu peut être échantillon 3 ou échantillon 5 ou échantillon 5 plus échantillon 6 etc....

Le registre de passage de décimation 18 contient la version accumulée totale. Cependant, un décimateur devrait également diviser sa sortie par le nombre d'échantillons qui sont accumulés dans le registre. Le registre qui contient la version divisée de "passage de décimation" est le registre de division de décimation 20.

L'unité de décalage 22 réalise la division. Puisque le circuit fonctionne sur des puissances de deux, un simple bloc de décalage suffit pour la mise en #uvre d'un diviseur. La valeur de décalage, qui est contenue par le bloc d'indicateur de décalage 12, est une fonction de la valeur du compteur 10 à l'instant où la dernière puissance de deux a été atteinte.

Le compteur 10 est incrémenté d'une unité pour chaque échantillon arrivant et est décrémenté de la puissance de deux atteinte le plus récemment pour chaque échantillon sur la sortie. La seule limitation sur ce dernier est que le compteur doit toujours rester positif. Ceci signifie que deux échantillons sur la sortie qui apparaissent relativement rapidement l'un après l'autre peuvent conduire à seulement une décrémentation, c'est-à-dire sur le premier échantillon.

Les blocs ET 24,26, 28 sont des portes ET ; en faisant en sorte que l'unité de commande 30 place un signal 0 sur les entrées de commande des blocs ET, tous les bits de sortie peuvent être mis à l'état initial. De cette façon, le bloc ET 24 remet à l'état initial le registre de partie de décimation, le bloc ET 26 assure que le registre de passage de décimation est maintenu à la même valeur (pas de valeurs additionnées supplémentaires) et le bloc ET 28 remet à l'état initial le registre de passage de décimation.

Le registre de partie de décimation 16 est toujours remis à l'état initial sauf s'il y a un échantillon d'entrée lorsque la limite de puissance de deux n'est pas encore atteinte ; alors, l'échantillon doit être stocké dans le registre de partie de décimation 16.

Le registre de passage de décimation 18 est toujours maintenu stable en remettant à l'état initial le bloc ET 26 sauf s'il y a un échantillon d'entrée disponible, et que la limite de puissance de deux est atteinte. Le registre de passage de décimation 18 est remis à l'état initial à l'aide du bloc ET 28 lorsque l'échantillon de sortie est extrait.

Dans le registre de passage de décimation de mémoire 18, le premier terme est trouvé :
Output(M) * ns(M), ns(M) étant toujours une puissance de deux.

Dans le registre de partie de décimation de mémoire 16, le second terme peut être trouvé :

une séquence typique de contenus qui peuvent apparaître dans ces deux composants devrait être comme suit, si l'on suppose

qu'aucun échantillon n'est recherché à partir de la sortie :

<tb>
<tb> N <SEP> Position <SEP> de <SEP> Partie <SEP> de <SEP> décimation <SEP> Passage <SEP> de <SEP> Nombre <SEP> d'échan-
<tb> échan- <SEP> compteur <SEP> décimation <SEP> tillons <SEP> ayant <SEP> subi
<tb> tillon <SEP> la <SEP> décimation
<tb> 0 <SEP> 1 <SEP> = <SEP> 20 <SEP> 0 <SEP> échantillon(O) <SEP> 1 <SEP> = <SEP> 20
<tb> 1 <SEP> 2 <SEP> = <SEP> 21 <SEP> 0 <SEP> #échantillons <SEP> (0, <SEP> 1) <SEP> 2 <SEP> = <SEP> 21
<tb> 2 <SEP> 3 <SEP> = <SEP> 2' <SEP> + <SEP> 20 <SEP> échantillon(2) <SEP> #échantillons <SEP> (0, <SEP> 1) <SEP> 2 <SEP> = <SEP> 21
<tb> 3 <SEP> 4 <SEP> = <SEP> 22 <SEP> 0 <SEP> échantillons(0...3) <SEP> 4 <SEP> = <SEP> 22
<tb> 4 <SEP> 5 <SEP> = <SEP> 22 <SEP> + <SEP> 20 <SEP> échantillon(4) <SEP> #échantillons <SEP> (0...3) <SEP> 4 <SEP> = <SEP> 22
<tb> 5 <SEP> 6 <SEP> = <SEP> 22 <SEP> + <SEP> 2 <SEP> Séchantillons <SEP> (4, <SEP> 5) <SEP> #échantillons <SEP> (0...3) <SEP> 4 <SEP> = <SEP> 22
<tb>

6 7 = 2 + 21+2u Zéchantillons (4...6) Séchantillons (0..3) 4 = 2

<tb>
<tb> 7 <SEP> 8 <SEP> = <SEP> 23 <SEP> 0 <SEP> #échantillons <SEP> (0...7) <SEP> 8 <SEP> = <SEP> 23
<tb> 8 <SEP> 9 <SEP> = <SEP> 23 <SEP> + <SEP> 20 <SEP> échantillon(8) <SEP> #échantillons <SEP> (0...7) <SEP> 8 <SEP> = <SEP> 23
<tb>

Les deux premiers échantillons vont dans le registre de passage de décimation puisque ce sont des puissances de deux. Le troisième échantillon va dans le registre de partie de décimation puisqu'il ne s'agit pas d'une puissance de deux.

Bien entendu, l'échantillonnage sur la sortie peut également apparaître au niveau de quelconques endroits, ce qui modifie fortement le contenu. La désignation 0 signifie aucun échantillon, la désignation 1 signifie un échantillon.

N <SEP> Position <SEP> Partie <SEP> de <SEP> Passage <SEP> de <SEP> Nombre <SEP> Sortie
<tb> éch. <SEP> de <SEP> décimation <SEP> décimation <SEP> d'échantillons <SEP> ayant <SEP> d'échantillon <SEP> ? <SEP>
<tb> compteur <SEP> subi <SEP> la <SEP> décimation
<tb> 0 <SEP> 1 <SEP> = <SEP> 20 <SEP> 0 <SEP> échantillon(O) <SEP> 1 <SEP> = <SEP> 20 <SEP> 0
<tb> 1 <SEP> 2 <SEP> = <SEP> 2' <SEP> 0 <SEP> échantillons(0, <SEP> 1) <SEP> 2 <SEP> = <SEP> 2 <SEP> 1
<tb> 2 <SEP> 1 <SEP> = <SEP> 20 <SEP> 0 <SEP> échantillon(2) <SEP> 1 <SEP> = <SEP> 20 <SEP> 0
<tb> 3 <SEP> 2 <SEP> = <SEP> 2 <SEP> 0 <SEP> #échantillons(2, <SEP> 3) <SEP> 2 <SEP> = <SEP> 2 <SEP> 0
<tb> 3 <SEP> = <SEP> 21+20 <SEP> échant.(4) <SEP> #échantillons(2, <SEP> 3) <SEP> 2 <SEP> = <SEP> 2 <SEP> 1
<tb> 5 <SEP> 2 <SEP> = <SEP> 2' <SEP> 0 <SEP> #échantillons(4, <SEP> 5) <SEP> 2 <SEP> = <SEP> 2 <SEP> 0
<tb> 6 <SEP> 3 <SEP> = <SEP> 21+20 <SEP> échant.(6) <SEP> #échantillons(4, <SEP> 5 <SEP> 2 <SEP> = <SEP> 2' <SEP> 0
<tb> 7 <SEP> 4 <SEP> = <SEP> 22 <SEP> 0 <SEP> #échantillons(4..7) <SEP> 4=22 <SEP> 1
<tb> 8 <SEP> 1 <SEP> = <SEP> 20 <SEP> 0 <SEP> échantillon(8) <SEP> 1 <SEP> = <SEP> 20 <SEP> 0
<tb>

On verra que la nouvelle position de compteur est maintenant radicalement différente. Pour chaque échantillon de sortie, le registre de passage de décimation est vidé dans la sortie. Par conséquent, chaque position de comptage suivante est, par rapport à la précédente, supérieure d'une unité (un échantillon d'entrée) moins le

nombre d'échantillons dans passage de décimation*(échantillon de sortie). Ainsi chaque fois que la sortie est échantillonnée, la position de compteur est réduite du nombre d'échantillons ayant subi la décimation.

Au vu de ces tables, il apparaît que les fonctions ET sont utilisées pour remettre à l'état initial les registres de passage de décimation et de partie de décimation et par conséquent pour permettre l'addition d'échantillons supplémentaires en provenance du registre de partie de décimation dans le registre de passage de décimation.

Les avantages essentiels de cette approche par rapport à des approches plus anciennes sont constitués par le fait que la fréquence d'échantillonnage externe peut être choisie de manière indépendante du processus interne sans la nécessité d'un quelconque réglage. Une grande plage dynamique peut être réalisée en additionnant suffisamment de bits concernant la dimension en mots de partie de décimation, de passage de décimation et du compteur. Chaque facteur de 2 additionne un bit sur chacune de ces structures. Selon des structures plus anciennes, le composant matériel supplémentaire nécessite des registres complets. Par conséquent, les composants matériel sont, selon la nouvelle solution, en une quantité relativement petite. Ceci est moins coûteux et moins consommateur de puissance.

Une plage dynamique d'un facteur de 216 est par exemple relativement simple à mettre en #uvre. Le décimateur fonctionne également pour n'importe quel rapport de fréquences d'échantillonnage externes (entrée/sortie) tandis que le rapport lui-même peut même être dynamique.

Il y a quelques autres propriétés qui rendent la solution présentée ci-avant relativement avantageuse par comparaison avec d'autres circuits qui pourraient être dérivés à partir des mêmes formules. Les échantillons sont stockés dans une seule mémoire seulement. Dans le cas de défaillances de composants matériels, ceci assure qu'aucune erreur de long terme ne peut se produire. Ceci rend la conception robuste. Les vérifications des positions de compteur sont

relativement directes à mettre en #uvre, tout comme le reste de la voie de données. La séparation de l'opérateur de décalage vis-à-vis des mémoires internes rend simple le fait de réaliser la division en tant que post-processus en lieu et place de la réaliser en ligne. Le processus en ligne devrait nécessiter un décalage sur chaque stockage et une recherche à partir du registre de passage de décimation. Le post-processus selon la forme d'un décalage conduit également à la possibilité de réaliser une certaine autre opération pour le décalage.

Pour de nombreuses applications, la décimation est une simple question de combinaison des échantillons, et le nombre réel utilisé pour la division n'est pas très pertinent. De fait, si la division est réalisée avec le mauvais nombre, les résultats seront simplement mauvais d'un quelconque facteur de gain. Dans la situation dans laquelle les fréquences d'échantillonnage d'entrée et de sortie présentent un rapport fixe, qui n'est pas une puissance de 2, le fait d'utiliser une division fixe qui est une puissance de deux est pleinement acceptable dans bon nombre d'applications. Par conséquent, chaque quantité d'échantillons dans le décimateur est de fait égale à une valeur de fin possible. Par conséquent, la structure devrait être modifiée selon un circuit plus simple comme représenté sur la figure 8.

Le circuit intégrera maintenant simplement les échantillons en provenance de l'entrée et présentera la valeur intégrée, pas nécessairement avec la division correcte mais avec un décalage approximativement correct. Par conséquent, l'erreur de division maximum est pratiquement égale à 2.

Si l'erreur de division est trop importante, un diviseur de complexité réduite peut convenir comme représenté sur la figure 9. Un tel diviseur peut être élaboré à l'aide d'opérateurs de décalage et d'addition simples de telle sorte que l'erreur maximum soit réduite.

Selon un exemple, une division par trois pourrait, moyennant un décalage, être seulement mise en #uvre en tant que division par 2 (erreur de gain 1/6, signal trop grand) ou en tant que division par 4

(erreur de gain 1/12, signal trop petit). En choisissant une combinaison décalage/addition de la division par 4 et par 8, le résultat devrait être une pondération de 3/8, ce qui laisse subsister une erreur de 1/24, ce qui divise par 2 l'erreur maximum précédente. Bien entendu, cette approche peut être étendue pour englober un diviseur normal complet.

Si le décimateur décime moyennant un grand nombre de telle sorte qu'une division puisse disposer de suffisamment de temps pour être exécutée, la division n'est pas nécessaire très souvent. Dans ce cas, le compteur 10 est associé à un indicateur de division 32.

Selon la première formule, le nombre de base était toujours une puissance de deux puisque ceci conduisait à une division simple sous la forme d'un décalage binaire. De fait, si la décimation est codée en tant que nombre de termes BCD (décimal codé binaire), un décalage sur une section BCD devrait conduire à une division par 10. Si ceci est davantage attractif que le décalage binaire standard, ce codage est implicitement attractif bien que le composant matériel soit relativement davantage complexe. Ce codage peut être appliqué à n'importe quel nombre de base y compris 3 (codage ternaire), 4 (qui est juste une puissance de 2), 5 (codage 5-aire) etc....Cette modification ne modifie pas de fait le schéma fonctionnel mais tout simplement le codage à l'intérieur des blocs.

D'autres variantes de l'invention sont également possibles. Bien entendu, les schémas fonctionnels permettent une relative variété de mises en #uvre. Une telle variante, comme représenté sur la figure 10, utilise la partie de décalage et/ou le doublage d'emplacements de mémoire, tout particulièrement en tant que variante du premier mode de réalisation.

Selon ce mode de réalisation, il y a un décalage 34 à l'intérieur de la boucle de mémoire de décimation. Ce schéma fonctionnel comporte deux décalages (afin de maintenir une addition correcte) dans les mémoires. Cependant, les inconvénients sont des exigences supplémentaires en termes de composants matériels (deux décaleurs en lieu et place d'un seul) et des marges plus petites concernant le cadencement.

Un autre mode de réalisation avec des données redondantes est représenté sur la figure 11. La partie de décimation 16 est maintenant la somme de la partie de décimation précédente (ainsi, tous les échantillons qui n'ont pas encore pris part à une décimation finale) et de la décimation finale jusqu'ici. Chaque fois que des données décimées sont recherchées, le contenu du registre de passage de décimation est soustrait du contenu du registre de partie de décimation. Bien que le composant matériel soit légèrement moins complexe (un étage ET de moins), la redondance des données rend la solution pas aussi bonne que le mode de réalisation précédent.

L'invention est de fait une structure auto-adaptative qui ne nécessite pas un quelconque réglage comme représenté sur la figure 12. Ce module adapte sa fréquence de sortie de telle sorte qu'elle corresponde d'aussi près que possible à la fréquence d'échantillonnage définie de façon externe (période d'échantillonnage : M*T). Cette structure peut être utilisée dans deux situations classiques.

La première est représentée sur la figure 13. Sur cette figure, la fréquence d'entrée et la fréquence de sortie sont rapportées de façon figée par composants matériels.

La figure 14 représente une autre application typique d'un décimateur selon l'invention. Les fréquences d'échantillonnage sur l'entrée sont générées par des processus indépendants de telle sorte que la relation entre les périodes d'échantillonnage n'est pas bien définie. Dans ce cas, les fréquences d'échantillonnage peuvent même présenter une relation fractionnaire.

Il apparaîtra à l'homme de l'art que de nombreuses variantes additionnelles de l'invention sont possibles sans que l'on s'écarte du cadre des revendications annexées.

Claims

1. Décimateur destiné à être utilisé au niveau d'un traitement de signal numérique, caractérisé en ce qu'il comprend : une ligne d'entrée ("entrée") pour recevoir une séquence d'échantillons d'entrée à une première fréquence d'échantillonnage ; un premier registre (18) pour accumuler des échantillons d'entrée pour lesquels l'ordre de ladite séquence est une puissance d'un nombre prédéterminé supérieur à l'unité ; et une unité de commande (30) pour émettre en sortie les échantillons à partir dudit premier registre (18) à une seconde fréquence d'échantillonnage.

2. Décimateur selon la revendication 1, caractérisé en ce qu'il comprend un second registre (16) pour accumuler des échantillons d'entrée pour lesquels l'ordre de ladite séquence n'est pas une puissance dudit nombre prédéterminé et en ce que ledit premier registre (18) accumule des échantillons d'entrée pour lesquels l'ordre de ladite séquence est une puissance dudit nombre prédéterminé en combinaison avec une valeur accumulée courante dans ledit second registre (16).

3. Décimateur selon la revendication 2, caractérisé en ce qu'il comprend en outre un additionneur pour combiner la valeur accumulée courante dudit second registre (16) avec lesdits échantillons d'entrée pour lesquels l'ordre de ladite séquence est une puissance dudit nombre prédéterminé.

4. Décimateur selon la revendication 3, caractérisé en ce qu'il comprend en outre un compteur (10) qui est incrémenté lorsque chaque échantillon d'entrée est reçu et qui est décrémenté d'un nombre égal à la puissance atteinte le plus récemment dudit nombre prédéterminé lorsqu'un échantillon est émis en sortie, ledit compteur commandant le passage d'échantillons sur lesdits premier (18) et second (16) registres.

5. Décimateur selon la revendication 4, caractérisé en ce qu'il

comprend un premier élément logique pour commander un accès audit premier registre (18), ledit premier élément logique étant commandé par ladite unité de commande (30).

6. Décimateur selon la revendication 5, caractérisé en ce que ledit premier élément logique est une porte ET (28).

7. Décimateur selon la revendication 5, caractérisé en ce qu'il comprend un second élément logique pour commander un accès audit second registre (16) et pour le remettre à l'état initial, ledit second élément logique étant commandé par ladite unité de commande (30).

8. Décimateur selon la revendication 7, caractérisé en ce que ledit second élément logique est une porte ET (24).

9. Décimateur selon la revendication 7, caractérisé en ce qu'il comprend en outre un troisième élément logique pour remettre à l'état initial ledit premier registre (18), ledit troisième élément logique étant commandé par ladite unité de commande (30).

10. Décimateur selon la revendication 8, caractérisé en ce que ledit troisième élément logique est une porte ET (26).

11. Décimateur selon la revendication 9, caractérisé en ce qu'il comprend en outre un second additionneur qui comporte des entrées qui reçoivent respectivement les sorties desdits seconds éléments logiques et une sortie qui est connectée à une entrée dudit premier registre (18).

12. Décimateur selon la revendication 4, caractérisé en ce qu'il comprend en outre un diviseur pour diviser lesdits échantillons de sortie.

13. Décimateur selon la revendication 12, caractérisé en ce que ledit diviseur comprend une unité de décalage (22) qui est commandé par ledit compteur (10).

14. Décimateur selon la revendication 13, caractérisé en ce qu'il comprend en outre un registre de sortie qui reçoit et qui stocke des échantillons divisés en provenance de ladite unité de décalage (22), lesquels échantillons sont prêts pour une sortie à ladite seconde fréquence d'échantillonnage.

15. Décimateur selon l'une quelconque des revendications 1 à

14, caractérisé en ce que ledit nombre prédéterminé est égal à 2.

16. Décimateur selon l'une quelconque des revendications 1 à 14, caractérisé en ce que les première et seconde fréquences d'échantillonnage sont les mêmes.

17. Décimateur selon l'une quelconque des revendications 1 à 14, caractérisé en ce que les première et seconde fréquences d'échantillonnage sont différentes.

18. Procédé de décimation d'un signal d'entrée sous la forme d'une séquence d'échantillons d'entrée à une première fréquence d'échantillonnage, caractérisé en ce qu'il comprend : l'accumulation d'échantillons d'entrée pour lesquels l'ordre de ladite séquence est une puissance d'un nombre prédéterminé supérieur à l'unité ; et l'émission en sortie des échantillons accumulés à une seconde fréquence d'échantillonnage.

19. Procédé selon la revendication 18, caractérisé en outre par l'accumulation d'échantillons d'entrée pour lesquels l'ordre de ladite séquence n'est pas une puissance dudit nombre prédéterminé et par la combinaison desdits échantillons d'entrée pour lesquels l'ordre de ladite séquence est une puissance dudit nombre prédéterminé avec une valeur accumulée courante d'échantillons d'entrée pour lesquels l'ordre de ladite séquence n'est pas une puissance dudit nombre prédéterminé.

20. Procédé selon la revendication 19, caractérisé en ce que ladite valeur accumulée courante est additionnée auxdits échantillons d'entrée pour lesquels l'ordre de ladite séquence est une puissance dudit nombre prédéterminé.

21. Procédé selon la revendication 20, caractérisé en ce qu'il comprend en outre le maintien d'un comptage mobile d'échantillons d'entrée reçus, l'incrémentation dudit comptage lorsqu'un nouvel échantillon d'entrée est reçu, la décrémentation dudit comptage d'un nombre égal à la puissance atteinte le plus récemment dudit nombre prédéterminé lorsqu'un échantillon est émis en sortie et la commande de l'accumulation desdits échantillons d'entrée sur la base dudit

comptage mobile.

22. Procédé selon la revendication 21, caractérisé en ce que les échantillons de sortie sont divisés avant d'être émis en sortie selon un nombre égal au nombre d'échantillons constituant les échantillons de sortie.

23. Procédé selon la revendication 22, caractérisé en ce que ladite division est mise en #uvre en tant qu'opération de décalage.

24. Décimateur selon l'une quelconque des revendications 18 à 23, caractérisé en ce que ledit nombre prédéterminé est égal à 2.

25. Décimateur selon l'une quelconque des revendications 18 à 23, caractérisé en ce que les première et seconde fréquences d'échantillonnage sont les mêmes.

26. Décimateur selon l'une quelconque des revendications 18 à 23, caractérisé en ce que les première et seconde fréquences d'échantillonnage sont différentes.