FR2821207A1 - Procede pour former une tranchee isolante dans une structure de type semi-conducteur sur isolant, et structure de ce type comportant une telle tranchee - Google Patents
Procede pour former une tranchee isolante dans une structure de type semi-conducteur sur isolant, et structure de ce type comportant une telle tranchee Download PDFInfo
- Publication number
- FR2821207A1 FR2821207A1 FR0201766A FR0201766A FR2821207A1 FR 2821207 A1 FR2821207 A1 FR 2821207A1 FR 0201766 A FR0201766 A FR 0201766A FR 0201766 A FR0201766 A FR 0201766A FR 2821207 A1 FR2821207 A1 FR 2821207A1
- Authority
- FR
- France
- Prior art keywords
- layer
- trench
- oxide layer
- semiconductor
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76286—Lateral isolation by refilling of trenches with polycristalline material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
L'invention concerne un procédé pour former une tranchée électriquement isolante dans une structure de type semi-conducteur sur isolant, comprenant les étapes qui consistent à former une première couche d'oxyde par-dessus une couche supérieure de silicium de la structure; à former une couche de polysilicium par-dessus la couche d'oxyde; à former une seconde couche d'oxyde par-dessus la couche de polysilicium; à créer un motif dans la première couche d'oxyde, la couche de polysilicium et la seconde couche d'oxyde pour définir un masque d'attaque; à attaquer la couche supérieure de semi-conducteur de la structure pour former la tranchée; à remplir la tranchée avec un bouchon temporaire; à éliminer la seconde couche d'oxyde; à éliminer la couche de polysilicium; à éliminer le bouchon avant ou après l'élimination du polysilicium; et à remplir la tranchée avec une matière diélectrique.L'invention concerne également une structure semi-conducteur sur isolant comportant au moins une tranchée formée à l'aide de ce procédé.
Description
<Desc/Clms Page number 1>
La présente invention concerne, de manière générale, des structures de type semi-conducteur sur isolant et, plus particulièrement, mais pas nécessairement, des structures de type silicium sur isolant, ainsi qu'un procédé pour former des tranchées isolantes dans des structures de ce type.
Les structures dites de type silicium sur isolant (SOI) sont connues pour offrir de meilleures performances et pour réduire la consommation d'énergie dans des dispositifs électriques au silicium, en raison de l'isolement électrique du substrat, assuré par l'oxyde isolant sous-jacent. Les structures SOI peuvent tirer profit d'un isolement des composants à l'aide de tranchées dans des circuits intégrés à très haute intégration (VLSI) pour augmenter la densité de concentration des composants. La figure 1 représente une structure SOI de ce type, comprenant une couche de base en silicium 1, une couche enterrée en dioxyde de silicium 2 et un substrat en silicium 3 dans lequel des composants électriques sont formés. La couche formant substrat 3 peut comprendre plusieurs sous-couches (dopées et non dopées) et/ou des zones dopées et non dopées. Des tranchées 4 sont réalisées par attaque à travers le substrat 3 jusqu'à la couche d'oxyde enterrée 2 pour isoler la zone centrale du substrat dans le plan horizontal. Les parois des tranchées 4 et la surface du substrat 3 sont revêtues d'une mince couche d'oxyde 6 qui sert au traitement ultérieur de la structure. Les tranchées proprement dites sont revêtues intérieurement de couches de dioxyde de silicium/nitrure de silicium diélectriques et remplies d'un polysilicium 5.
Dans les structures au silicium classiques, le traitement d'une tranchée nécessite habituellement une couche d'oxyde de masquage qui est éliminée
<Desc/Clms Page number 2>
chimiquement (par une attaque par voie humide) après que la tranchée a été formée par attaque. Dans les structures de type SOI, toutefois, l'utilisation d'un masque d'oxyde et l'élimination ultérieure de celui-ci peuvent provoquer une détérioration de la couche d'oxyde enterrée exposée par la tranchée, l'utilisation d'un bouchon temporaire pour remplir la tranchée préalablement à l'attaque par voie humide ne permettant pas d'éviter complètement une détérioration de la couche d'oxyde enterrée, car le réactif d'attaque liquide a tendance à "descendre par infiltration" le long des côtés du bouchon. Le problème est rendu plus complexe lorsqu'une couche d'oxyde de surface ayant une épaisseur bien définie est requise.
Un procédé de fabrication d'un dispositif de ce type est décrit dans US 5 811 315. Une première étape de ce procédé consiste à former par dépôt un masque dur (oxyde-nitrure-oxyde) sur la surface du substrat 3. Un motif est créé dans le masque à l'aide d'un photorésist et le masque est attaqué pour exposer la surface du substrat 3 là où les tranchées 4 doivent être formées.
Les tranchées 4 sont ensuite formées par attaque. Puis, une couche d'oxyde sacrificielle est formée par croissance sur les parois latérales des tranchées et éliminée ensuite, pour éviter une détérioration des parois latérales due à la formation par attaque des tranchées. Une couche d'oxyde de revêtement intérieur de tranchée est formée par croissance, et les surfaces exposées sont revêtues de nitrure de silicium. Le nitrure est éliminé sélectivement pour ne laisser que les revêtements situés sur les parois latérales des tranchées et du masque dur. Un dépôt de polysilicium est ensuite réalisé pour remplir les tranchées 4, puis attaqué en retrait pour exposer le masque dur. Les couches d'oxyde et de nitrure supérieures du masque dur
<Desc/Clms Page number 3>
sont éliminées, pour ne laisser que la couche d'oxyde inférieure du masque dur. Il faut noter que le revêtement de nitrure appliqué sur les parois latérales exposées de la couche d'oxyde inférieure protège cette couche d'oxyde contre une attaque latérale lorsque la couche d'oxyde supérieure est éliminée.
Le procédé proposé par US 5 811 315 est complexe dans la mesure où il nécessite un grand nombre d'étapes de traitement. Ceci est dû en partie à la nécessité de protéger les zones sensibles lors de l'élimination de la couche d'oxyde supérieure du masque dur.
La présente invention a précisément pour but de proposer un procédé de formation de tranchées isolantes dans des structures de type semi-conducteur sur isolant, qui soit moins complexe.
Pour atteindre ce but et selon un premier aspect de la présente invention, il est proposé un procédé pour former une tranchée électriquement isolante dans une structure de type semi-conducteur sur isolant, caractérisé en ce qu'il comprend les étapes qui consistent à: former une première couche d'oxyde par-dessus une couche supérieure de silicium de la structure semiconducteur sur isolant; former une couche de polysilicium par-dessus la couche d'oxyde; former une seconde couche d'oxyde par-dessus la couche de polysilicium; créer un motif dans la première couche d'oxyde, la couche de polysilicium et la seconde couche d'oxyde pour définir un masque d'attaque; attaquer la couche supérieure de semi-conducteur de la structure semi-conducteur sur isolant pour former la tranchée; remplir la tranchée avec un bouchon temporaire;
<Desc/Clms Page number 4>
éliminer la seconde couche d'oxyde; éliminer la couche de polysilicium; éliminer le bouchon temporaire avant ou après l'élimination de la couche de polysilicium; et remplir la tranchée avec une matière diélectrique.
La structure semi-conducteur sur isolant est de préférence une structure silicium sur isolant.
La structure semi-conducteur sur isolant est de préférence une structure silicium sur isolant.
De préférence, le procédé comprend également, après l'étape d'attaque de la couche supérieure de semiconducteur de la structure semi-conducteur sur isolant pour former la tranchée, mais avant l'étape d'élimination de la seconde couche d'oxyde et de la couche de polysilicium, la formation d'une couche d'oxyde sur les parois latérales de la tranchée.
Le procédé peut comprendre également, après l'étape de formation d'une couche d'oxyde sur les parois latérales de la tranchée, le remplissage de la tranchée avec un résist et, après l'élimination de la seconde couche d'oxyde, l'élimination du résist de la tranchée et l'élimination de la couche de polysilicium.
La formation d'une couche de polysilicium sous la seconde couche d'oxyde a pour avantage que, du fait que la sélectivité de l'oxyde par rapport au polysilicium dans le cas d'une attaque à sec au plasma de l'oxyde est relativement grande, la seconde couche d'oxyde peut être éliminée par une attaque à sec, le polysilicium formant une couche d'arrêt d'attaque. Si une couche de nitrure était utilisée à la place du polysilicium (comme c'est le cas dans l'art antérieur), le nitrure serait attaqué par l'attaque au plasma de l'oxyde.
Après l'élimination de la seconde couche d'oxyde, le résist protecteur est éliminé de la tranchée. La couche de polysilicium est ensuite éliminée par une attaque par voie humide. Etant donné que la sélectivité du polysilicium par rapport à l'oxyde de l'attaque par
<Desc/Clms Page number 5>
voie humide du polysilicium est grande, l'oxyde situé sous le polysilicium restera relativement intact.
De préférence, la tranchée s'étend à travers la couche supérieure de silicium de la structure semiconducteur sur isolant jusqu'à une couche d'oxyde enterrée de la structure.
De préférence également, après l'étape d'élimination de la seconde couche d'oxyde et de la couche de polysilicium, une couche de nitrure est formée sur les surfaces exposées. La tranchée peut ensuite être remplie avec du polysilicium.
De préférence aussi, la première couche d'oxyde est formée par croissance sur la couche supérieure de silicium de la structure semi-conducteur sur isolant, tandis que la couche de polysilicium et la seconde couche d'oxyde sont formées par dépôt.
Selon un deuxième aspect de la présente invention, il est proposé une structure de type semi-conducteur sur isolant comportant au moins une tranchée formée à l'aide du procédé du premier aspect ci-dessus de la présente invention.
Selon un troisième aspect de la présente invention, il est proposé un procédé pour former une tranchée électriquement isolante dans une structure de type semi-conducteur sur isolant, caractérisé en ce qu'il comprend les étapes qui consistent à: former une première couche d'oxyde par-dessus la couche supérieure de semi-conducteur de la structure semi-conducteur sur isolant; former une ou plusieurs couches de masque par-dessus la première couche d'oxyde; créer un motif dans la première couche d'oxyde et dans chaque couche de masque pour définir un masque d'attaque;
<Desc/Clms Page number 6>
attaquer la couche supérieure de semi-conducteur de la structure semi-conducteur sur isolant pour former la tranchée; remplir la tranchée avec un résist; et éliminer les couches de masque.
De préférence, le procédé comprend également la formation d'au moins deux couches de masque par-dessus la première couche d'oxyde et l'élimination du résist de la tranchée après l'élimination de la première couche de masque mais avant l'élimination de la seconde couche de masque.
Ce qui précède, ainsi que d'autres buts, caractéristiques et avantages de la présente invention, ressortira plus clairement de la description détaillée suivante d'un mode de réalisation donnée à titre d'exemple nullement limitatif en référence aux dessins annexés dans lesquels: la figure 1 représente une structure de type silicium sur isolant dans laquelle des tranchées sont formées; les figures 2 à 14 représentent une série d'étapes du procédé de fabrication d'une structure de type silicium sur isolant dans laquelle des tranchées sont formées.
Un procédé pour former des tranchées remplies de polysilicium dans une structure silicium sur isolant va maintenant être décrit en référence aux figures 2 à 13.
La matière de départ SOI est, de manière caractéristique, une plaquette ayant une structure formée de 2,5 m ~ 0,5 m de silicium de type P CZ (100) sur 1,0 m de dioxyde de silicium sur 600 m de silicium de type P CZ (100). La couche supérieure de silicium peut contenir des zones dopées de type N et de type P et une couche épitaxiale appropriées pour l'application finale. Une couche de surface d'oxyde
<Desc/Clms Page number 7>
thermique est formée par croissance dans des conditions contrôlées jusqu'à une épaisseur d'approximativement 1000 (figure 2). L'épaisseur, l'uniformité, la reproductibilité et les propriétés de matière de la couche d'oxyde thermique sont extrêmement importantes pour les étapes suivantes de traitement d'isolement local par oxyde.
Comme on peut le voir sur la figure 3, une couche de polysilicium non dopé (épaisse d'approximativement 1500 ) est formée par dépôt par-dessus la couche d'oxyde à l'aide d'un procédé de dépôt chimique en phase vapeur à basse pression (LPCVD). Ce procédé est habituellement réalisé à une température de 550 C, le polysilicium résultant ayant une microstructure amorphe présentant une topographie uniforme. Par-dessus le polysilicium, une couche de dioxyde de silicium non dopé est formée par dépôt chimique en phase vapeur (CVD) à partir de silane. Cette couche, visible sur la figure 4, est déposée à une température d'environ 400 C pour avoir une hauteur d'approximativement 3000 .
Sur la surface de la couche de dioxyde de silicium, un masque de résist est formé. Un motif est créé dans le masque à l'aide de techniques de photogravure classiques afin de définir un masque de "tranchée". La dimension en largeur caractéristique critique d'une tranchée est habituellement de 0,8 m. Le motif de la tranchée est reproduit dans la couche d'oxyde formée par dépôt, la couche de polysilicium et la couche d'oxyde formée par croissance sous-jacentes par une technique d'attaque multiétagée qui attaque successivement les couches d'oxyde et de polysilicium.
Le processus d'attaque s'arrête à la surface de la couche supérieure de silicium, comme cela est visible sur la figure 5. Le masque de résist est éliminé à l'aide de techniques classiques.
<Desc/Clms Page number 8>
L'étape suivante du procédé consiste à reproduire le masque de tranchée dans la couche supérieure de silicium en utilisant la combinaison de la couche d'oxyde formée par dépôt, de la couche de polysilicium et de la couche d'oxyde formée par croissance thermique comme "masque dur". L'attaque requise est réalisée au moyen d'une technique d'attaque à sec classique du silicium. L'attaque du silicium pour former la tranchée est prévue pour s'arrêter juste au-dessous de la surface supérieure de la couche d'oxyde enterrée, un excès d'attaque suffisant étant exécuté pour rattraper toute variation de l'épaisseur de la couche supérieure de silicium. Cette étape est représentée sur la figure 6.
Après l'attaque du silicium pour former la tranchée, la structure doit être nettoyée pour éliminer des débris et des sous-produits sous forme de films polymères. Dans les structures dans lesquelles aucun traitement de formation de tranchée de type SOI n'est exécuté, cette étape implique habituellement une exposition à un acide HF et peut être combinée à l'élimination d'un masque dur d'oxyde. Toutefois, dans le cas où un traitement de formation de tranchée de type SOI est requis, une exposition à un acide HF doit être évitée ou, du moins, soigneusement maîtrisée. Ceci est dû au fait que l'oxyde enterré est exposé et va être entamé par l'acide HF. Néanmoins, le film polymère (qui est un sous-produit de l'attaque du silicium pour former la tranchée) doit être éliminé pour éviter une contamination et pour permettre une bonne adhérence de toutes les couches suivantes, et est mieux éliminé par l'acide HF. Une solution HF très diluée est donc utilisée (100:1HF) au cours d'un procédé de rinçage par pulvérisation d'une durée de 30 secondes. Ceci suffit pour éliminer le film polymère avec seulement une
<Desc/Clms Page number 9>
morsure minimale dans les oxydes exposés (élimination de 100 ou moins d'oxyde).
Le masque dur étant toujours en place, la structure est oxydée à l'aide de techniques d'oxydation en four classiques pour faire croître un film de dioxyde de silicium jusqu'à une épaisseur de 1000 sur les parois latérales exposées des tranchées formées par attaque (voir figure 7), film qui forme un revêtement intérieur de tranchée en dioxyde de silicium de haute qualité afin d'isoler latéralement des composants les uns des autres. L'épaisseur requise de la couche de dioxyde de silicium est déterminée par plusieurs facteurs comprenant la qualité de l'oxyde, les tensions de fonctionnement et les contraintes résultant des couches suivantes.
Une fois que les tranchées ont été revêtues intérieurement, les couches de masque dur peuvent alors être éliminées. La tranchée est tout d'abord bouchée temporairement avec un photorésist standard à l'aide de techniques de photogravure conventionnelles. La structure SOI obtenue après cette étape du procédé est représentée sur la figure 8. Le bouchon empêche une détérioration par attaque au cours de l'élimination de la couche d'oxyde extrême supérieure formée par dépôt, qui est réalisée par une attaque par voie sèche stoppée au niveau de la couche de polysilicium. La sélectivité de l'attaque est généralement grande, ce qui permet un excès d'attaque important et une élimination complète de la couche d'oxyde (voir figure 9). De préférence, le bouchon placé dans la tranchée monte au moins jusqu'au niveau de l'interface entre la couche d'oxyde thermique et le polysilicium pour éviter une attaque latérale au cours de l'élimination de l'oxyde formé par dépôt.
Toutefois, comme l'attaque de l'oxyde peut être rendue anisotrope (c'est-à-dire directionnelle), la hauteur du
<Desc/Clms Page number 10>
bouchon n'est pas capitale ; suffit que la couche d'oxyde enterrée soit protégée.
Le bouchon de résist peut ensuite être éliminé de la tranchée, comme cela est représenté sur la figure 10 (à l'aide d'une solution diluée chaude d'acide sulfurique et de peroxyde d'hydrogène), après quoi la couche de polysilicium est éliminée à l'aide d'une solution d'hydroxyde de potassium (KOH), voir figure 11. Cette dernière attaque offre l'avantage d'une sélectivité extrêmement grande et permet d'éliminer complètement le polysilicium en ne mordant que de manière minimale dans le dioxyde de silicium. Il en résulte qu'une très faible épaisseur (<100Â) de la couche d'oxyde enterrée exposée (à la base de la tranchée), du revêtement intérieur d'oxyde des parois latérales, et de la couche d'oxyde de surface est éliminée par l'attaque du polysilicium.
Après un nettoyage et un rinçage complets de la structure, une couche de nitrure de silicium est déposée par un procédé LPCVD à une température de 450 C pour avoir une épaisseur de 300Â (voir figure 12). Le film de nitrure est d'une très faible épaisseur et ajoute une seconde couche de revêtement intérieur à la tranchée. L'épaisseur, l'uniformité, la conformité et les propriétés de matière sont importantes car le film va constituer une partie de l'isolation diélectrique ainsi qu'une partie de la structure nécessaire à l'isolation locale par oxyde (un motif étant créé dans le nitrure et une oxydation ayant lieu dans les zones où le masque a été éliminé) au cours de traitements ultérieurs du dispositif.
L'étape finale du procédé (de cette phase du procédé de fabrication complet) comprend le remplissage et l'aplanissement de la tranchée. Premièrement, une couche d'arrêt d'attaque en dioxyde de silicium est
<Desc/Clms Page number 11>
déposée en une faible épaisseur sur le nitrure.
Habituellement, il s'agit d'une couche de dioxyde de silicium non dopé formée par dépôt CVD à partir de tétraéthyloxy silane (TEOS) (Watkins Johnson (WJ)-marque déposée) à 350 C sur une épaisseur d'approximativement 1000Â. Les détails du dépôt de la couche d'oxyde ne sont pas déterminants, mais il convient de veiller à la contrainte totale exercée dans les couches combinées qui constituent le revêtement intérieur de la tranchée. Deuxièmement, une couche de polysilicium est déposée sur une épaisseur d'approximativement 1,1 m (pour une tranchée ayant une largeur de 0,8 m, 0,4 m se fixe sur chaque paroi latérale pour remplir la tranchée). Cette épaisseur n'est pas capitale, mais dépend de la largeur de la tranchée à remplir, des tranchées plus larges nécessitant une couche de polysilicium plus épaisse. Le dépôt doit se traduire par une tranchée entièrement remplie et par un film de polysilicium présentant une surface plane et uniforme.
Le polysilicium est ensuite attaqué en retrait par une attaque par voie sèche jusqu'à la couche d'oxyde déposée qui forme une couche d'arrêt d'attaque. Cet oxyde d'arrêt d'attaque peut ensuite être éliminé à l'aide d'une solution d'acide HF. (On notera qu'il n'y a alors pas d'oxyde exposé autre que celui de la couche d'arrêt, susceptible d'être détérioré par l'attaque de HF). La structure résultante qui est visible sur la figure 13 et représentée plus en détail sur la vue à une échelle agrandie de la figure 14, comprend une tranchée remplie et un film de nitrure de silicium non détérioré exposé.
Le procédé décrit ci-dessus comprend peu d'étapes de traitement à haute température. Ceci permet, si nécessaire, la formation ultérieure de tranchées au
<Desc/Clms Page number 12>
cours du processus de fabrication de circuits intégrés, comparativement aux procédés de formation de tranchées conventionnels. Par exemple, les tranchées peuvent être formées après la définition d'une zone active (AA), c'est-à-dire après une oxydation locale.
Bien que la description précédente ait porté sur un mode de réalisation particulier de la présente invention, celle-ci n'est bien entendu pas limitée à l'exemple spécifique décrit et illustré ici et l'homme de l'art comprendra aisément qu'il est possible d'y apporter de nombreuses variantes et modifications sans pour autant sortir du cadre de l'invention. A titre d'exemple, la structure de la plaquette de départ peut être différente de celle décrite ci-dessus; il peut s'agir, par exemple, d'une structure silicium sur saphir, silicium sur n'importe quoi ou SIMOX (oxygène implanté). L'invention peut également s'appliquer à des matières autres que le silicium comme, par exemple, des alliages silicium-germanium, d'autres alliages de silicium, de l'arséniure de gallium et du phosphure d'indium. Dans le cas où un traitement à basse température est une condition requise, les couches de dioxyde de silicium, de nitrure de silicium et de polysilicium déposées peuvent être formées par des techniques de pulvérisation cathodique ou de dépôt activé au plasma à basse température (au lieu d'une croissance thermique à haute température).
Claims (10)
1. Procédé pour former une tranchée électriquement isolante dans une structure de type semi-conducteur sur isolant, caractérisé en ce qu'il comprend les étapes qui consistent à: former une première couche d'oxyde par-dessus une couche supérieure de silicium de la structure semiconducteur sur isolant; former une couche de polysilicium par-dessus la couche d'oxyde; former une seconde couche d'oxyde par-dessus la couche de polysilicium; créer un motif dans la première couche d'oxyde, la couche de polysilicium et la seconde couche d'oxyde pour définir un masque d'attaque; attaquer la couche supérieure de semiconducteur de la structure semi-conducteur sur isolant pour former la tranchée; remplir la tranchée avec un bouchon temporaire; éliminer la seconde couche d'oxyde; éliminer la couche de polysilicium; éliminer le bouchon temporaire avant ou après l'élimination de la couche de polysilicium; et remplir la tranchée avec une matière diélectrique.
2. Procédé selon la revendication 1, caractérisé en ce que la structure semi-conducteur sur isolant est une structure silicium sur isolant.
3. Procédé selon la revendication 1 ou 2, caractérisé en ce qu'il comprend également, après l'étape d'attaque de la couche supérieure de semiconducteur de la structure semi-conducteur sur isolant pour former la tranchée mais avant l'étape d'élimination de la seconde couche d'oxyde et de la
<Desc/Clms Page number 14>
couche de polysilicium, la formation d'une couche d'oxyde sur les parois latérales de la tranchée.
4. Procédé selon la revendication 3, caractérisé en ce qu'il comprend également, après l'étape de formation d'une couche d'oxyde sur les parois latérales de la tranchée, le remplissage de la tranchée avec un résist et, après l'élimination de la seconde couche d'oxyde, l'élimination du résist de la tranchée et l'élimination de la couche de polysilicium.
5. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que la tranchée s'étend à travers la couche supérieure de silicium de la structure semi-conducteur sur isolant jusqu'à une couche d'oxyde enterrée de la structure.
6. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il comprend également, après l'étape d'élimination de la seconde couche d'oxyde et de la couche de polysilicium, la formation d'une couche de nitrure sur les surfaces exposées, puis le remplissage de la tranchée avec du polysilicium.
7. Procédé selon l'une quelconque des revendications précédentes, caractérisé en ce que la première couche d'oxyde est formée par croissance sur la couche supérieure de silicium de la structure semiconducteur sur isolant, tandis que la couche de polysilicium et la seconde couche d'oxyde sont formées par dépôt.
8. Structure de type semi-conducteur sur isolant, caractérisée en ce qu'elle comporte au moins une tranchée (4) formée à l'aide du procédé selon l'une quelconque des revendications précédentes.
9. Procédé pour former une tranchée électriquement isolante dans une structure de type semi-conducteur sur
<Desc/Clms Page number 15>
isolant, caractérisé en ce qu'il comprend les étapes qui consistent à: former une première couche d'oxyde par-dessus la couche supérieure de semi-conducteur de la structure semi-conducteur sur isolant; former une ou plusieurs couches de masque par-dessus la première couche d'oxyde; créer un motif dans la première couche d'oxyde et dans chaque couche de masque pour définir un masque d'attaque; attaquer la couche supérieure de semiconducteur de la structure semi-conducteur sur isolant pour former la tranchée; remplir la tranchée avec un résist; et éliminer les couches de masque.
10. Procédé selon la revendication 9, caractérisé en ce qu'il comprend également la formation d'au moins deux couches de masque par-dessus la première couche d'oxyde, et l'élimination du résist de la tranchée après l'élimination de la première couche de masque mais avant l'élimination de la seconde couche de masque.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB0104333A GB2372631B (en) | 2001-02-22 | 2001-02-22 | Semiconductor-on-insulator structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2821207A1 true FR2821207A1 (fr) | 2002-08-23 |
Family
ID=9909246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR0201766A Withdrawn FR2821207A1 (fr) | 2001-02-22 | 2002-02-13 | Procede pour former une tranchee isolante dans une structure de type semi-conducteur sur isolant, et structure de ce type comportant une telle tranchee |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6617223B2 (fr) |
| DE (1) | DE10207297A1 (fr) |
| FR (1) | FR2821207A1 (fr) |
| GB (1) | GB2372631B (fr) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2881273B1 (fr) * | 2005-01-21 | 2007-05-04 | St Microelectronics Sa | Procede de formation d'un substrat semi-conducteur de circuit integre |
| US8188543B2 (en) * | 2006-11-03 | 2012-05-29 | Freescale Semiconductor, Inc. | Electronic device including a conductive structure extending through a buried insulating layer |
| US7820519B2 (en) * | 2006-11-03 | 2010-10-26 | Freescale Semiconductor, Inc. | Process of forming an electronic device including a conductive structure extending through a buried insulating layer |
| US7639104B1 (en) * | 2007-03-09 | 2009-12-29 | Silicon Clocks, Inc. | Method for temperature compensation in MEMS resonators with isolated regions of distinct material |
| US8115254B2 (en) | 2007-09-25 | 2012-02-14 | International Business Machines Corporation | Semiconductor-on-insulator structures including a trench containing an insulator stressor plug and method of fabricating same |
| US8492846B2 (en) | 2007-11-15 | 2013-07-23 | International Business Machines Corporation | Stress-generating shallow trench isolation structure having dual composition |
| JP4635062B2 (ja) * | 2008-03-11 | 2011-02-16 | 株式会社東芝 | 半導体装置の製造方法 |
| US8110464B2 (en) * | 2008-03-14 | 2012-02-07 | International Business Machines Corporation | SOI protection for buried plate implant and DT bottle ETCH |
| CN102456689A (zh) * | 2010-10-21 | 2012-05-16 | 中国科学院微电子研究所 | 一种衬底结构、半导体器件及其制造方法 |
| NL2019560B1 (en) * | 2017-09-15 | 2019-03-28 | Berkin Bv | Method of fabricating a micro machined channel |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993008596A1 (fr) * | 1991-10-14 | 1993-04-29 | Nippondenso Co., Ltd. | Procede pour la fabrication de dispositifs a semiconducteurs |
| JP3021850B2 (ja) * | 1991-10-14 | 2000-03-15 | 株式会社デンソー | 半導体装置の製造方法 |
| US5276338A (en) * | 1992-05-15 | 1994-01-04 | International Business Machines Corporation | Bonded wafer structure having a buried insulation layer |
| US5382541A (en) * | 1992-08-26 | 1995-01-17 | Harris Corporation | Method for forming recessed oxide isolation containing deep and shallow trenches |
| US5811315A (en) * | 1997-03-13 | 1998-09-22 | National Semiconductor Corporation | Method of forming and planarizing deep isolation trenches in a silicon-on-insulator (SOI) structure |
| JPH10321716A (ja) * | 1997-05-16 | 1998-12-04 | Texas Instr Japan Ltd | 半導体装置及びその製造方法 |
| WO1999059203A1 (fr) * | 1998-05-08 | 1999-11-18 | Infineon Technologies Ag | Substrat et procede de fabrication correspondant |
| US6387772B1 (en) * | 2000-04-25 | 2002-05-14 | Agere Systems Guardian Corp. | Method for forming trench capacitors in SOI substrates |
| EP1220312A1 (fr) * | 2000-12-29 | 2002-07-03 | STMicroelectronics S.r.l. | Procédé d'intégration d'un dispositif semiconducteur dans un substrat du type SOI comprenant au moins un puits diélectriquement isolé |
-
2001
- 2001-02-22 GB GB0104333A patent/GB2372631B/en not_active Expired - Fee Related
-
2002
- 2002-02-13 FR FR0201766A patent/FR2821207A1/fr not_active Withdrawn
- 2002-02-21 DE DE10207297A patent/DE10207297A1/de not_active Ceased
- 2002-02-21 US US10/080,136 patent/US6617223B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB2372631A (en) | 2002-08-28 |
| GB0104333D0 (en) | 2001-04-11 |
| US20020119638A1 (en) | 2002-08-29 |
| US6617223B2 (en) | 2003-09-09 |
| DE10207297A1 (de) | 2002-09-12 |
| GB2372631B (en) | 2005-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2813144A1 (fr) | Procede pour empecher la courbure de couches de semiconducteur et dispositif a semiconducteur forme par ce procede | |
| FR2812764A1 (fr) | Procede de fabrication d'un substrat de type substrat-sur- isolant ou substrat-sur-vide et dispositif obtenu | |
| WO2002037556A1 (fr) | Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible | |
| FR3013895A1 (fr) | Procede de formation des espaceurs d'une grille d'un transistor | |
| EP2779223B1 (fr) | Procédé de réalisation d'un substrat muni d'une protection de bord | |
| FR2823010A1 (fr) | Procede de fabrication d'un transistor vertical a grille isolee a quadruple canal de conduction, et circuit integre comportant un tel transistor | |
| FR2795554A1 (fr) | Procede de gravure laterale par trous pour fabriquer des dis positifs semi-conducteurs | |
| EP0673062A1 (fr) | Procédé d'isolement de zones actives d'un substrat semi-conducteur par tranchées peu profondes quasi-planes, et dispositif correspondant | |
| EP3506336B1 (fr) | Procédé de gravure d'une couche diélectrique tridimensionnelle | |
| FR2554638A1 (fr) | Procede de fabrication de structures integrees de silicium sur ilots isoles du substrat | |
| FR2821207A1 (fr) | Procede pour former une tranchee isolante dans une structure de type semi-conducteur sur isolant, et structure de ce type comportant une telle tranchee | |
| EP0673061A1 (fr) | Procédé d'isolement de zones actives d'un substrat semi-conducteur par tranchées peu profondes, notamment étroites, et dispositif correspondant | |
| FR3051973A1 (fr) | Procede de formation de transistors pdsoi et fdsoi sur un meme substrat | |
| FR3080486A1 (fr) | Procede de formation d'un dispositif microelectronique | |
| FR3034254A1 (fr) | Procede de realisation d'un substrat de type soi, en particulier fdsoi, adapte a des transistors ayant des dielectriques de grilles d'epaisseurs differentes, substrat et circuit integre correspondants | |
| EP0675544B1 (fr) | Procédé de fabrication d'un transistor à effet de champ à grille isolée de longueur de canal réduite, et transistor correspondant | |
| EP3671815B1 (fr) | Procédé de gravure d'une couche diélectrique tridimensionnelle | |
| FR3019937A1 (fr) | Procede de formation de tranchees d'isolement | |
| EP4000090B1 (fr) | Procédé de collage hydrophile de substrats | |
| FR2860919A1 (fr) | Structures et procedes de fabrication de regions semiconductrices sur isolant | |
| FR2807208A1 (fr) | Dispositif semi-conducteur de memoire non volatile et procede de fabrication correspondant | |
| FR2805924A1 (fr) | Procede de gravure d'une couche de silicium polycristallin et son application a la realisation d'un emetteur auto- aligne avec la base extrinseque d'un transistor bipolaire simple ou double polysilicium | |
| EP4053883B1 (fr) | Procédé de gravure d'une couche diélectrique tridimensionnelle | |
| FR2727245A1 (fr) | Procede de formation d'un film d'oxyde de champ pour dispositif a semiconducteurs | |
| FR3063834A1 (fr) | Procede de fabrication d'un dispositif semi-conducteur tridimensionnel |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |