FR2813433A1 - Procede de fabrication de substrats a reseau de grilles a billes fines - Google Patents
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Abstract
Un procédé de fabrication de substrats comprend les étapes d'utilisation d'une couche (21) comme support, d'électrodéposition d'une couche de cuivre mince puis d'une couche épaisse (23), d'application de couches photosensibles sur les deux faces du support, de montage de deux masques avec des pistes de circuit à transmission optique, de traitement du support par exposition puis développement, pour retirer les couches photosensibles alignées avec la piste, pour former des pistes en cavité sur les couches photosensibles, d'électrodéposition d'une couche de cuivre (27) sur le support, pour former une autre couche sur la couche (23), de gravure du dessous du support pour en retirer la piste en cavité supérieure, de revêtement de la couche (27) sur la piste en cavité supérieure par un matériau métallique de soudure (29) pour réaliser un sommet, de lessivage chimique des couches photosensibles, et de retrait du surplus de couche (23), pour qu'il reste les lignes de circuit (3) et le matériau (29).
Description
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PROCEDE DE FABRICATION DE SUBSTRATS A RESEAU DE GRILLES A BILLES FINES La légèreté, la minceur et la petite taille sont des exigences pour les dispositifs électroniques portatifs, et, par conséquent, des substrats à réseau de grilles à billes fines sont largement utilisés dans ces dispositifs pour atteindre ces buts. Le procédé classique de fabrica- tion d'un réseau de grilles à billes fines rentre dans deux catégories, à savoir l'électrodéposition électrolytique et l'électrodéposition chimique.
PROCEDE DE FABRICATION DE SUBSTRATS A RESEAU DE GRILLES A BILLES FINES La légèreté, la minceur et la petite taille sont des exigences pour les dispositifs électroniques portatifs, et, par conséquent, des substrats à réseau de grilles à billes fines sont largement utilisés dans ces dispositifs pour atteindre ces buts. Le procédé classique de fabrica- tion d'un réseau de grilles à billes fines rentre dans deux catégories, à savoir l'électrodéposition électrolytique et l'électrodéposition chimique.
Le procédé d'électrodéposition électrolytique comprend les étapes suivantes a. l'utilisation d'un film de polyimide comme support 11 ; b. la formation d'une couche de cuivre mince 12 sur le support 11 par électrodéposition ; c. la formation d'une couche de cuivre épaisse 13 (qui est plus épaisse que la couche de cuivre mince 12) sur la couche de cuivre mince 12 par électrodéposition ; d. le revêtement des surfaces supérieure et infé- rieure du support 11 à l'aide d'une couche de matériau pho- tosensible 14 ; e. le montage d'un masque 15 avec une piste de circuit à transmission optique 151 sur chacune des faces supérieure et inférieure du support 11, puis le traitement
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du support par un traitement d'exposition ; f. le traitement du support 11 par un traitement de développement afin de retirer le matériau photosensible aligné avec la piste de circuit 151, de façon à former par conséquent un dessin de piste de circuit électrique en ca- vité ; g. la formation d'une couche de cuivre 16 sur la surface supérieure du support 11 par électrodéposition, de telle sorte que la couche de cuivre 16 revête la couche de cuivre 13, de façon à former la piste de circuit électrique en cavité avec une surface supérieure à niveau avec la cou- che de matériau photosensible 14 ; h. la gravure du dessous du support 11 de façon à retirer le film de polyimide aligné avec la piste de cir- cuit du masque 15 ; i. le lessivage du matériau photosensible à l'aide de produits chimiques ; j. le retrait de la couche de cuivre en surplus 13, de façon à faire rester les lignes de circuit 19 et les lignes d'électrodéposition 17 (voir figure 1k) ; et k. la connexion des lignes d'électrodéposition 17 à des électrodes positive et négative d'un dispositif d'électrodéposition de façon à produire un revêtement de couche métallique 18 en nickel, en or, ou analogue, sur les lignes de circuit 19.
Bien que le processus d'électrodéposition élec- trolytique puisse procurer des circuits plus épais et per- mettre à un fabriquant de sélectionner l'un parmi un cer- tain nombre de métaux de façon à revêtir le circuit en cui- vre, les lignes d'électrodéposition 17 resteront, provo- quant souvent par conséquent un retard dans la transmission de signaux à grande vitesse, produisant du bruit, et atté- nuant l'énergie du signal.
Le procédé d'électrodéposition chimique peut former un revêtement additionnel de nickel, d'or, d'étain,
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ou analogue, pour couvrir les lignes d'électrodéposition sur le circuit, mais l'épaisseur du revêtement est limitée. Par conséquent, il n'existe pas de procédé qui puisse pro- curer un circuit épais sans lignes d'électrodéposition.
Par conséquent, un objet de la présente inven- tion est de procurer un procédé de fabrication de substrats à réseau de grilles à billes fines.
Les figures la, lb, 1c, 1d, 1e, If, 1g, 1h, 1i, 1j et 1k illustrent le procédé d'électrodéposition électro- lytique de fabrication de substrats à réseau de grilles à billes fines classique ; la figure 11 est une vue en perspective de la figure If ; les figures 2a, 2b, 2c, 2d, 2e, 2f, 2g, 2h, 2i, 2j et 2k illustrent le procédé de fabrication de substrats à réseau de grilles à billes fines ; et la figure 21 est une vue en perspective de la figure 2f.
Le procédé de fabrication de substrats à réseau de grilles à billes fines selon la présente invention com- prend les étapes suivantes (voir les figures 2a à 2k) a. l'utilisation d'une couche de film de polya- mide 21 comme support 2, b. l'électrodéposition d'une couche de cuivre mince 22 sur le film de polyamide 21 ; c. l'électrodéposition d'une couche de cuivre épaisse 23 sur la couche de cuivre mince 22 pour constituer un support pour l'électrodéposition par la suite ; d. l'application de couches de revêtement photo- sensibles 24 et 25 d'épaisseur appropriée sur le dessus et le dessous du support 2 ; e. le montage d'un masque 26 avec des pistes de circuit à transmission optique 261 sur chacun parmi. le des- sus et le dessous du support 2, puis le traitement du sup- port 2 par un traitement d'exposition ;
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f . le traitement du support 2 par un traitement de développement de façon à retirer les couches de revête- ment photosensibles 24 et 25 alignées avec la piste de cir- cuit 261, de façon à former par conséquent des pistes de circuit en cavité 241 et 251 sur les couches de revêtement photosensibles 24 et 25 ; g. l'électrodéposition d'une couche de cuivre 27 sur le dessus du support 2, de façon à former par consé- quent une couche de cuivre additionnelle sur la couche de cuivré 23 avec un dessus légèrement plus bas que celui de la couche de revêtement photosensible 24 ; h. la gravure du dessous du support 2 de façon à retirer la piste de circuit en cavité 251 sur le dessous, c'est-à-dire pour retirer le film de polyimide 21 qui n'est pas recouvert par la couche de revêtement photosensible 25 ; i. le revêtement de la couche de cuivre 27 sur la piste de circuit en cavité 241 par un matériau métalli- que de soudure 29 (tel qu'un alliage d'étain et de plomb, 63 Sn/37 Pb) de façon à mettre le dessus du matériau métal- lique de soudure 29 à niveau avec le dessus de la couche de revêtement photosensible 24 ; j. le lessivage des couches de revêtement photo- sensibles 24 et 25 à l'aide d'un agent chimique ; 1. le retrait de la couche de cuivre en surplus 23, de façon à faire rester les lignes de circuit 3 (voir figure 2k) et le matériau métallique de soudure 29.
Finalement, des billes d'étain sont disposées sur le matériau métallique de soudure 29, de telle sorte qu'il soit inutile de maintenir des lignes d'électro- déposition pour revêtir les lignes de circuit de nickel ou d'or. Les lignes d'électrodéposition pour revêtir la couche de cuivre 23 à l'aide de la couche de cuivre 27 sont reti- rées avec la couche de cuivre 23 lors de l'étape k du pro- cédé. Par conséquent, la présente invention peut procurer
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un substrat à réseau de grilles à billes fines avec des li- gnes de circuit plus épaisses sans laisser subsister de li- gnes d'électrodéposition.
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Claims (1)
1. Procédé de fabrication de substrats à réseau de billes fines, caractérisé en ce qu' il comprend les éta- pes suivantes a. l'utilisation d'une couche de film de polyi- mide (21) comme support (2) ; b. l'électrodéposition d'une couche de cuivre mince (22) sur ledit film de polyimide (21) ; c. l'électrodéposition d'une couche de cuivre épaisse (23) sur ladite couche de cuivre mince (22) pour constituer un support pour l'électrodéposition ultérieure ; d. l'application d'une première couche de revê- tement photosensible (24) sur le dessus dudit support (2) et d'une deuxième couche de revêtement photosensible (25) sur le dessous dudit support (2) ; e. le montage de deux masques (26) avec des pis- tes de circuit à transmission optique (261) sur deux faces dudit support (2), puis le traitement dudit support (2) par un traitement d'exposition ; f. le traitement dudit support (2) par un trai- tement de développement de façon à retirer lesdites couches de revêtement photosensibles (24, 25) alignées avec ladite piste de circuit (261), de façon à former par conséquent une première piste de circuit en cavité (241) sur ladite première couche de revêtement photosensible (24) et une deuxième piste de circuit en cavité (251) sur ladite deuxième couche de revêtement photosensible (25) ; g. l'électrodéposition d'une couche de cuivre (27) sur le dessus dudit support (2), de façon à former par conséquent une couche de cuivre additionnelle sur ladite couche de cuivre épaisse (23) avec un sommet légèrement plus bas que celui de ladite première couche de revêtement photosensible (24) ; h. la gravure du dessous dudit support (2) de façon à retirer ladite deuxième piste de circuit en cavité
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(251) sur celui-ci, c'est-à-dire de façon à retirer ledit film de polyamide (21) qui n'est pas recouvert par ladite deuxième couche de revêtement photosensible (25) ; i. le fait de revêtir ladite couche de cuivre (27) sur ladite première piste de circuit en cavité (241) d'un matériau métallique de soudure (29) de façon à consti- tuer un sommet avec ledit matériau métallique de soudure (29) à niveau avec le sommet de ladite couche de revêtement photosensible (24) ; ' j. le lessivage desdites couches de revêtement photosensibles (24, 25) avec un agent chimique ; k. le retrait de la couche de cuivre en surplus (23), de façon à ce qu'il reste les lignes de circuit (3) et ledit matériau métallique de soudure (29).
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US6274491B1 (en) * | 2000-08-11 | 2001-08-14 | Orient Semiconductor Electronics Limited | Process of manufacturing thin ball grid array substrates |
Non-Patent Citations (1)
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YAMADA H ET AL: "A FINE PITCH AND HIGH ASPECT RATIO BUMP FABRICATION PROCESS FOR FLIP-CHIP INTERCONNECTION", 1995 JAPAN IEMT SYMPOSIUM. PROCEEDINGS OF THE 1995 JAPAN INTERNATIONALELECTRONIC MANUFACTURING TECHNOLOGY SYMPOSIUM. OMIYA, DEC. 4 - 6, 1995, PROCEEDINGS OF THE (JAPAN) INTERNATIONAL ELECTRONIC MANUFACTURING TECHNOLOGY SYMPOSIUM, NEW YORK, IEEE, US, 4 December 1995 (1995-12-04), pages 121 - 124, XP000686760, ISBN: 0-7803-3623-2 * |
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