FR2784502A1 - Structures d'interconnexion de circuits integres - Google Patents
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Abstract
L'invention concerne un procédé de réalisation d'une connexion entre deux niveaux conducteurs d'un circuit intégré, comprenant les étapes consistant à former un premier niveau conducteur (11) gravé selon un contour choisi; former une première couche isolante (13); former un deuxième niveau conducteur (14) gravé selon un contour choisi; former une deuxième couche isolante (15); graver des ouvertures traversant la deuxième couche isolante (15), des portions du deuxième niveau conducteur (14), et la première couche isolante (13) pour atteindre le premier niveau conducteur (11); et remplir les ouvertures d'un matériau conducteur (17).
Description
STRUCTURES D'INTERCONNEXION DE CIRCUITS INTÉGRÉS
La présente invention concerne le domaine des circuits intégrés et plus particulièrement la réalisation linter- connexions entre éléments d'un circuit intégré.
La présente invention concerne le domaine des circuits intégrés et plus particulièrement la réalisation linter- connexions entre éléments d'un circuit intégré.
De façon classique, un circuit intégré comprend une structure semiconductrice recouverte de plusieurs couches conductrices ou niveaux conducteurs destinés à assurer des connexions entre les divers composants du circuit en assurant des croisements entre pistes d'interconnexion, et éventuellement à réaliser des condensateurs. Ces niveaux conducteurs successifs comprennent des couches inférieures, couramment en silicium polycristallin, destinées par exemple à réaliser des grilles de composants semiconducteurs, puis plusieurs couches métalliques, plus particuliè- rement destinées aux interconnexions.
Tandis que les composants élémentaires réalisés dans le substrat semiconducteur du circuit intégré se miniaturisent, les pistes d'interconnexion doivent tre de plus en plus étroites et de plus en plus proches les unes des autres ; en outre le nombre de niveaux conducteurs tend à croitre. Couramment, les pistes d'interconnexion ont des largeurs et des écarts nettement inférieurs au micromètre. Avec cette réduction de dimension, il est nécessaire de perfectionner les procédés de formation de pistes métalliques et d'interconnexions entre ces pistes métalliques. Il faut également veiller à réduire les capacités parasites entre ces pistes, notamment en choisissant des isolants entre niveaux conducteurs à faible constante diélectrique.
Pour mieux illustrer un exemple des problèmes qui se posent dans la réalisation d'interconnexions, on va décrire sché- matiquement un procédé classique de réalisation d'interconnexions en relation avec les figures 1A à 1E qui sont des vues en coupe illustrant des étapes successives de fabrication d'une interconnexion.
Comme l'illustre la figure 1A, on part d'un premier niveau conducteur 1 formé sur un support 2. On cherche à établir une connexion entre ce niveau conducteur 1 et un niveau conducteur supérieur. On comprendra que le niveau conducteur 1 peut, par exemple, correspondre à une portion supérieure d'un circuit intégré, à une grille de silicium polycristallin ou de siliciure, ou à une portion (couramment une piste) d'une couche métallique d'interconnexion.
A l'étape illustrée en figure 1B, on a déposé sur le niveau conducteur 1 une couche isolante 3, de préférence de façon que la face supérieure de cette couche 3 soit plane. A l'emplacement où l'on veut établir la connexion avec la portion de couche conductrice 1, on a formé une ouverture 5 dans la couche isolante 3.
A l'étape illustrée en figure 1C, on a déposé sur 1'ensemble de la structure une couche conductrice 7 de façon à remplir 1'ouverture 5.
A l'étape illustrée en figure 1D, on a arasé par une gravure mécano-chimique la couche 7 jusqu'au niveau de la surface supérieure de la couche isolante 3 pour laisser en place simplement un plot conducteur ou via 8 dans 1'ouverture 5.
A l'étape illustrée en figure 1E, on a déposé et gravé un deuxième niveau conducteur 9 pour laisser en place des portions conductrices 9-1,9-2, la portion 9-1 étant en contact avec la surface supérieure du via 8.
Dans un exemple de réalisation du procédé des figures 1A à lE, le premier niveau conducteur 1 est une couche d'aluminium, la couche isolante 3 est une couche d'oxyde de silicium déposée par voie chimique en phase vapeur, la couche destinée à former le via résulte d'un dépôt de tungstène précédé de dépôts de couches minces de titane et de nitrure de titane, et le deuxième niveau conducteur 9 est également une couche d'aluminium.
La figure 2 représente une vue en perspective simpli- fiée illustrant deux pistes 1-1 et 1-2 formées dans le premier niveau conducteur 1 reliées par des vias respectifs 8-1 et 8-2 à deux pistes orthogonales 9-1 et 9-2 formées dans le deuxième niveau conducteur 9 (les couches isolantes ne sont pas représen- tées).
Ce procédé, bien que couramment utilisé actuellement, soulève des difficultés quand les dimensions du dispositif se réduisent. En particulier, chaque étape de gravure chimique ou mécano-chimique entraine l'apparition de résidus sur la surface supérieure de la couche que l'on vient de traiter. Par exemple, à l'étape illustrée en figure 1B, par suite de la gravure d'ouverture 5, la surface supérieure de la couche isolante 3 sera polluée. De mme, à l'étape illustrée en figure 1B, par suite de la gravure mécano-chimique de la couche de tungstène 7, la surface supérieure de la couche isolante 3 est polluée. Il en résulte que des résidus conducteurs peuvent subsister à la surface de la couche 3 et créer des courts-circuits entre des pistes adjacentes très proches telles que les pistes 9-1 et 9-2.
L'existence de tels courts-circuits est rédhibitoire pour le circuit intégré contenant de tels défauts.
Un autre inconvénient des procédés précédemment décrits est que, lorsque l'on grave le deuxième niveau de métal 9 pour former les pistes métalliques 9-1 et 9-2, on est obligé de prolonger la gravure suffisamment pour éliminer complètement et de façon certaine l'aluminium entre les pistes. Toutefois, les produits de gravure de l'aluminium sont généralement peu sélectifs vis-à-vis du ou des matériaux dont est constitué le via 8. Ainsi, dans les cas de composants très miniaturisés où la piste 9-1 ne déborde pas latéralement par rapport au via 8, le produit de gravure utilisé pour graver l'aluminium est susceptible de détériorer le via 8. Par exemple, des infiltrations de produits de gravure peuvent se glisser entre la couche isolante et la périphérie du via, ce qui conduit en pratique à des défauts rédhibitoires du circuit intégré ainsi formé.
Ainsi, la présente invention vise un nouveau procédé et une nouvelle structure d'interconnexion permettant d'éviter un ou plusieurs des défauts des divers procédés connus.
Plus particulièrement, la présente invention prévoit un procédé de réalisation d'une connexion entre deux niveaux conducteurs d'un circuit intégré, comprenant les étapes consistant à former un premier niveau conducteur gravé selon un contour choisi ; former une première couche isolante ; former un deuxième niveau conducteur gravé selon un contour choisi ; former une deuxième couche isolante ; graver des ouvertures traversant la deuxième couche isolante, des portions du deuxième niveau conducteur, et la première couche isolante pour atteindre le premier niveau conducteur ; et remplir les ouvertures d'un matériau conducteur.
Selon un mode de réalisation de la présente invention, le procédé comprend en outre l'étape consistant à déposer une troisième couche isolante sur la structure avant de procéder au dépôt d'un troisième niveau conducteur.
La présente invention prévoit aussi une structure d'interconnexion entre deux niveaux conducteurs, dans laquelle des vias traversent un niveau conducteur supérieur et atteignent un niveau conducteur inférieur.
Selon un mode de réalisation de la présente invention, le diamètre des vias correspond sensiblement à la largeur de pistes formées dans le niveau conducteur supérieur.
Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles :
les figures 1A à 1E sont des vues en coupe schématiques destinées à illustrer des étapes d'un procédé classique de formation d'une interconnexion ;
la figure 2 est une vue en perspective partielle et schématique d'une interconnexion formée par le procédé des figures 1A à 1E ;
les figures 3A à 3E sont des vues en coupe schématiques destinées à illustrer des étapes successives de formation d'une interconnexion entre deux niveaux conducteurs selon la présente invention ;
la figure 4 est une vue en perspective schématique d'une interconnexion obtenue par le procédé des figures 3A à ; et
la figure 5 représente une structure d'interconnexion entre trois niveaux conducteurs, selon la présente invention.
les figures 1A à 1E sont des vues en coupe schématiques destinées à illustrer des étapes d'un procédé classique de formation d'une interconnexion ;
la figure 2 est une vue en perspective partielle et schématique d'une interconnexion formée par le procédé des figures 1A à 1E ;
les figures 3A à 3E sont des vues en coupe schématiques destinées à illustrer des étapes successives de formation d'une interconnexion entre deux niveaux conducteurs selon la présente invention ;
la figure 4 est une vue en perspective schématique d'une interconnexion obtenue par le procédé des figures 3A à ; et
la figure 5 représente une structure d'interconnexion entre trois niveaux conducteurs, selon la présente invention.
Comme cela est classique dans le domaine de la repré- sentation des circuits intégrés, les diverses figures ne sont pas tracées à l'échelle mais leurs dimensions ont été arbitrairement dilatées pour améliorer la lisibilité des dessins.
La figure 3A représente des portions 11-1,11-2 et 11-3 d'un premier niveau conducteur 11 formé sur une couche isolante 12.
A l'étape illustrée en figure 3B, on a déposé sur le niveau conducteur 11 une couche isolante 13 dont la surface a été rendue plane, soit directement lors du dépôt de cette couche isolante 13 soit ultérieurement, par tout procédé connu de planarisation. On a également déposé un deuxième niveau conducteur 14 dont des portions 14-1,14-2,14-3 sont représentées. On notera qu'aucune ouverture n'a été formée dans la couche isolante 13. Il ne risque donc pas de demeurer sur cette couche isolante des résidus de gravure éventuellement conducteurs susceptibles de former un court-circuit entre des portions de la couche conduc trice 14. Par ailleurs, on notera que la couche conductrice 14, au moment de sa gravure, repose uniquement sur la couche isolante 13 et à aucun emplacement sur une autre portion de couche conductrice. En conséquence, la gravure de cette couche conductrice 14 destinée à former les portions 14-1,14-2,14-3 peut tre poursuivie sans risquer d'endommager des vias sous-jacents qui n'existent pas encore lorsque l'on réalise l'étape de gravure de la couche conductrice 14. De plus, il existe généralement des produits de gravure bien sélectifs entre un conducteur (couche 14) et un isolant (couche 13).
A l'étape illustrée en figure 3C, on a déposé une couche isolante 15 au-dessus du second niveau conducteur 14. La surface supérieure de cette couche est de préférence rendue plane par dépôt ou par tout autre moyen connu. Des ouvertures 16-1, 16-2 ont été formées aux emplacements où l'on veut établir un contact avec une couche du niveau inférieur. Si l'on veut que ce contact établisse une interconnexion avec une portion de couche du niveau supérieur, l'ouverture est formée à travers cette portion de couche. Ainsi, dans l'exemple de la figure 3C, les ouvertures 16-1 et 16-2 traversent respectivement une portion de couche de deuxième niveau 14-1,14-2 pour atteindre une portion de couche de premier niveau 11-1, 11-2.
A l'étape illustrée en figure 3D, par un procédé analogue à celui décrit en relation avec les figures 1C et 1D, on a rempli les ouvertures 16-1 et 16-2 de vias conducteurs 17-1 et 17-2.
A l'étape illustrée en figure 3E, on a déposé une nouvelle couche isolante 18 et la structure est prte pour la formation d'un nouveau niveau d'interconnexion comme cela sera décrit ci-après en relation avec la figure 5.
La figure 4 est une vue en perspective simplifiée des portions de couches ou pistes 11-1,14-1 et du via 17-1 qui les relie. On voit que le via cylindrique 17-1 vient reposer sur la piste de niveau inférieur 11-1, comme dans l'art antérieur, mais que le via 17-1 traverse le conducteur 14-1. Si ce conducteur est une piste de largeur minimum, le via 17-1 aura un diamètre qui correspondra sensiblement à la largeur de la piste 14-1. On notera que le contact électrique entre le via 17-1 et la piste ou portion de couche 14-1 est particulièrement bon puisque l'on obtient un cylindre de contact dont la surface est plus importante que celle du contact en bout tel que celui qui est réalisé entre le via 17-1 et la piste 11-1. Mme si le cylindre de contact est interrompu du fait qu'il existe un léger décentrage entre le via et la piste, c'est-à-dire qu'une partie de la paroi cylindrique du via 17-1 déborde par rapport à la piste 14-1, la surface de contact reste encore plus grande qu'avec un contact en bout.
La figure 5 représente une structure présentant un niveau d'interconnexion supplémentaire par rapport à ceux de la figure 3E. On retrouve en figure 5 les éléments désignés par les références 11 à 18 en figure 3. Au-dessus de la couche isolante 18 est formé un niveau conducteur supplémentaire 21 dans lequel sont gravées des portions de couche 21-1,21-2,21-3. Le niveau conducteur 21 est recouvert d'une couche isolante 22. Ensuite, on forme des ouvertures qui traversent les couches 22,21,18 et 15 et des contacts sont établis par des vias 23-1 et 23-3 entre les portions de couche 21-1,14-1 et 11-1, d'une part, et 21-3 et 14-3, d'autre part. Le via 21-1 s'arrte sur le via 17-1 et constitue avec celui-ci un via empilé comme on en utilise pour certaines configurations particulières. Dans le cas de ce via empilé, la présence de la portion de couche 14-1 peut, pour certaines configurations particulières, tre inutile.
On notera à nouveau que le troisième niveau de connexion 21 est déposé sur la couche isolante 18 qui n'a subi aucune gravure. En effet les portions supérieures de la couche isolante 15 qui ont subi une gravure sont masquées par la couche isolante 18 ; les défauts, s'il en existait, sont"enterrés". En outre, le troisième niveau de connexion 21 peut tre gravé de façon particulièrement sélective par rapport à la couche isolante 18 sous-jacente. En effet, les vias ne sont formés qu'après les portions de couches ou pistes 21-1,21-2,21-3. Enfin, la struc ture est achevée par une couche isolante 24. Des niveaux d'interconnexion supplémentaires pourront tre formés de façon similaire.
Chacun des premier, deuxième et troisième niveaux conducteurs susmentionnés peut tre une métallisation. Un niveau inférieur peut correspondre à un contact sur le substrat semiconducteur ou encore à une couche de silicium polycristallin constituant par exemple un niveau de grille.
A titre d'exemple, quand les niveaux conducteurs sont des couches métalliques, les portions conductrices formées dans ces couches pourront tre des pistes de connexion ayant une épaisseur de l'ordre de 0,3 hum et une largeur de l'ordre de 0,4 Hm. Les vias auront alors un diamètre de l'ordre de 0,4 Um, et seront essentiellement constitués de tungstène avec un dépôt préalable de couches d'accrochage constituées par exemple de titane et de nitrure de titane.
Selon un autre avantage de la présente invention, comme cela apparaît mieux en figure 5, il existe une superposition de deux couches isolantes entre deux niveaux conducteurs (par exemple les couches isolantes 15 et 18 entre les niveaux conducteurs 14 et 21 et les couches isolantes 22 et 24 entre le niveau conducteur 21 et un niveau supérieur (non représenté). Ceci permet d'optimiser les caractéristiques de chacune de ces couches isolantes en fonction du résultat recherché. Par exemple, la pre mière couche isolante qui doit tre planarisée sera choisie en un matériau propre à tre planarisé simplement et la deuxième couche isolante sera choisie en un matériau à très faible constante diélectrique pour minimiser les capacités parasites.
Claims (4)
1. Procédé de réalisation d'une connexion entre deux niveaux conducteurs d'un circuit intégré, comprenant les étapes suivantes :
former un premier niveau conducteur (11) gravé selon un contour ;
former une première couche isolante ;
former un deuxième niveau conducteur (14) gravé selon un contour ;
former une deuxième couche isolante ;
graver des ouvertures (16) traversant la deuxième couche isolante (15), des portions du deuxième niveau conducteur (14), et la première couche isolante (13) pour atteindre le premier niveau conducteur (11) ; et
remplir lesdites ouvertures d'un matériau conducteur (17).
2. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre l'étape consistant à déposer une troisième couche isolante (18) sur la structure avant de procéder au dépôt d'un troisième niveau conducteur.
3. Structure d'interconnexion entre deux niveaux conducteurs, caractérisée en ce que des vias (17) traversent un niveau conducteur supérieur et atteignent un niveau conducteur inférieur.
4. Structure selon la revendication 3, caractérisée en ce que le diamètre des vias correspond sensiblement à la largeur de pistes formées dans le niveau conducteur supérieur.
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| FR (1) | FR2784502B1 (fr) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0243707A2 (fr) * | 1986-04-30 | 1987-11-04 | International Business Machines Corporation | Procédé pour la formation d'une ligne de jonction conductrice |
| US4874719A (en) * | 1986-05-06 | 1989-10-17 | Kabushiki Kaisha Toshiba | Method for manufacturing an electrical connection between conductor levels |
| JPH0498835A (ja) * | 1990-08-17 | 1992-03-31 | Nec Corp | 半導体装置 |
| JPH04355951A (ja) * | 1991-02-06 | 1992-12-09 | Hitachi Vlsi Eng Corp | 半導体装置及びその製造方法 |
| US5726098A (en) * | 1994-09-22 | 1998-03-10 | Nec Corporation | Method of manufacturing semiconductor device having multilevel interconnection |
-
1998
- 1998-10-09 FR FR9812844A patent/FR2784502B1/fr not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0243707A2 (fr) * | 1986-04-30 | 1987-11-04 | International Business Machines Corporation | Procédé pour la formation d'une ligne de jonction conductrice |
| US4874719A (en) * | 1986-05-06 | 1989-10-17 | Kabushiki Kaisha Toshiba | Method for manufacturing an electrical connection between conductor levels |
| JPH0498835A (ja) * | 1990-08-17 | 1992-03-31 | Nec Corp | 半導体装置 |
| JPH04355951A (ja) * | 1991-02-06 | 1992-12-09 | Hitachi Vlsi Eng Corp | 半導体装置及びその製造方法 |
| US5726098A (en) * | 1994-09-22 | 1998-03-10 | Nec Corporation | Method of manufacturing semiconductor device having multilevel interconnection |
Non-Patent Citations (2)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 016, no. 332 (E - 1236) 20 July 1992 (1992-07-20) * |
| PATENT ABSTRACTS OF JAPAN vol. 017, no. 223 (E - 1359) 7 May 1993 (1993-05-07) * |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2784502B1 (fr) | 2002-08-30 |
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