FR2761494A1 - Interface de regulation de debit pour l'enregistrement et/ou la lecture de donnees numeriques - Google Patents
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Abstract
L'invention concerne une interface de régulation du débit de données numériques à enregistrer ainsi qu'une interface de régulation du débit de données numériques issues d'un dispositif de lecture.Chaque interface de régulation comprend un circuit mémoire permettant de stocker les données à enregistrer ou à lire et des moyens permettant que les données à enregistrer ou à lire soient stockées dans le circuit mémoire de façon à remplir le circuit mémoire à un niveau prédéterminé.Les moyens pour stocker dans le circuit mémoire les données à enregistrer ou à lire comprennent une jauge permettant de générer une information donnant le niveau de remplissage de la mémoire.L'invention s'applique plus particulièrement au cas où les données numériques constituent un flux de données ininterrompu à haut débit tel qu'un flux de données vidéo au format MPEG II.
Description
INTERFACE DE REGULATION DE DEBIT POUR L'ENREGISTREMENT ET/OU LA
LECTURE DE DONNEES NUMERIQUES
L'invention concerne l'enregistrement et/ou la lecture d'un flux de
données numériques.
L'invention s'applique plus particulièrement au cas o le flux de données est un flux ininterrompu à haut débit tel que, par exemple, un flux de données au
format MPEG II.
L'enregistrement et la lecture de données numériques peut s'effectuer soit à l'aide d'enregistreurs numériques, soit à l'aide de magnétoscopes numériques.
Comme cela apparaîtra dans la suite de la description, I'invention trouve
une application particulièrement avantageuse pour l'enregistrement et la lecture de données numériques à l'aide de magnétoscopes numériques. L'invention s'applique cependant également à l'enregistrement et la lecture de données numériques à
l'aide d'enregistreurs numériques.
En effet, I'invention concerne une interface de régulation du débit de données numériques à enregistrer. L'interface de régulation comprend au moins un circuit mémoire permettant de stocker les données à enregistrer et des moyens permettant que les données à enregistrer soient stockées dans le circuit mémoire de façon à remplir le circuit mémoire à un niveau prédéterminé sous l'action d'une commande d'écriture, d'une commande de lecture et d'une commande de mise à
zéro d'un indicateur de niveau du circuit mémoire appliquées au circuit mémoire.
De même, I'invention concerne une interface de régulation du débit de données numériques issues d'un dispositif de lecture. L'interface de régulation comprend au moins un circuit mémoire permettant de stocker les données à lire et des moyens permettant que les données à lire soient stockées dans le circuit mémoire de façon à remplir le circuit mémoire à un niveau prédéterminé sous l'action d'une commande d'écriture, d'une commande de lecture et d'une commande de mise à zéro d'un indicateur de niveau de remplissage du circuit
mémoire appliquées au circuit mémoire.
L'invention concerne aussi un système d'enregistrement de données numériques constitué d'une interface de régulation de débit des données à enregistrer et d'un dispositif d'enregistrement des données numériques issues de I'interface de régulation. L'interface de régulation de débit des données à
enregistrer est une interface telle que celle selon l'invention mentionnée ci-dessus.
L'invention concerne également un système de lecture de données numériques constitué d'un dispositif de lecture et d'une interface de régulation du débit des données numériques issues du dispositif de lecture. L'interface de régulation du débit des données numériques issues du dispositif de lecture est une
interface de régulation telle que celle selon l'invention mentionnée cidessus.
L'invention concerne encore un système d'enregistrement/lecture de données numériques comprenant une interface de régulation du débit de données numériques à enregistrer, un dispositif d'enregistrement/lecture et une interface de régulation du débit de données numériques issues du dispositif d'enregistrement/lecture. L'interface de régulation du débit de données numériques à enregistrer est une interface de régulation telle que celle selon l'invention mentionnée ci-dessus et l'interface de régulation du débit des données numériques issues du dispositif d'enregistrement/lecture est une interface telle que celle selon
l'invention mentionnée ci-dessus.
Afin de ne pas alourdir inutilement la description, I'invention sera décrite
à l'aide d'une figure unique représentant un système d'enregistrement/lecture selon
le mode de réalisation préférentiel de l'invention.
Le système d'enregistrement/lecture selon l'invention est constitué d'un dispositif d'enregistrement/lecture 1, d'une interface de régulation 2 des données à enregistrer et d'une interface de régulation 3 des données lues issues du dispositif
d'enregistrement/lecture.
Selon l'invention, le dispositif d'enregistrement/lecture est un enregistreur numérique ou un magnétoscope numérique. Préférentiellement, le
dispositif d'enregistrement/lecture est un magnétoscope numérique.
Selon le mode de réalisation préférentiel de l'invention, les données numériques enregistrées ou lues sont des données vidéo au format MPEG II. De façon plus générale, I'invention concerne cependant un système
d'enregistrement/lecture de données numériques de tout type de format.
L'interface de régulation 2 des données à enregistrer est composée d'une mémoire 5 de type FIFO, d'une jauge 6, d'un circuit de contrôle 7, d'un dispositif
d'horloge 8 et d'un dispositif de formatage 9.
Les données vidéo numériques VE à enregistrer circulent sur un bus de données BE qui véhicule, par ailleurs, comme cela est connu de l'homme de l'art, le
signal d'horloge CLKBE d'accompagnement des données vidéo VE.
Les données vidéo VE sont transférées à l'entrée de la mémoire 5 de type FIFO et le signal d'horloge CLKBE est appliqué au circuit de contrôle 7 qui se
trouve, en conséquence, synchronisé sur le flux de données vidéo VE.
Le dispositif 8 génère un signal d'horloge CLK1 qui est appliqué à la jauge 6 et au circuit de contrôle 7. L'horloge CLK1 est l'horloge interne de l'interface de régulation 2. L'application du signal d'horloge CLK1 à la jauge 6 et au circuit de contrôle 7 a pour fonction d'assurer le fonctionnement synchrone de la
jauge 6 et du circuit de contrôle 7.
A titre d'exemple, pour des données vidéo au format 4:2:2, la fréquence
du signal d'horloge CLK1 est sensiblement égale à 27 Mhz.
Le circuit de contrôle 7 génère 3 signaux de commande W1, R1, et RST1 appliqués, d'une part, à la mémoire 5 et, d'autre part, à la jauge 6. Le signal W1 est une commande qui autorise l'écriture des données VE dans la mémoire 5. Le signal R1 est une commande qui autorise l'extraction des données stockées dans la mémoire 5. Le signal RST1 est une commande permettant la mise à zéro du pointeur de la mémoire 5. Comme cela est connu de l'homme de l'art, le pointeur d'une mémoire de type FIFO est un indicateur de niveau de remplissage de la mémoire. Le fonctionnement du dispositif de régulation 2 comprend deux phases
une phase transitoire et une phase de régime permanent.
Lors de la phase transitoire, le signal RST1 met à zéro le pointeur de la
mémoire 5 et l'indicateur de niveau de la jauge 6.
Après la mise à zéro du pointeur de la mémoire 5, la commande d'écriture Wl appliquée à la mémoire 5 autorise l'écriture des données VE dans la mémoire 5 de façon que cette dernière atteigne un niveau de remplissage
prédéterminé N1.
Selon le mode de réalisation préférentiel de l'invention pour lequel les données vidéo VE sont des données au format MPEG II, dans le cas o, par exemple, la capacité mémoire de la mémoire 5 de type FIFO est de 32 Koctets, le niveau de remplissage prédéterminé N1 de la mémoire 5 est sensiblement égal à la
moitié de la capacité mémoire de la mémoire 5.
Une fois le niveau de remplissage prédéterminé atteint, la phase
transitoire est terminée et la phase de régime permanent débute.
La phase de régime permanent consiste à autoriser que les données contenues dans la mémoire 5 soient transmises de la mémoire 5 vers le dispositif de formatage 9 sous réserve que le niveau de remplissage de la mémoire 5 demeure sensiblement le niveau de remplissage prédéterminé mentionné précédemment. A cette fin, la jauge 6 génère une information IN1 qui a pour fonction de donner avec précision le niveau N1 de remplissage de la mémoire 5. L'information IN1 est un mot binaire. De façon préférentielle, I'information IN1 est un mot binaire de 15 bits. Le nombre de combinaisons différentes que peut prendre le mot binaire N1 est alors égal à 32 Koctets. Avantageusement, I'état de remplissage de la
mémoire 5 peut alors être donné avec la précision la meilleure possible.
L'information IN1 est appliquée au circuit de contrôle 7.
Sous l'action de l'information IN1, le circuit de contrôle 7 permet, à l'aide des commandes W1 et R1 qu'il génère, que le niveau de remplissage de la mémoire demeure sensiblement égal au niveau de remplissage prédéterminé. Lorsque le circuit de contrôle est amené à arrêter la lecture des données, le dispositif d'enregistrement 1 enregistre des blocs de données factices. Les
données factices permettent d'assurer la continuité du signal à transmettre.
Par données factices, il faut entendre des données qui ne contiennent aucune information vidéo utile à enregistrer. A titre d'exemples, les données factices peuvent être soit des données d'auto-test, dans le cas ou une fonction d'auto-test est prévue pour vérifier les bonnes conditions d'enregistrement, soit des données reproduisant les dernières données enregistrées issues de la mémoire 5. Afin d'être reconnus lors de la lecture, les blocs de données factices comportent
un en-tête particulier.
Selon le mode de réalisation préférentiel de l'invention, le dispositif d'enregistrement 1 est un magnétoscope numérique qui enregistre les données
sous forme de trames successives.
Quand la quantité d'octets qui représentent une trame d'image est enregistrée, le magnétoscope numérique enregistre des blocs de données factices
telles que les données mentionnées ci-dessus.
La jauge 6 est, par exemple, un circuit compteur-décompteur: la commande Wl pilote le comptage, la commande R1 pilote le décomptage et la
commande RST1 pilote la remise à zéro du compteur.
Le dispositif de formatage 9 permet de mettre au format du dispositif d'enregistrement 1 les données D1 issues de la mémoire 5. Les données D2 issues
du dispositif de formatage 9 sont alors transmises au dispositif d'enregistrement 1.
A titre d'exemple, un format d'enregistrement peut être le format 4: 2: 2.
L'interface de régulation 3 des données enregistrées issues du dispositif d'enregistrement/lecture 1 comprend un dispositif 10 de déformatage et de validation, une mémoire 1 1 de type FIFO, une jauge 12, un dispositif d'horloge 13, un circuit de contrôle 14, un microprocesseur 15 et un circuit 16 de contrôle de la
vitesse de défilement du support lu par le dispositif d'enregistrement/lecture 1.
Comme cela a été mentionné précédemment, les données enregistrées sont mises au format requis par le dispositif d'enregistrement 1. Réciproquement, les données D3 issues du dispositif d'enregistrement/lecture 1 sont déformatées
par le dispositif 10.
Selon l'invention, le dispositif 10 a aussi pour fonction la sélection des données valides contenues dans le flux de données D3. Les données valides sont
sélectionnées en fonction de leur en-tête.
Les données déformatées et validées comme données utiles D4 issues du
dispositif 10 sont transmises à la mémoire 11.
Le dispositif d'horloge 13 génère le signal d'horloge CLKBs d'accompagnement des données vidéo VS issues de la mémoire 11. Les données
vidéo VS et le signal d'horloge CLKBs circulent sur le bus de sortie BS.
Le signal d'horloge CLKBs est appliqué au circuit de contrôle 14.
Le signal d'horloge CLK2 de l'interface de régulation 3 est appliqué au circuit de contrôle 14 et à la jauge 12. De façon préférentielle, le signal d'horloge CLK2 est issu du dispositif d'enregistrement/lecture 1. A titre d'exemple, pour des données vidéo au format 4:2:2, la fréquence du signal d'horloge CLK2 est
sensiblement égale à 27 Mhz.
Le circuit de contrôle 14 génère 3 signaux de commande W2, R2, et RST2 appliqués, d'une part, à la mémoire 11 et, d'autre part, à la jauge 12. Le signal W2 est une commande qui autorise l'écriture des données D4 dans la mémoire 11. Le signal R2 est une commande qui autorise l'extraction des données stockées dans la mémoire 11. Le signal RST2 est une commande
permettant la mise à zéro du pointeur de la mémoire 11.
De même que le dispositif de régulation 2, le dispositif de régulation 3
fonctionne selon une phase transitoire et une phase de régime permanent.
Lors de la phase transitoire, le signal RST2 met à zéro le pointeur de la
mémoire 1 1 de type FIFO et l'indicateur de niveau de la jauge 12.
Après la mise à zéro du pointeur de la mémoire 11, la commande d'écriture W2 appliquée à la mémoire 11 autorise l'écriture des données D4 dans la mémoire 11 de façon que cette dernière atteigne un niveau de remplissage
prédéterminé N2.
Selon le mode de réalisation préférentiel de l'invention, la capacité mémoire de la mémoire 11 est identique à la capacité mémoire de la mémoire 5. Il s'ensuit que le niveau de remplissage prédéterminé N2 est, préférentiellement,
sensiblement égal à la moitié de la capacité mémoire de la mémoire 1 1.
Lorsque le niveau de remplissage prédéterminé est atteint, la phase de régime permanent débute. En régime permanent, les données D4 sont écrites dans la mémoire 1 1 à la fréquence du signal d'horloge CLKBs issu du dispositif d'horloge 13. Préférentiellement, la fréquence du signal d'horloge CLKBs est identique à la
fréquence du signal d'horloge CLKBE.
La jauge 12 est, par exemple, un circuit compteur-décompteur: la commande W2 pilote le comptage, la commande R2 pilote le décomptage et la
commande RST2 pilote la remise à zéro du compteur.
La jauge 12 génère une information IN2 qui donne l'état de remplissage de la mémoire 11. De même que l'information IN1, l'information IN2 est préférentiellement un mot binaire de 15 bits permettant la précision la meilleure possible de l'état de remplissage de la mémoire 11. L'évolution de l'état de
remplissage de la mémoire 1 1 peut alors être suivie avec une très grande précision.
L'information IN2 est appliquée au microprocesseur 15 de façon échantillonnée à des intervalles de temps réguliers. De façon préférentielle, l'application de l'information IN2 au microprocesseur 15 s'effectue au rythme de la période trame. Il s'ensuit que chaque trame d'ordre k a son débit régulé à partir du débit calculé de la trame d'ordre k-1. Le microprocesseur 15 calcule la valeur moyenne du débit des données
VS issues de la mémoire 1 1 à partir de l'information IN2 échantillonnée.
Le microprocesseur 15 a en mémoire une valeur de consigne CS
représentant le débit nominal souhaité pour les données VS.
Le microprocesseur 15 compare la valeur moyenne calculée du débit des données VS avec la valeur de consigne CS et calcule un signal de correction CR qui est appliqué au circuit 16 de contrôle de la vitesse de défilement du support lu
par le dispositif d'enregistrement/lecture 1.
Sous l'action du signal de correction CR, le circuit 16 de contrôle de la vitesse de défilement du support lu génère un signal de commande CD qui est appliqué au circuit qui commande, à l'intérieur du dispositif 1, la vitesse de
défilement du support lu.
Avantageusement, la vitesse de lecture du support est alors directement
contrôlée par le débit du flux des données VS issues de l'interface de régulation 3.
Il est alors possible de lire sans distorsion un support qui a été enregistré en un lieu o l'horloge locale CLK1 qui a piloté l'enregistrement des données a une fréquence sensiblement différente de l'horloge locale CLK2 qui pilote la lecture. A titre d'exemple, la marge dans laquelle la fréquence des horloges CLK1 et CLK2 peut varier est de plus ou moins 10 ppm, soit plus ou moins 270Hz autour de
27Mhz.
D'autre part, du fait de la très grande précision avec laquelle l'état de remplissage de la mémoire 1 1 peut être suivi, la boucle de contrôle de la vitesse du
système de lecture présente avantageusement une très grande stabilité.
Selon un perfectionnement de l'invention, le signal de correction CR est
aussi appliqué au dispositif d'horloge 13.
De façon générale, la fréquence du signal d'horloge CLKBs est fixée à partir d'un oscillateur à quartz. Selon le perfectionnement mentionné cidessus, la régulation du défilement du support lu peut être renforcé en modifiant la fréquence de l'horloge CLKBs sous l'action du signal CR appliqué au dispositif 13. A cette fin, le dispositif d'horloge 13 comprend des moyens permettant que la fréquence du signal d'horloge CLKBs puisse être modifiée. Ces moyens sont des moyens connus de l'homme de l'art. Il est donc inutile de les rappeler ici. Préférentiellement, la modification de la fréquence du signal d'horloge CLKBs sous l'action du signal de correction CR est mise en oeuvre dans le cas o le remplissage ou le vidage de la mémoire 1 1 est tel que le débit de données ne peut
plus être assuré correctement sous la seule action du signal de commande CD appliqué au circuit de régulation interne au dispositif d'enregistrement/lecture.
Claims (17)
1. Interface de régulation (2) du débit de données numériques à enregistrer, caractérisée en ce qu'elle comprend au moins un circuit mémoire (5) permettant de stocker les données à enregistrer et des moyens (6, 7) permettant que les données à enregistrer soient stockées dans le circuit mémoire (5) de façon à remplir le circuit mémoire (5) à un niveau prédéterminé (N1) sous l'action d'une commande d'écriture (W1), d'une commande de lecture (R1) et d'une commande de mise à zéro (RST1) d'un indicateur de niveau du circuit mémoire (5) appliquées
au circuit mémoire (5).
2. Interface de régulation (2) selon la revendication 1, caractérisée en ce que lesdits moyens (6, 7) sont constitués d'une jauge (6) et d'un circuit de contrôle (7) générant lesdites commandes (W1, R1, RST1), la jauge (6) permettant de générer une information (IN1) donnant le niveau de remplissage (N1) de la mémoire (5) sous l'action desdites commandes (W1, R1, RST1), ladite information
(IN1) étant appliquée au circuit de contrôle (7).
3. Interface de régulation (2) selon la revendication 2, caractérisée en ce que le circuit mémoire (5) est une mémoire de type FIFO, en ce que la jauge (6) est un circuit compteur-décompteur et en ce que l'information (IN1) donnant le niveau
de remplissage (N1) de la mémoire (5) est un mot binaire.
4. Interface de régulation (2) selon la revendication 3, caractérisée en ce que le circuit mémoire (5) a une capacité mémoire de 32 Koctets et en ce que le
mot binaire est un mot de 15 bits.
5. Interface de régulation (2) selon l'une quelconque des revendications
1 à 4, caractérisée en ce qu'elle comprend un circuit de formatage (9) permettant de mettre les données issues du circuit mémoire (5) au format d'un dispositif d'enregistrement. 6. Interface de régulation (3) du débit de données numériques issues d'un dispositif de lecture, caractérisée en ce qu'elle comprend au moins un circuit mémoire (1 1) permettant de stocker les données à lire et des moyens (12, 13, 14, , 16) permettant que les données à lire soient stockées dans le circuit mémoire (11) de façon à remplir le circuit mémoire (11) à un niveau prédéterminé (N2) sous l'action d'une commande d'écriture (W2), d'une commande de lecture (R2) et d'une commande de mise à zéro (RST2) d'un indicateur de niveau de remplissage
du circuit mémoire (11) appliquées au circuit mémoire (11).
7. Interface de régulation (3) selon la revendication 6, caractérisée en ce que lesdits moyens (12, 13, 14, 15) sont constitués d'un circuit d'horloge (13), d'une jauge (12), d'un microprocesseur (15), d'un circuit de contrôle (16) de la vitesse de défilement d'un support sur lequel sont stockées les informations lues et d'un circuit de contrôle (14) générant lesdites commandes, le circuit d'horloge (13) permettant de générer le signal d'horloge (CLKBs) d'accompagnement des données vidéo (VS) sortant du circuit mémoire (11), la jauge (12) permettant de générer une information (IN2) donnant le niveau de remplissage (N2) du circuit mémoire (11) sous l'action desdites commandes (W2, R2, RST2), ladite information (IN2) étant appliquée au microprocesseur (15) de façon échantillonnée, le microprocesseur (15) permettant de calculer la valeur moyenne du débit des données issues du circuit mémoire (11) à partir de ladite information (IN2) échantillonnée et de comparer ladite valeur moyenne avec une valeur de consigne (CS) de façon à calculer un signal de correction (CR) appliqué audit circuit (16) de contrôle de la vitesse de défilement, ledit circuit (16) de contrôle de la vitesse de défilement permettant de générer un signal de commande (CD) appliqué à un circuit qui
commande la vitesse de défilement dudit support.
8. Interface de régulation (3) selon l'une quelconque des revendications
6 ou 7, caractérisée en ce qu'elle comprend un circuit de déformatage et de
validation (10) des données issues du dispositif de lecture.
9. Interface de régulation (3) selon l'une quelconque des revendications
7 ou 8, caractérisée en ce que le circuit mémoire (11) est une mémoire de type FIFO, en ce que la jauge (12) est un circuit compteur-décompteur et en ce que Il l'information (IN2) donnant le niveau de remplissage (N2) de la mémoire (11) est un
mot binaire.
10. Interface de régulation (3) selon la revendication 9, caractérisée en ce que le circuit mémoire (11) a une capacité de 32 Koctets et en ce que le mot
binaire est un mot de 15 bits.
1 1. Interface de régulation (3) selon l'une quelconque des revendications
7 à 10, caractérisée en ce que le dispositif d'horloge (13) comprend des moyens pour que la fréquence du signal d'horloge (CLKBs) qu'il génère puisse être modifiée
sous l'action dudit signal de correction (CR).
12. Système d'enregistrement de données numériques constitué d'une interface de régulation (2) de débit des données à enregistrer et d'un dispositif d'enregistrement (1) des données numériques issues de l'interface de régulation, caractérisé en ce que l'interface de régulation est une interface de régulation selon
l'une quelconque des revendications 1 à 5.
13. Système d'enregistrement selon la revendication 11, caractérisé en
ce que le dispositif d'enregistrement (1) est un magnétoscope numérique.
14. Système d'enregistrement selon la revendication 11, caractérisé en
ce que le dispositif d'enregistrement (1) est un enregistreur numérique.
15. Système de lecture de données numériques constitué d'un dispositif de lecture (1) de données numériques et d'une interface de régulation (3) du débit des données numériques issues du dispositif de lecture, caractérisé en ce que l'interface de régulation (3) est une interface de régulation selon l'une quelconque
des revendications 6 à 1 1.
16. Système de lecture selon la revendication 15, caractérisé en ce que
le dispositif de lecture (1) est un magnétoscope numérique.
17. Système de lecture selon la revendication 15, caractérisé en ce que
le dispositif de lecture (1) est un enregistreur numérique.
18. Système d'enregistrement/lecture de données numériques comprenant une interface de régulation (2) du débit de données numériques à enregistrer, un dispositif d'enregistrement/lecture (1) et une interface de régulation (3) du débit de données numériques issues du dispositif d'enregistrement/lecture (1), caractérisé en ce que l'interface de régulation (2) du débit de données numériques à enregistrer est une interface selon l'une quelconque des
revendications 1 à 5 et en ce que l'interface de régulation (3) du débit des données
numériques issues du dispositif d'enregistrement/lecture est une interface de
régulation selon l'une quelconque des revendications 6 à 11.
19. Système d'enregistrement/lecture selon la revendication 18, caractérisé en ce que le dispositif d'enregistrement/lecture est un magnétoscope numérique. 20. Système d'enregistrement/lecture selon la revendication 18, caractérisé en ce que le dispositif d'enregistrement/lecture est un enregistreur
numérique.
Priority Applications (4)
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|---|---|---|---|
| FR9703817A FR2761494B1 (fr) | 1997-03-28 | 1997-03-28 | Interface de regulation de debit pour l'enregistrement et/ou la lecture de donnees numeriques |
| US09/044,443 US6356611B1 (en) | 1997-03-28 | 1998-03-19 | Bit rate control interface for the recording and/or reading of digital data |
| JP10074433A JPH10334588A (ja) | 1997-03-28 | 1998-03-23 | ディジタルデータの記録及び／又は読み出し用ビットレート制御インタフェース |
| EP98400677A EP0867801A1 (fr) | 1997-03-28 | 1998-03-23 | Interface de régulation de débit pour l'enregistrement et/ou la lecture de données numériques |
Applications Claiming Priority (1)
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Publications (2)
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Country Status (4)
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|---|---|
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| EP (1) | EP0867801A1 (fr) |
| JP (1) | JPH10334588A (fr) |
| FR (1) | FR2761494B1 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1600966A2 (fr) * | 2004-05-20 | 2005-11-30 | Samsung Electronics Co., Ltd. | Support d'enregistrement optique, appareil et procédé d'enregistrement/de reproduction et support d'enregistrement avec programme pour exécuter la procédé |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2761494B1 (fr) | 1997-03-28 | 1999-12-03 | Thomson Multimedia Sa | Interface de regulation de debit pour l'enregistrement et/ou la lecture de donnees numeriques |
| KR100720987B1 (ko) * | 2000-08-03 | 2007-05-23 | 톰슨 라이센싱 | 낮은 비트율로 데이터스트림을 레코딩하기 위한 방법 |
| EP1858227A1 (fr) * | 2006-05-16 | 2007-11-21 | THOMSON Licensing | Dispositif de stockage en réseau avec interfaces de données séparées pour contrôle et pour stockage |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5007070A (en) * | 1989-10-31 | 1991-04-09 | Bell Communications Research, Inc. | Service clock recovery circuit |
| US5027351A (en) * | 1987-03-18 | 1991-06-25 | Alcatel N.V. | Asynchronous time division communication system |
| EP0560020A2 (fr) * | 1992-03-13 | 1993-09-15 | International Business Machines Corporation | Fonction de traitement de signaux numériques ressemblant à une pile FIFO |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4718074A (en) * | 1986-03-25 | 1988-01-05 | Sotas, Inc. | Dejitterizer method and apparatus |
| US4759041A (en) * | 1987-02-19 | 1988-07-19 | Unisys Corporation | Local area network control system synchronization with phase-lock loop |
| JPH0730589A (ja) * | 1993-07-06 | 1995-01-31 | Canon Inc | データ送信装置 |
| SE515201C2 (sv) * | 1993-11-26 | 2001-06-25 | Ericsson Telefon Ab L M | Förfarande och anordning för klocksignalgenerering |
| US6115537A (en) * | 1994-02-18 | 2000-09-05 | Matsushita Electric Industrial Co., Ltd. | Digital signal recording and reproducing apparatus |
| US5566208A (en) * | 1994-03-17 | 1996-10-15 | Philips Electronics North America Corp. | Encoder buffer having an effective size which varies automatically with the channel bit-rate |
| JPH07296571A (ja) * | 1994-04-21 | 1995-11-10 | Canon Inc | 記録再生装置 |
| KR100202812B1 (ko) * | 1994-10-07 | 1999-06-15 | 슈즈이 다케오 | 자기기록 및 재생장치 |
| US5754241A (en) * | 1994-11-18 | 1998-05-19 | Sanyo Electric Co., Ltd | Video decoder capable of controlling encoded video data |
| DE19509484A1 (de) * | 1995-03-16 | 1996-09-19 | Deutsche Telekom Ag | Verfahren zur empfangsseitigen Taktrückgewinnung für Digitalsignale |
| JPH0927030A (ja) * | 1995-07-12 | 1997-01-28 | Fujitsu Ltd | 画像処理装置 |
| GB2304501B (en) | 1995-08-15 | 1999-12-29 | Motorola As | Simulcast system and method of routing a block divided signal |
| FR2761494B1 (fr) | 1997-03-28 | 1999-12-03 | Thomson Multimedia Sa | Interface de regulation de debit pour l'enregistrement et/ou la lecture de donnees numeriques |
-
1997
- 1997-03-28 FR FR9703817A patent/FR2761494B1/fr not_active Expired - Fee Related
-
1998
- 1998-03-19 US US09/044,443 patent/US6356611B1/en not_active Expired - Fee Related
- 1998-03-23 EP EP98400677A patent/EP0867801A1/fr not_active Withdrawn
- 1998-03-23 JP JP10074433A patent/JPH10334588A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5027351A (en) * | 1987-03-18 | 1991-06-25 | Alcatel N.V. | Asynchronous time division communication system |
| US5007070A (en) * | 1989-10-31 | 1991-04-09 | Bell Communications Research, Inc. | Service clock recovery circuit |
| EP0560020A2 (fr) * | 1992-03-13 | 1993-09-15 | International Business Machines Corporation | Fonction de traitement de signaux numériques ressemblant à une pile FIFO |
Non-Patent Citations (2)
| Title |
|---|
| "PROGRAMMABLE HIGH PERFORMANCE MEMORY BUFFER", IBM TECHNICAL DISCLOSURE BULLETIN, vol. 36, no. 10, 1 October 1993 (1993-10-01), pages 569/570, XP000412489 * |
| CIVANLAR M R ET AL: "A practical system for MPEG-2-based video-on-demand over ATM packet networks and the WWW", SIGNAL PROCESSING. IMAGE COMMUNICATION, vol. 8, no. 3, April 1996 (1996-04-01), pages 221-227, XP004047066 * |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1600966A2 (fr) * | 2004-05-20 | 2005-11-30 | Samsung Electronics Co., Ltd. | Support d'enregistrement optique, appareil et procédé d'enregistrement/de reproduction et support d'enregistrement avec programme pour exécuter la procédé |
| EP1600966A3 (fr) * | 2004-05-22 | 2006-02-08 | Samsung Electronics Co., Ltd. | Support d'enregistrement optique, appareil et procédé d'enregistrement/de reproduction et support d'enregistrement avec logicielle pour exécuter la procédé |
| US7539919B2 (en) | 2004-05-22 | 2009-05-26 | Samsung Electronics Co., Ltd. | Optical recording medium, apparatus and method of recording/reproducing data thereon/therefrom, and computer-readable recording medium storing program to perform the method |
| US7823042B2 (en) | 2004-05-22 | 2010-10-26 | Samsung Electronics Co., Ltd. | Optical recording medium, apparatus and method of recording/reproducing data thereon/therefrom, and computer-readable recording medium storing program to perform the method |
| US7945837B2 (en) | 2004-05-22 | 2011-05-17 | Samsung Electronics Co., Ltd. | Optical recording medium, apparatus and method of recording/reproducing data thereon/therefrom, and computer-readable recording medium storing program to perform the method |
| US8522108B2 (en) | 2004-05-22 | 2013-08-27 | Samsung Electronics Co., Ltd. | Optical recording medium, apparatus and method of recording/reproducing data thereon/therefrom, and computer-readable recording medium storing program to perform the method |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2761494B1 (fr) | 1999-12-03 |
| US6356611B1 (en) | 2002-03-12 |
| JPH10334588A (ja) | 1998-12-18 |
| EP0867801A1 (fr) | 1998-09-30 |
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