FR2749459A1 - Procede et systeme de mise en forme numerique de faisceaux - Google Patents
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Abstract
Un système de mise en forme numérique de faisceaux comporte un réseau d'unités de calcul (60-76) permettant de pondérer des signaux entrants et une pluralité de processeurs d'addition (80-84) permettant de générer des signaux de sortie qui représentent des sommes pondérées correspondant à des lignes du réseau. Le système de mise en forme numérique de faisceaux peut être incorporé dans un émetteur ou dans un récepteur utilisé dans un système de télécommunication radiofréquence.
Description
Titre Procédé et système de mise en forme numérique de faisceaux
Inventions apparentées La présente invention est apparentée aux inventions suivantes qui sont attribuées aux
cessionnaires de la présente invention.
(1) "Logarithm/Inverse-Logarithm Converter Utilizing Linear Interpolation and Method of Using Same", présentant le numéro de série 08/391 880, enregistrée le 22 février 1995; (2) "Logarithm/Inverse-Logarithm Converter Utilizing a Truncated Taylor Series and Method of Use Thereof", présentant le numéro de série 08/381 167, enregistrée le 31 janvier 1995; (3) "Logarithm/Inverse-Logarithm Converter and Method of Using Same", présentant le numéro de série 08/381 368, enregistrée le 31 janvier 1995; et (4) "Logarithm/Inverse-Logarithm Converter Utilizing Second-Order Term and Method of Using Same", présentant le numéro de série 08/382 467, enregistrée
le 31 janvier 1995.
L'objet des inventions apparentées mentionnées ci-
dessus est incorporé en tant que référence dans la
description de la présente invention.
Domaine technique La présente invention concerne de façon générale le traitement des signaux dans des systèmes de communication d'ondes émises et, plus précisément, un système d'antennes de mise en forme de faisceaux. Arrière-plan de l'invention L'environnement électromagnétique devient de plus en plus dense du fait de la prolifération des dispositifs de communication personnelle sans fil, tels que les dispositifs d'appel de personnes et téléphones cellulaires. De plus en plus d'informations et de complexité sont exigées des systèmes de communication sans fil, ce qui nécessite des performances accrues des antennes. La mise en forme numérique de faisceaux est une technique puissante permettant d'augmenter les
performances des antennes.
Les principes de base de la mise en forme numérique de faisceaux ont été décrits dans la littérature. Voir par exemple "Digital Beam forming Antennas An Introduction", de Hans Steyskal, Microwave Journal, janvier 1987. En général, un dispositif de mise en forme numérique de faisceaux fonctionne conjointement avec une antenne réseau à commande de phase afin d'améliorer la qualité globale des signaux de donnée émis. Dans un récepteur, un front d'onde émis qui se heurte à une antenne réseau fait que les signaux reçus au niveau de plusieurs éléments d'antenne ont des phases différentes du fait de l'angle formé par le front d'onde et le réseau. Le dispositif de mise en forme numérique de faisceaux compense ce déphasage et additionne les différents signaux des éléments de sorte que le rapport signal/bruit maximum est obtenu à sa sortie. Dans le sens de l'émission, le fonctionnement du dispositif de mise en forme de faisceaux peut être inversé, de sorte que le signal transmis peut circuler dans n'importe quel sens souhaité en appliquant les déphasages appropriés à chacun des signaux des éléments. Bien que de nombreuses techniques de mise en forme numérique de faisceaux aient été mises au point, les systèmes actuels d'antennes de mise en forme numérique de faisceaux ne présentent pas les performances de calcul requises par de nombreuses applications de systèmes de communication. En conséquence, il y a un besoin pour un système de mise en forme numérique de faisceaux qui assure une capacité de calcul de haute
performance à un faible coût.
Brève description des dessins
L'invention est présentée en détails dans les
revendications jointes. Toutefois, d'autres
caractéristiques de l'invention apparaîtront plus clairement et l'invention sera mieux comprise en
faisant référence à la description détaillée suivante
prise conjointement avec les dessins joints parmi lesquels: la figure 1 est un schéma fonctionnel d'un récepteur qui incorpore un système de mise en forme
numérique de faisceaux.
La figure 2 est un schéma fonctionnel d'un émetteur qui incorpore un système de mise en forme
numérique de faisceaux.
La figure 3 est un schéma fonctionnel d'un dispositif de mise en forme numérique de faisceaux qui est conforme à un mode de réalisation de la présente invention. La figure 4 est un schéma fonctionnel représentant un premier mode de réalisation d'une unité de calcul pouvant être utilisée dans le dispositif de mise en
forme numérique de faisceaux de la figure 3.
La figure 5 est un schéma fonctionnel représentant un deuxième mode de réalisation d'une unité de calcul pouvant être utilisée dans le dispositif de mise en
forme numérique de faisceaux de la figure 3.
La figure 6 est un schéma fonctionnel représentant un troisième mode de réalisation d'une unité de calcul pouvant être utilisée dans le dispositif de mise en
forme numérique de faisceaux de la figure 3.
La figure 7 est un schéma fonctionnel représentant un premier mode de réalisation d'un processeur d'addition pouvant être utilisé dans le dispositif de
mise en forme numérique de faisceaux de la figure 3.
La figure 8 est un schéma fonctionnel représentant un deuxième mode de réalisation d'un processeur d'addition pouvant être utilisé dans le dispositif de
mise en forme numérique de faisceaux de la figure 3.
La figure 9 est un schéma fonctionnel d'un dispositif de mise en forme numérique de faisceaux qui est conforme à un deuxième mode de réalisation de la
présente invention.
La figure 10 est un organigramme illustrant un procédé d'utilisation du système de mise en forme numérique de faisceaux de la figure 3 dans un récepteur. La figure 11 est un organigramme illustrant un procédé d'utilisation du système de mise en forme
numérique de faisceaux de la figure 3 dans un émetteur.
La figure 12 est un organigramme illustrant un procédé d'utilisation du dispositif de mise en forme numérique de faisceaux de la figure 9 dans un récepteur. La figure 13 est un organigramme illustrant un procédé d'utilisation du dispositif de mise en forme numérique de faisceaux de la figure 9 dans un récepteur.
Description détaillée d'un mode de réalisation préféré
Un avantage de la présente invention est qu'elle propose un système de mise en forme numérique de faisceaux qui permet, de manière économique, d'offrir les performances de calculs intensifs requises par les antennes réseau à commande de phase numériques modernes. Un autre avantage de la présente invention est qu'elle propose un procédé et un système de mise en forme de faisceaux pouvant mettre en forme ou rendre nuls de multiples faisceaux, de façon à pouvoir
s'adapter.
La figure 1 est un schéma fonctionnel d'un récepteur d'antenne réseau qui incorpore un dispositif de mise en forme numérique de faisceaux 32 qui est conforme à un mode de réalisation de la présente invention. Le récepteur comporte une antenne réseau 20, un ou plusieurs modules de réception 26, un ou plusieurs convertisseurs analogique-numérique (A/N) 28, le dispositif de mise en forme numérique de faisceaux
32 et un module de commande numérique de faisceaux 34.
L'antenne réseau 20 comporte des éléments 22 placés dans un réseau linéaire. Les signaux radiofréquence (RF) reçus sont détectés et numérisés au niveau de l'élément. Les signaux reçus présentent en général des amplitudes égales mais des phases différentes au niveau de chaque élément. Les signaux peuvent représenter un nombre quelconque de voies de communication. En réponse aux signaux reçus, les modules de réception 26 génèrent des signaux analogiques. Les modules de réception 26 remplissent les fonctions d'abaissement de fréquence, de filtrage et d'amplification afin d'obtenir un niveau de puissance adapté au convertisseur A/N 28. Les informations de phase concernant les signaux émis sont préservées par l'intermédiaire une composante en phase (I) et en quadrature (Q) contenue dans le signal analogique. Les composantes I et Q représentent respectivement les parties réelle et imaginaire du signal analogique complexe. Il existe de préférence une correspondance de un à un entre les éléments 22 et les modules de
réception 26.
Les convertisseurs A/N 28 échantillonnent et numérisent les signaux analogiques afin de produire des signaux numériques. Chaque convertisseur A/N se consacre au traitement des signaux produits par un élément du réseau respectif. Après la conversion A/N, les signaux numériques sont introduits dans le dispositif de mise en forme numérique de faisceaux 32 qui calcule les sommes pondérées Yi représentant les faisceaux de produit scalaire. En général, un faisceau de produit scalaire représente une voie de
communication unique.
Le module de commande numérique de faisceaux 34 fait passer les valeurs de pondération Wij dans le
dispositif de mise en forme numérique de faisceaux 32.
En utilisant un algorithme approprié, le module de commande numérique de faisceaux 34 détermine, de façon à pouvoir s'adapter, les pondérations appropriées. Ceci peut être effectué à une vitesse relativement lente par rapport au débit de données global du système d'antenne. La figure 2 est un schéma fonctionnel d'un émetteur d'antenne réseau qui incorpore un dispositif de mise en forme numérique de faisceaux 40 qui est conforme à un mode de réalisation de la présente invention. L'émetteur comporte le dispositif de mise en forme numérique de faisceaux 40, un module de commande numérique de faisceaux 42, un ou plusieurs convertisseurs numérique-analogique (N/A) 44, un ou
plusieurs modules d'émission 46 et l'antenne réseau 20.
Les signaux entrants qui représentent une ou plusieurs voies sont envoyés au dispositif de mise en forme numérique de faisceaux 40 et au module de commande numérique de faisceaux 42. Les signaux entrants comportent des informations de phase (composantes I et Q) pour chaque voie. Le dispositif de mise en forme numérique de faisceaux produit des sommes pondérées qui correspondent aux éléments 22 de
l'antenne réseau 20.
Le module de commande numérique de faisceaux 42 fait passer les pondérations Wij dans le dispositif de mise en forme numérique de faisceaux 40. En utilisant un algorithme approprié, le module de commande numérique de faisceaux 42 détermine, de façon à pouvoir
s'adapter, les pondérations appropriées.
Les convertisseurs N/A 44 convertissent les signaux de sortie numériques du dispositif de mise en forme de faisceaux 40 en des signaux analogiques correspondants. Les modules d'émission 46 génèrent des signaux qui peuvent être émis en réponse aux signaux analogiques. Les modules d'émission 46 remplissent les fonctions de changement de fréquence, de filtrage et d'amplification. Les signaux pouvant être émis sont ensuite transmis au moyen des éléments 22 de l'antenne
réseau 20.
Les systèmes d'antennes de mise en forme numérique de faisceaux représentés sur les figures 1 et 2 présentent un avantage par rapport aux antennes directives fixes classiques car elles peuvent séparer des faisceaux peu espacés, régler, de façon à les adapter, des modèles de faisceaux en réponse aux données entrantes et améliorer l'annulation de signaux
RF non souhaités.
La figure 3 est un schéma fonctionnel du dispositif de mise en forme numérique de faisceaux
selon un mode de réalisation de la présente invention.
Le dispositif de mise en forme de faisceaux comporte une pluralité d'unités de calcul (CU) 60-76 et une pluralité de processeurs d'addition 80-84. Les unités
de calcul 60-76 forment un réseau de processeurs.
Chaque colonne du réseau de processeurs reçoit un signal numérique correspondant xi. Après réception d'un signal numérique, chaque unité de calcul pondère indépendamment le signal afin de générer un signal pondéré. Les processeurs d'addition 80-84 fournissent un moyen permettant d'additionner des signaux pondérés générés par une ligne respective afin de produire des sorties yi. Par essence, chaque signal de sortie représente une somme pondérée se présentant sous la forme: n yi = wijxj o i = 1, 2,..., m. (1) j=1 L'équation (1) peut être considérée comme représentant la forme générale d'une transformation de Fourier discrète. Par conséquent, l'architecture du dispositif de mise en forme numérique de faisceaux se prête aux calculs parallèles à grande vitesse de
transformations de Fourier discrètes.
La figure 4 est un schéma fonctionnel représentant un premier mode de réalisation d'une unité de calcul pouvant être utilisée dans le dispositif de mise en forme numérique de faisceaux de la figure 3. L'unité de calcul comporte un multiplicateur 90 et un circuit de mémoire 92. L'unité de calcul pondère un signal numérique entrant en le multipliant par une valeur de pondération précalculée wij mémorisée dans le circuit de mémoire 92. La sortie du multiplicateur 90
représente le signal pondéré.
Le circuit de mémoire 92 peut être un moyen quelconque permettant de mémoriser des valeurs dont le contenu peut être mis à jour par le module de commande numérique de faisceaux 34, 42, comme une ROM (mémoire morte), EEPROM (mémoire morte programmable et effaçable électriquement), DRAM (mémoire à accès aléatoire dynamique) ou SRAM (mémoire à accès aléatoire
statique).
La figure 5 est un schéma fonctionnel représentant un deuxième mode de réalisation d'une unité de calcul pouvant être utilisée dans le dispositif de mise en forme numérique de faisceaux de la figure 3. Dans le présent mode de réalisation de l'unité de calcul, un signal entrant est pondéré en utilisant une
arithmétique de système de nombre logarithmique (LNS).
L'arithmétique fondée sur le LNS offre un avantage car des opérations de multiplication peuvent être effectuées avec des additionneurs plutôt qu'avec des multiplicateurs. Les circuits additionneurs numériques tendent à être bien plus petits que les circuits multiplicateurs comparables et la taille du réseau de processeurs de mise en forme de faisceaux peut donc être réduite en incorporant des unités de calculs
fondées sur le LNS.
L'unité de calcul fondée sur le LNS comporte un convertisseur logarithmique 100, un additionneur 102, un circuit de mémoire 104 et un convertisseur antilogarithmique (log-1) 106. Un signal entrant est d'abord converti en son signal logarithmique respectif par le convertisseur logarithmique 100. L'additionneur 102 additionne ensuite le signal logarithmique et une valeur de pondération, à laquelle a été appliqué un logarithme, provenant du circuit de mémoire 104 afin de produire une somme. La somme est ensuite convertie en le signal pondéré par le convertisseur
antilogarithmique 106.
Le convertisseur logarithmique 100 et le convertisseur antilogarithmique 106 peuvent être mis en oeuvre en utilisant l'un quelconque des convertisseurs
décrits dans les demandes de brevet américaines co-
dépendantes des inventions apparentées identifiées ci-
dessus n 1-4.
La figure 6 est un schéma fonctionnel représentant un troisième mode de réalisation d'une unité de calcul pouvant être utilisée dans le dispositif de mise en forme numérique de faisceaux de la figure 3. Le présent mode de réalisation de l'unité de calcul a pour objectif de pondérer des signaux complexes. Dans de nombreuses applications, les composantes I et Q des signaux numériques complexes sont représentées par une paire de mots de 3 bits. Bien qu'elle ne se limite pas à de petites longueurs de mots, l'unité de calcul de la figure 6 offre un avantage dans ce type d'applications car elle requiert moins de puissance et moins d'espace lorsqu'elle est mise en oeuvre en utilisant un circuit intégré. L'unité de calcul comporte un premier commutateur , un premier circuit de mémoire 112, un deuxième commutateur 114, un deuxième circuit de mémoire 116, un soustracteur 118 et un additionneur 120. La première mémoire 112 mémorise des premières valeurs précalculées qui sont fondées sur un poids imaginaire Wi. La deuxième mémoire 116 mémorise des deuxièmes valeurs
précalculées qui sont fondées sur un poids réel Wr.
L'objectif de l'unité de calcul est de multiplier deux nombres complexes: (I + iQ)(Wr + iWi) = (IWr - QWi) + i(IWi + QWr) (2) Par essence, l'unité de calcul calcule la partie droite de l'équation (2). La première mémoire 112 mémorise les valeurs précalculées IWi et QWi, alors que la deuxième mémoire 116 mémorise les valeurs précalculées IWr et QWr. Il semblera évident aux spécialistes de la technique que le fait d'utiliser des mots de 3 bits pour représenter les composantes et les poids complexes requerrait que chaque mémoire mémorise huit mots de 6 bits. Le premier commutateur 110 fournit un moyen permettant d'adresser le premier circuit de mémoire en utilisant la composante I ou Q pour choisir l'une des premières valeurs précalculées en tant que première sortie du circuit de mémoire. Le deuxième commutateur 114 fournit un moyen permettant d'adresser la deuxième mémoire 116 en utilisant la composante I ou Q pour choisir l'une des deuxièmes valeurs précalculées en
tant que deuxième sortie du circuit de mémoire.
Le soustracteur 118 soustrait la première sortie de mémoire de la deuxième sortie de mémoire afin de générer la composante en phase pondérée (IWr QWi) qui
est ensuite incluse dans le signal pondéré.
L'additionneur 120 additionne la première sortie de mémoire et la deuxième sortie de mémoire afin de générer la composante en quadrature pondérée (IWi +
QWr) qui est également incluse dans le signal pondéré.
Dans un mode de réalisation de l'unité de calcul, le soustracteur 118 comporte un additionneur capable d'additionner des nombres de complément à deux. Les valeurs précalculées sont mémorisées dans la mémoire en tant que valeurs de complément à deux, ou des circuits logiques supplémentaires sont placés dans l'unité de calcul afin de convertir les valeurs précalculées en
leurs valeurs de complément à deux respectives.
De préférence, le soustracteur 118 comporte un additionneur dont l'entrée de report est fixée à un et des inverseurs afin de former la valeur de complément à un de la deuxième sortie de mémoire. L'additionneur utilise de façon efficace la valeur de complément à deux de la deuxième sortie de mémoire en additionnant
l'entrée de report et la valeur de complément à un.
La figure 7 est un schéma fonctionnel représentant un premier mode de réalisation d'un processeur d'addition pouvant être utilisé dans le dispositif de mise en forme numérique de faisceaux de la figure 3. Ce mode de réalisation particulier du processeur d'addition comprend un arbre d'addition 130. L'arbre d'addition 130 comporte des additionneurs qui sont reliés d'une façon qui permet à trois ou plus de
signaux d'entrée d'être additionnés simultanément.
Lorsqu'on utilise la topologie en arbre d'addition illustrée par la figure 7, N-1 additionneurs sont nécessaires pour additionner N entrées. En référence à l'exemple représenté sur la figure 7, huit signaux d'entrée peuvent être reçus en même temps et sept additionneurs sont donc nécessaires dans l'arbre d'addition 130. Si on souhaite additionner un plus grand nombre de signaux d'entrée, plus d'additionneurs sont nécessaires. Par exemple, afin d'additionner 128 signaux d'entrée, l'arbre d'addition nécessite 127 additionneurs. L'arbre d'addition 130 offre un avantage car il n'impose pas de retard pour fournir les sommes
en sortie.
La figure 8 est un schéma fonctionnel représentant un deuxième mode de réalisation d'un processeur d'addition pouvant être utilisé dans le dispositif de mise en forme numérique de faisceaux de la figure 3. Le présent mode de réalisation de processeur d'addition comporte une pluralité d'additionneurs 140-148, une pluralité de circuits à retard 150-154 et un additionneur en cascade 156. Bien que cette topologie de processeur d'addition puisse nécessiter plus de temps pour générer une somme finale qu'un arbre d'addition comparable, elle nécessite moins d'espace
lorsqu'elle est mise en oeuvre dans un circuit intégré.
Chacun des additionneurs 140-148 additionne des signaux pondérés provenant d'un groupe d'unités de calcul se trouvant dans une même ligne afin de produire un signal d'addition pondéré. Un additionneur peut comporter un moyen quelconque permettant d'additionner des signaux pondérés, comme un arbre d'addition ou un accumulateur qui additionne des entrées de façon séquentielle. Les circuits à retard 150- 154 produisent des signaux retardés en mettant les signaux d'addition pondérés en mémoire tampon pendant une durée prédéterminée. En général, les signaux pondérés sont produits aux sorties de l'additionneur à peu près en même temps. Afin d'additionner correctement les signaux pondérés, il faut retarder les signaux pondérés qui sont générés dans la partie située en aval d'une ligne du processeur. Le retard est fonction de la position du groupe d'unités de calcul dans les colonnes du processeur. L' additionneur en cascade 156 comporte deux ou plus d'additionneurs 158-164 montés en cascade afin d'additionner les signaux retardés et les deux premières sommes pondérées. La sortie de 1' additionneur en cascade 156 représente la somme totale de tous les signaux pondérés dans une ligne de
processeurs donnée.
La figure 9 est un schéma fonctionnel d'un dispositif de mise en forme numérique de faisceaux qui est conforme à un deuxième mode de réalisation de la présente invention. Le présent mode de réalisation du dispositif de mise en forme de faisceaux comporte un convertisseur logarithmique 170, une pluralité d'unités de calcul 172-188, un convertisseur antilogarithmique
190 et une pluralité de processeurs d'addition 192-196.
Les unités de calcul 172-188 forment un réseau de processeurs. Les signaux numériques entrants sont d'abord convertis en des signaux logarithmiques par le convertisseur logarithmique 170. Chaque colonne du réseau de processeurs reçoit un signal logarithmique correspondant. Après réception d'un signal logarithmique, chaque unité de calcul pondère individuellement le signal afin de générer un signal d'addition. Les signaux d'addition sont ensuite convertis en des signaux pondérés par le convertisseur antilogarithmique 190. Pour chaque ligne de processeurs, les signaux pondérés sont respectivement additionnés par l'un des processeurs d'addition 192-196
afin de générer un signal de sortie.
Le convertisseur logarithmique 170 et le convertisseur antilogarithmique 190 peuvent être mis en oeuvre en utilisant l'un des convertisseurs décrits dans les demandes de brevet américaines co- dépendantes
des inventions apparentées identifiées ci-dessus 1-4.
La figure 10 est un organigramme qui illustre un procédé d'utilisation du dispositif de mise en forme numérique de faisceaux de la figure 3 dans un récepteur. A la case 200, les signaux émis entrants sont abaissés en fréquence de sorte que les signaux sont convertis en signaux analogiques. A la case 202, les signaux analogiques sont échantillonnés et numérisés pour donner des signaux numériques. A la case 204, les signaux numériques sont répartis dans le réseau d'unités de calcul. Ensuite, à la case 206, les signaux numériques sont pondérés afin de générer les signaux pondérés. A la case 208, les signaux pondérés sont respectivement additionnés pour chacune des lignes du
processeur, ce qui produit les signaux de sortie.
En référence à la case 206, les signaux numériques peuvent être pondérés en fonction d'une ou plusieurs valeurs précalculées qui sont récupérées dans un circuit de mémoire. Ceci peut être accompli en multipliant les signaux numériques par les valeurs de pondération. Les valeurs mémorisées sont précalculées à partir du signal numérique et peuvent être mises à jour à différents moments afin de modifier par adaptation la
pondération des signaux numériques.
La figure 11 est un organigramme qui illustre un procédé d'utilisation du dispositif de mise en forme
numérique de faisceaux de la figure 3 dans un émetteur.
Ce procédé incorpore les étapes décrites conjointement
avec les cases 204-208 de la figure 10.
A la case 210, les signaux de sortie numériques du dispositif de mise en forme de faisceaux sont convertis en signaux analogiques. A la case 212, les signaux analogiques sont transposés en fréquence de sorte que les signaux sont convertis en signaux pouvant être émis
et transmis au moyen d'une antenne réseau.
La figure 12 est un organigramme qui illustre un procédé d'utilisation du dispositif de mise en forme numérique de faisceaux de la figure 9 dans un récepteur. Ce procédé incorpore les étapes décrites
conjointement avec les cases 200-204 de la figure 10.
A la case 220, les signaux numériques sont convertis en signaux logarithmiques. A la case 222, les signaux logarithmiques sont répartis dans le réseau d'unités de calcul. Ensuite, à la case 224, les signaux logarithmiques sont additionnés aux valeurs de pondération converties par logarithme afin de générer les signaux d'addition. A la case 226, une conversion antilogarithmique est appliquée aux signaux d'addition afin de produire les signaux pondérés. A la case 228, les signaux pondérés sont respectivement additionnés selon les lignes du processeur afin de générer les
signaux de sortie.
La figure 13 est un organigramme qui illustre un procédé d'utilisation du dispositif de mise en forme
numérique de faisceaux de la figure 9 dans un émetteur.
Ce procédé incorpore les étapes décrites conjointement
avec les cases 220-228 de la figure 12.
A la case 230, les signaux de sortie numériques du dispositif de mise en forme de faisceaux sont convertis en signaux analogiques. A la case 232, les signaux analogiques sont transposé en fréquence de sorte que les signaux sont convertis en signaux pouvant être émis
et transmis au moyen d'une antenne réseau.
En résumé, le présent document a décrit un concept ainsi que plusieurs modes de réalisation, dont le mode de réalisation préféré, d'un procédé et d'un système de mise en forme numérique de faisceaux pouvant être utilisés pour améliorer la performance des systèmes d'antennes réseau. Puisque plusieurs modes de réalisation des procédés et des systèmes décrits dans le présent document utilisent des réseaux d'unités de calcul, ils peuvent effectuer un très grand nombre d'opérations parallèles qui permettent d'augmenter considérablement les performances du système. D'autres modes de réalisation de la présente invention utilisent une arithmétique fondée sur le LNS qui permet de réduire la taille globale du réseau d'unités de calcul lorsqu'il est mis en oeuvre en utilisant des circuits
logiques numériques.
Bien que des modes de réalisation spécifiques de la présente invention aient été représentés et décrits, les spécialistes de la technique comprendront facilement que l'invention décrite peut être modifiée de plusieurs façons et peut utiliser de nombreux modes de réalisation autres que le mode préféré
spécifiquement décrite ci-dessus.
Par conséquent, l'objectif des revendications
jointes est de couvrir toutes les modifications de l'invention qui restent dans le véritable esprit et la
portée de l'invention.
Claims (10)
1. Processeur permettant la mise en forme de faisceaux d'une pluralité de voies dans un système de télécommunication, le processeur étant couplé, de façon à fonctionner, à une antenne réseau et réagissant à une pluralité de signaux de voie, comprenant: une pluralité d'unités de calcul formant un réseau ayant une pluralité de lignes et une pluralité de colonnes, chacune des colonnes pondérant l'un des signaux de voie pour générer une pluralité de signaux pondérés; et un moyen d'addition permettant de générer une pluralité de signaux de sortie en réponse aux signaux pondérés.
2. Processeur selon la revendication 1, dans lequel le moyen d'addition comprend: une pluralité d'additionneurs permettant de générer une pluralité de signaux d'addition pondérés, chacun des additionneurs additionnant les signaux pondérés qui correspondent à un groupe d'unités dans une même ligne afin de produire l'un des signaux d'addition pondérés; une pluralité de circuits à retard permettant de produire une pluralité de signaux retardés, chacun des circuits à retard mettant l'un des signaux d'addition pondérés en mémoire tampon pour une durée prédéterminée qui est fonction de la pluralité de colonnes; et une pluralité d' additionneurs en cascade, chacun des additionneurs en cascade additionnant les signaux retardés provenant d'une ligne correspondante pour
générer l'un des signaux de sortie.
3. Processeur de mise en forme de faisceaux d'une pluralité de voies dans un système de télécommunication, le processeur étant couplé, de façon à fonctionner, à une antenne réseau et réagissant à une pluralité de signaux de voie, comprenant: un moyen logarithmique permettant de convertir la pluralité de signaux de voie en une pluralité de signaux logarithmiques; une pluralité d'unités de calcul, formant un réseau ayant une pluralité de lignes et une pluralité de colonnes, permettant de générer une pluralité de signaux d'addition en réponse aux signaux logarithmiques; et un moyen d'addition permettant de générer une pluralité de signaux de sortie fondés sur les signaux d'addition.
4. Processeur selon la revendication 3, comprenant en outre: un moyen antilogarithmique permettant de générer une pluralité de signaux pondérés en réponse aux
signaux d'addition.
5. Processeur selon la revendication 1 ou 3, dans lequel au moins l'une des unités de calcul comprend: un circuit de mémoire permettant de mémoriser une pluralité de valeurs de pondération précalculées; et un moyen permettant de récupérer dans le circuit de mémoire au moins une valeur précalculée en réponse
aux signaux de voie.
6. Processeur selon la revendication 1 ou 3, dans lequel le moyen d'addition comprend: une pluralité d'arbres d'addition permettant de générer la pluralité de signaux de sortie, chacun des arbres d'addition générant l'un des signaux de sortie en fonction des sorties à partir d'une des lignes des
unités de calcul.
7. Processeur selon la revendication 1 ou 3, pouvant être utilisé dans un récepteur, comprenant en outre: une pluralité de modules de réception, couplée, de façon à fonctionner, à une pluralité correspondante d'éléments inclus dans l'antenne réseau, permettant d'abaisser la fréquence d'une pluralité de signaux émis de façon à les convertir en une pluralité de signaux analogiques; et
une pluralité de convertisseurs analogique-
numérique permettant d'échantillonner et numériser la pluralité de signaux analogiques afin de produire la
pluralité de signaux de voie.
8. Processeur selon la revendication 1 ou 3, pouvant être utilisé dans un émetteur, comprenant en outre:
une pluralité de convertisseurs numérique-
analogique permettant de générer une pluralité de signaux analogiques, chacun des convertisseurs numérique-analogique convertissant l'un des signaux de sortie en l'un des signaux analogiques; et une pluralité de modules d'émission correspondant aux convertisseurs numérique-analogique permettant de transposer en fréquence les signaux analogiques de façon à les convertir en une pluralité de signaux pouvant être émis et transmis au moyen d'une pluralité
d'éléments inclus dans l'antenne réseau.
9. Procédé de mise en forme de faisceaux d'une pluralité de voies dans un système de télécommunication, comprenant les étapes de: répartition d'une pluralité de signaux de voie dans une pluralité d'unités de calcul formant un réseau ayant une pluralité de lignes et une pluralité de colonnes; pondération des signaux de voie afin de générer une pluralité de signaux pondérés; et génération d'une pluralité de signaux de sortie, chacun des signaux de sortie étant généré en additionnant les signaux pondérés correspondant à l'une
respective des lignes.
10. Procédé selon la revendication 9, dans lequel l'étape de pondération comporte les sous-étapes suivantes: conversion de la pluralité de signaux de voie en une pluralité de signaux logarithmiques; addition de la pluralité de signaux logarithmiques et d'une pluralité de valeurs de pondération antilogarithmiques afin de générer une pluralité de signaux d'addition; et exécution d'une conversion antilogarithmique sur la pluralité de signaux d'addition afin de produire la
pluralité de signaux pondérés.
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