FR2748872A1 - Synthetiseur de frequence a boucle a verrouillage de phase a division fractionnaire multiple - Google Patents
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Abstract
Le synthétiseur de fréquence selon l'invention comprend une boucle unique à accrochage de phase pilotée par une horloge de référence (5) constituée par un oscillateur commandé en tension (1), un diviseur programmable à rang M variable (2), un comparateur de phase (3), et un filtre de boucle (4). Il comprend un nombre déterminé n de structures à division fractionnaire (61 ... 6n ) réalisant chacune un pas de fréquence Pi xFRéf , inférieur à la fréquence de référence FRéf . Chaque structure à division fractionnaire est couplée en parallèle avec le diviseur programmable (2) pour ajouter au rang de division M des incréments fractionnaires Pi tel que le rapport entre la fréquence fourni par l'oscillateur FVCO et la fréquence de référence FRéf soit défini en fonction des incréments pi par la relation FVCO = (M + SIGMA|n1 Pi ) FRéf Application: Tout type de produits ou systèmes nécessitant un synthétiseur, notamment les systèmes de transmission à évasion de fréquence.
Description
Synthétiseur de fréquence å boucle à verrouillage
de phase à division fractionnaire multiple
La présente invention concerne un synthétiseur de fréquence à boucle à verrouillage de phase à division fractionnaire multiple.
de phase à division fractionnaire multiple
La présente invention concerne un synthétiseur de fréquence à boucle à verrouillage de phase à division fractionnaire multiple.
Un synthétiseur à boucle à verrouillage de phase comprend, classiquement de façon décrite par exemple dans le livre de U. L. ROHDE intitulé "Digital PLL frequency synthetizers
Theory and Design 1983 Prentice Hall lnc. Englewood Cliffs, un oscillateur commandé en tension, un diviseur de modulo variable, un comparateur de phase, une horloge pilote fournissant une fréquence de référence FRéf et éventuellement un filtre de boucle. Lorsque l'asservissement de la boucle est réalisé, si M désigne la valeur affichée sur le. diviseur, la fréquence de sortie FVco de I'oscillateur commandé en tension vaut M fois la valeur de la fréquence de référence FRéf. Lorsque la valeur M affichée sur le diviseur M varie, les fréquences synthétisées obtenues varient au pas de la fréquence de référence FRéf dans les limites de fonctionnement de ltoscillateur commandé en tension.
Theory and Design 1983 Prentice Hall lnc. Englewood Cliffs, un oscillateur commandé en tension, un diviseur de modulo variable, un comparateur de phase, une horloge pilote fournissant une fréquence de référence FRéf et éventuellement un filtre de boucle. Lorsque l'asservissement de la boucle est réalisé, si M désigne la valeur affichée sur le. diviseur, la fréquence de sortie FVco de I'oscillateur commandé en tension vaut M fois la valeur de la fréquence de référence FRéf. Lorsque la valeur M affichée sur le diviseur M varie, les fréquences synthétisées obtenues varient au pas de la fréquence de référence FRéf dans les limites de fonctionnement de ltoscillateur commandé en tension.
Pour obtenir un pas de synthèse de fréquence inférieur à
FRéf, il est connu d'introduire une boucle à division frac tionnaire qui vient réaliser un incrément de fréquence égal à a
Q fois la fréquence de référence FRéf où Q est égal au quotient de la fréquence de référence par le pas de synthèse souhaité avec
O 4 a 4 Q-i.
FRéf, il est connu d'introduire une boucle à division frac tionnaire qui vient réaliser un incrément de fréquence égal à a
Q fois la fréquence de référence FRéf où Q est égal au quotient de la fréquence de référence par le pas de synthèse souhaité avec
O 4 a 4 Q-i.
Par un système accumulateur de phase numérique le rapport de division principal M est incrémenté d'une unité ceci a fois tous les Q cycles de référence. Le pas de synthèse est alors égal à la fréquence de référence divisé par Q.
L'avantage est qu'à performances comparables le nombre de pas M à afficher sur le diviseur est réduit et que le filtre de boucle a une fréquence de coupure plus élevée ce qui améliore la réponse de la boucle.
Cependant si le dispositif précédent convient bien pour la synthèse de fréquence, il ne convient plus pour les synthétiseurs modulés en fréquence ou en phase à partir d'une modulation introduite par exemple sur la fréquence de référence car il apparaît que le rythme maximal de cette modulation reste Ilmité à des valeurs faibles. D'autre part, les raies de synthèse qui apparaissent en sortie de l'oscillateur VCO et qui sont dues principalement à la gigue de phase du comparateur de phase ont des niveaux relativement importants qui donnent à ces synthétiseurs une pureté spectrale relativement médiocre.
Toutefois, en utilisant non plus une seule structure à division fractionnaire mais deux, comme cela apparaît décrit dans la demande de brevet français nO 2 426 358 ayant pour titre "Synthétiseur de fréquence à division directe à pas après virgule" il est possible d'améliorer de façon très sensible la pureté spectrale des synthétiseurs à division fractionnaire.
Seulement, pour certaines applications cette amélloration n'apparaît pas suffisante, notamment elle ne permet pas l'utili- sation de tels synthétiseurs dans les systèmes de transmission à évasion de fréquence rapide.
Le but de l'invention est de pallier les inconvénients précités.
A cet effet, l'invention a pour objet un synthétiseur de fréquence à boucle à verrouillage de phase à division fractionnaire multiple du type comprenant une boucle unique à accrochage de phase pilotée par une horloge de référence, constituée par un oscillateur commandé en tension, un diviseur programmable à rang M variable, un comparateur de phase, et un filtre de boucle caractérisé en ce qu'il comprend également un nombre déterminé n de structures à division fractionnaire réalisant chacune un pas de fréquence PixFRéf inférieur à la fréquence de référence FRéf, et en ce que chaque structure à division fractionnaire est couplée en parallèle avec le diviseur programmable pour ajouter au rang de division M des incréments fractionnaires Pi tel que le rapport entre la fréquence fourni par l'oscillateur FVco et la fréquence de référence FRéf soit défini en fonction des incréments pi par la relation
FVco = (M + Si Pi)FRéf
D'autres caractéristiques et avantages de l'invention apparaîtront ci-après à l'aide de la description qui suit faite en regard des dessins annexés qui représentent
- La figure 1 un schéma de principe d'un synthétiseur selon l'invention.
FVco = (M + Si Pi)FRéf
D'autres caractéristiques et avantages de l'invention apparaîtront ci-après à l'aide de la description qui suit faite en regard des dessins annexés qui représentent
- La figure 1 un schéma de principe d'un synthétiseur selon l'invention.
- La figure 2 l'architecture d'un synthétiseur selon l'invention capable de fonctionner dans une gamme de fréquences comprise entre 225 et 400 MHz.
- Les figures 3A et 3B deux modes de réalisation d'une boucle de division fractionnaire pour la commande d'un diviseur de tête de la figure 2.
- La figure 4 un graphe de comparaison du niveau théorique des raies de synthèse obtenues en synthèse fractionnaire simple et en synthèse fractionnaire multiple.
Le synthétiseur selon l'invention qui est représenté à la figure 1 comporte une boucle unique à accrochage de phase constituée par un oscillateur commandé en tension 1, un diviseur programmable à rang M variable 2, un comparateur de phase 3 et un filtre de boucle 4, l'ensemble des éléments précédents étant relié dans cet ordre en série. Une horloge pilote 5 fournissant une fréquence de référence FRéf alimente le comparateur de phase 3, pour déterminer, lorsque la boucle est accrochée sur la bonne fréquence, l'écart de phase existant entre le signal fourni par l'horloge 5 et le signal fourni par le diviseur 2. Il comporte également n structures à division fractionnaire 61 ...
6. à 6 qui réalisent chacune un pas de fréquence inférieur à la
i n
a fréquence FRéf de la forme Q x FRéf, où Q est égal à la division de la fréquence de référence par le pas de synthèse souhaité et a un nombre entier tel que O 4 a 4 Q-1.
i n
a fréquence FRéf de la forme Q x FRéf, où Q est égal à la division de la fréquence de référence par le pas de synthèse souhaité et a un nombre entier tel que O 4 a 4 Q-1.
En choisissant pour chaque division fractionnaire des nombres Q1, Q2 . Qn premiers entre eux 2 à 2 et a1
a an tels que
O 4 a1 # Q1 1 1
O < a2 # Q2 - 1
Oa # an # Qn - 1 le synthétiseur représenté à la figure 1 permet d'effectuer la synthèse de fréquences FVCO telles que FVCO = (M+al, a2 + .
a an tels que
O 4 a1 # Q1 1 1
O < a2 # Q2 - 1
Oa # an # Qn - 1 le synthétiseur représenté à la figure 1 permet d'effectuer la synthèse de fréquences FVCO telles que FVCO = (M+al, a2 + .
Q1 Q2
ai + ... + an )FRéf
Qi Qn
= (M+n/zlPi)FRéf
où Pi = ai
Qi
avec un pas de synthèse égal au quotient de la fréquence de référence FRéf par le produit des nombres entiers Q1, Q2 ...
ai + ... + an )FRéf
Qi Qn
= (M+n/zlPi)FRéf
où Pi = ai
Qi
avec un pas de synthèse égal au quotient de la fréquence de référence FRéf par le produit des nombres entiers Q1, Q2 ...
Dans ces conditions le diviseur 2 est incrémenté d'une unité a1 fois tous les Q1 cycles de référence, a2 fois tous les Q2 cycles de référence, . ai fois tous les Q1 cycles de référence et a n fois tous les Q n cycles de référence.
L'avantage de cette disposition est qu'elle permet une amélioration notable du niveau des raies de synthèse autour de la fréquence de sortie du synthétiseur par rapport à tous les dispositifs de synthèse à division fractionnaire connus de l'art antérieur. Dans l'exemple d'application du principe précédent à la réalisation d'un synthétiseur permettant de couvrir une bande de fréquences comprise entre 225 et 400 MHz, représenté à la figure 2, où les éléments homologues à ceux de la figure 1 sont représentés avec les mêmes références, le nombre de structures à division fractionnaires 61 à 64 est limité à 4 et le diviseur à rang variable 2 se compose d'un diviseur de tête 21 et d'un diviseur de queue 22. A la différence avec la figure 1 le synthétiseur comporte entre l'oscillateur 1 et le diviseur 2 un circuit 7 multiplieur par 4.
Dans cet exemple, la fréquence de référence FRéf 10,5 MHz. Le diviseur de tête 21 est un diviseur variable dont le rapport de division est ajustable par positionnement de O ou à 1 sur chacune de ses quatre entrées.
Chaque élément 61 à 64 est formé par un additionneur modulo un nombre entier Qi, programmable par des nombres entiers ai 4 Q1.
Dans l'exemple les modulos Qi des additionneurs 6 à 64 ont respectivement pour valeurs Q1 = 3, Q2 = 4, Q3 = 5 et
Q4 = 7 qui sont des nombres premiers entre eux.
Q4 = 7 qui sont des nombres premiers entre eux.
Le pas de synthèse est alors de 10,5MHz = 25 KHz en sortie du circuit 7 multiplleur 4 et par
3x4x5x7 conséquent de 6,25 KHz pour ltoscillateur 1.
3x4x5x7 conséquent de 6,25 KHz pour ltoscillateur 1.
En application de la relation (1)
= 3,5 MHz, Qi
FRéf = 2,625 MHz,
Q2
FRéf = 2,1 MHz
Q3 et Q4 = 1,5 MHz
Le plus petit pas de synthèse, soit 25 KHz en sortie du circuit 7 multiplleur par 4 (6,25 KHz) en sortie de l'oscillateur 1 est obtenu en faisant l'opération: 1 x FRéf +4x FRéf +2 x FRéf +2x FRéf -2Fréf
Q2 Q3 Q1 Q7
soit 1x2, 625MHz+4x2, lMHz+2x3, 5MHz+2x1, 5MHz -21MHz=25KHz
Des exemples de réalisation des additionneurs O, 1, 2 modulo 3 et O, i . 6 modulo 7 pour la réalisation des additionneurs 61 à 64 sont montrés aux figures 3A et 3B. Ils comprennent des circuits additionneurs 81 à 84 du type de ceux connus sous la référence 74F283 commercialisés par les sociétés
National Semiconducteur ou Motorola. Ces circuits sont programmés par les nombres a. au moyen de circuits d'interface logiques 91 et 92. Un registre respectivement 101 et 102 placés en sortie des circuits diviseurs 82 et 84 permet de stocker à chaque incrément de la fréquence F Réf l'état du diviseur pour l'augmenter de la valeur ai à l'incrément suivant.
= 3,5 MHz, Qi
FRéf = 2,625 MHz,
Q2
FRéf = 2,1 MHz
Q3 et Q4 = 1,5 MHz
Le plus petit pas de synthèse, soit 25 KHz en sortie du circuit 7 multiplleur par 4 (6,25 KHz) en sortie de l'oscillateur 1 est obtenu en faisant l'opération: 1 x FRéf +4x FRéf +2 x FRéf +2x FRéf -2Fréf
Q2 Q3 Q1 Q7
soit 1x2, 625MHz+4x2, lMHz+2x3, 5MHz+2x1, 5MHz -21MHz=25KHz
Des exemples de réalisation des additionneurs O, 1, 2 modulo 3 et O, i . 6 modulo 7 pour la réalisation des additionneurs 61 à 64 sont montrés aux figures 3A et 3B. Ils comprennent des circuits additionneurs 81 à 84 du type de ceux connus sous la référence 74F283 commercialisés par les sociétés
National Semiconducteur ou Motorola. Ces circuits sont programmés par les nombres a. au moyen de circuits d'interface logiques 91 et 92. Un registre respectivement 101 et 102 placés en sortie des circuits diviseurs 82 et 84 permet de stocker à chaque incrément de la fréquence F Réf l'état du diviseur pour l'augmenter de la valeur ai à l'incrément suivant.
Le graphe de la figure 4 illustre la pureté spectrale obtenue avec un synthétiseur à synthèse fractionnaire multiple du type de celui représenté à la figure 2 comparée à celle qui peut être obtenue avec un synthétiseur fractionnaire simple. Ce graphique montre que pour les modulos Q1 = 3, Q2 = 4 Q3 = 5,
Q4 = 7 et un pas de synthèse P = 25 KHz conduisant à une
syn fréquence de référence FRéf = 10,5 MHz le niveau théorique des raies autour de la fréquence porteuse synthétisée chute successivement de 40 dB une première fois pour
F1 = Q1xQ2xQ3xPsyn = 1, 5 MHz, une deuxième fois pour
F2 Q1XQ2XPsyn = 300 KHz, une troisième fois pour
F3 = Q1Psyn = 75 KHZ et enfin une quatrième fois pour
F4 = P = 25 KHz. Avec une bande de synthèse à division syn fractionnaire simple, le niveau des raies entre le pas de synthèse 25 KHz et la fréquence porteuse synthétisée reste à
O dB, alors qu'avec la boucle représentée à la figure 2 celul-cl chute brutalement de 40 dB dès la fréquence 1,5 MHz.
Q4 = 7 et un pas de synthèse P = 25 KHz conduisant à une
syn fréquence de référence FRéf = 10,5 MHz le niveau théorique des raies autour de la fréquence porteuse synthétisée chute successivement de 40 dB une première fois pour
F1 = Q1xQ2xQ3xPsyn = 1, 5 MHz, une deuxième fois pour
F2 Q1XQ2XPsyn = 300 KHz, une troisième fois pour
F3 = Q1Psyn = 75 KHZ et enfin une quatrième fois pour
F4 = P = 25 KHz. Avec une bande de synthèse à division syn fractionnaire simple, le niveau des raies entre le pas de synthèse 25 KHz et la fréquence porteuse synthétisée reste à
O dB, alors qu'avec la boucle représentée à la figure 2 celul-cl chute brutalement de 40 dB dès la fréquence 1,5 MHz.
Claims (5)
1. Synthétiseur de fréquence à boucle à verrouillage de phase à division fractionnaire multiple du type comprenant une boucle unique à accrochage en phase pilotée par une horloge de référence (5) constituée par un oscillateur commandé en tension (1), un diviseur programmable à rang M variable (2), un comparateur de phase (3), un filtre de boucle (4) caractérisé en ce qu'il comprend également un nombre déterminé n de structures à division fractionnaire (61 ... 6n) réalisant chacune un pas de fréquence PixFRéf inférieur à la fréquence de référence FRéf, et en ce que chaque structure à division fractionnaire est couplée en parallèle avec le diviseur programmable (2) pour ajouter au rang de division M des incréments fractionnaires Pi tel que le rapport entre la fréquence fourni par I'oscillateur FVCO et la fréquence de référence FRéf soit défini en fonction des incréments pi par la relation
FVCO = (M + t Pi)FRéf
2. Synthétiseur selon la revendication 1 caractérisé en ce que chaque structure à division fractionnaire (61 ... 6n) effectue le produit de la fréquence de référence FRéf par un nombre fractionnaire Pi = qu avec O < ai <
Qi Q1 > les nombres Q1 étant des nombres entiers premiers entre eux.
3. Synthétiseur selon la revendication 2 caractérisé en ce qu'il comprend un pas de synthèse égal à la fréquence de référence FRéf divisé par le produit des nombres Qi.
4. Synthétiseur selon l'une quelconque des revendications 1 à 3 caractérisé en ce que les n structures à division fractionnaire (61 6n) comprennent chacune un diviseur modulo Qi à rang variable ai programmable.
5. Synthétiseur selon la revendication 4 caractérisé en ce que le rang de division M du diviseur programmable (2) de la boucle unique est augmenté d'une unité par chacune des n structures à division fractionnaire ai fois tous les modulo Q1 de chaque structure.
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Applications Claiming Priority (1)
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CA (1) | CA2049582A1 (fr) |
| DE (1) | DE4127385C2 (fr) |
| ES (1) | ES2105919B1 (fr) |
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| GB (1) | GB2319371B (fr) |
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