FR2745120A1 - Circuit integre comportant des plots conducteurs recouverts d'une couche barriere - Google Patents

Circuit integre comportant des plots conducteurs recouverts d'une couche barriere Download PDF

Info

Publication number
FR2745120A1
FR2745120A1 FR9601873A FR9601873A FR2745120A1 FR 2745120 A1 FR2745120 A1 FR 2745120A1 FR 9601873 A FR9601873 A FR 9601873A FR 9601873 A FR9601873 A FR 9601873A FR 2745120 A1 FR2745120 A1 FR 2745120A1
Authority
FR
France
Prior art keywords
barrier layer
iodized
integrated circuit
conductive
gold
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
FR9601873A
Other languages
English (en)
Inventor
Alain Larchevesque
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Solaic SA
Original Assignee
Solaic SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Solaic SA filed Critical Solaic SA
Priority to FR9601873A priority Critical patent/FR2745120A1/fr
Publication of FR2745120A1 publication Critical patent/FR2745120A1/fr
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/5328—Conductive materials containing conductive organic materials or pastes, e.g. conductive adhesives, inks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01327—Intermediate phases, i.e. intermetallics compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Le circuit intégré comporte au moins un plot conducteur (2) et une couche barrière (4) en polymère intrinsèquement conducteur recouvrant le plot (2).

Description

La présente invention concerne un circuit intégré comportant des plots conducteurs, notamment bien que non exclusivement des plots en aluminium.
On sait que les circuits intégrés sont généralement réalisés avec des plots en aluminium. Le problème de l'aluminium est qu'il s'oxyde très facilement au contact de l'air pour former une couche d'alumine isolante de sorte que la liaison électrique avec une piste conductrice déposée ultérieurement sur le plot présente une résistance incompatible avec les courants de très faible intensité généralement utilisés lors du fonctionnement d'un circuit intégré.
Afin d'éviter une oxydation du plot en aluminium et d'améliorer la liaison électrique avec une piste conductrice reliée au plot du circuit intégré on a envisagé de déposer sur le plot en aluminium une fine couche d'or.
Toutefois il s'avère que l'or ainsi que de nombreux métaux tels que l'argent tend à diffuser dans l'aluminium pour former un ensemble intermétallique d'or et d'aluminium qui est de nature cassante et qui peut parfois être de résistivité élevée. Durant les cycles thermiques qui sont généralement effectués pour la liaison des pistes conductrices avec les plots des circuits intégrés, la contrainte qui est générée dans les interfaces intermétalliques risque de provoquer des micro-craquelures affectant la liaison électrique entre la piste conductrice et le plot.
Afin d'empêcher la diffusion de l'or ou d'un autre métal très conducteur dans le plot en aluminium on a réalisé une couche barrière en titane ou en alliage de titane. Une telle couche barrière réduit considérablement la diffusion de l'or et permet donc d'obtenir des liaisons électriques de bonne qualité entre les pistes conductrices et les plots en aluminium d'un circuit intégré. Toutefois il s'est avéré à l'expérience que le titane a lui-même tendance à diffuser dans l'aluminium de sorte que les inconvénients liés à la diffusion de l'or finissent par survenir même lorsque les plots en aluminium du circuit intégré sont recouverts d'une couche barrière en titane ou en alliage de titane.
Par ailleurs, on connaît des polymères dits intrinsèquement conducteurs qui sont des matériaux organiques ne contenant aucune particule métallique et conduisant néanmoins l'électricité. Toutefois ces matériaux ne sont généralement pas utilisés dans l'industrie électronique, et en particulier dans l'industrie des circuits intégrés, en raison de leur très grande résistivité.
Selon l'invention on propose un circuit intégré comportant au moins un plot conducteur et une couche barrière en polymère intrinsèquement conducteur recouvrant chaque plot conducteur.
On a en effet constaté qu'en réalisant une couche barrière très mince en polymère intrinsèquement conducteur la très faible épaisseur de la couche barrière par rapport à sa surface sur le plot conducteur permettait d'obtenir une résistance de l'ordre d'un Ohm compatible avec les faibles intensités utilisées lors du fonctionnement des circuits intégrés.
Selon une version avantageuse de l'invention la couche barrière en polymère intrinsèquement conducteur est recouverte d'une couche d'or. On améliore ainsi la liaison électrique avec la piste conductrice reliée aux plots du circuit intégré en particulier lorsque cette piste conductrice est réalisée en polymère chargé de grains métalliques. Parallèlement on a constaté que la couche barrière en polymère intrinsèquement conducteur constituait un obstacle très efficace à la diffusion l'un dans l'autre de métaux différents, qu'il s'agisse de l'or ou des métaux constituant les pistes conductrices reliées aux plots lorsque celles-ci sont directement en contact avec la couche barrière.
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description qui suit d'un mode de réalisation particulier non limitatif de l'invention, en référence à la figure unique ci-jointe qui est une vue en coupe partielle très agrandie d'un circuit intégré au niveau d'un des plots de ce circuit intégré.
En référence à la figure, le circuit intégré comporte un substrat en silicium 1 convenablement dopé pour réaliser les circuits intégrés, et des plots en aluminium 2 dont un seul a été représenté sur la figure. La surface supérieure du circuit intégré est recouverte d'une couche de passivation isolante 3, parXexemple en oxyde de silicium, ou en polyimide qui recouvre le bord des plots 2.
Selon l'invention les plots en aluminium 2 sont recouverts d'une couche barrière 4 en polymère intrinsèquement conducteur. Parmi les polymères intrinsèquement conducteurs on peut par exemple utiliser les polymères suivants . polythiofènes, polyamines, copolymère de sulfone, polyéther-sulfone, polyéther-cétone, polyphénylène sulfuré, polyaniline iodée, polydiphénylamine iodée, polypyrole iodée, polythioprène iodé, vinylène iodé, bisthiofène iodé, polycrocomaine iodée.
Dans le mode de réalisation particulier illustré, la couche barrière en polymère intrinsèquement conducteur est elle-même recouverte d'une couche d'or 5 sur laquelle a été déposée une piste conductrice 6 réalisée en polymère chargé de grains métalliques, assurant une bonne conductivité.
La couche barrière en polymère intrinsèquement conducteur et la couche d'or sont de préférence déposées sur les plots du circuit intégré alors que celui-ci est encore sous forme de galette (wafer), la couche barrière en polymère intrinsèquement conducteur étant par exemple déposée par sérigraphie et la couche d'or par dépôt sous vide.
Bien entendu l'invention n'est pas limitée au mode de réalisation décrit et est susceptible de variantes de réalisation sans sortir du cadre de l'invention.
En particulier, bien que dans le mode de réalisation particulier décrit la couche barrière soit recouverte d'une couche d'or, on peut prévoir de relier directement la piste conductrice 6 à la couche barrière 4. On peut également prévoir une couche barrière subdivisée en plusieurs couches.
Bien que l'invention ait été décrite en liaison avec des plots en aluminium, elle s'applique à tous les cas où les plots et les pistes conductrices comportent des métaux différents susceptibles de diffuser l'un dans 1' autre.

Claims (4)

REVENDICATIONS
1. Circuit intégré comportant au moins un plot conducteur (2), caractérisé en ce qu'il comporte une couche barrière (4) en polymère intrinsèquement conducteur recouvrant chaque plot conducteur.
2. Circuit intégré selon la revendication 1, caractérisé en ce que la couche barrière (4) est recouverte d'une couche de métal conducteur.
3. Circuit intégré selon la revendication 2, caractérisé en ce que le métal conducteur est de l'or.
4. Circuit intégré selon l'une quelconque des revendications 1 à 3, caractérisé en ce que le polymère intrinsèquement conducteur est choisi dans le groupe comprenant les polymères suivants : polythiofènes, polyamines, copolymère de sulfone, polyéther-sulfone, polyéthercétone, polyphénylène sulfuré, polyaniline iodée, polydiphénylamine iodée, polypyrole iodée, polythioprène iodé, vinylène iodé, bisthiofène iodé, polycrocomaine iodée.
FR9601873A 1996-02-15 1996-02-15 Circuit integre comportant des plots conducteurs recouverts d'une couche barriere Pending FR2745120A1 (fr)

Priority Applications (1)

Application Number Priority Date Filing Date Title
FR9601873A FR2745120A1 (fr) 1996-02-15 1996-02-15 Circuit integre comportant des plots conducteurs recouverts d'une couche barriere

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR9601873A FR2745120A1 (fr) 1996-02-15 1996-02-15 Circuit integre comportant des plots conducteurs recouverts d'une couche barriere

Publications (1)

Publication Number Publication Date
FR2745120A1 true FR2745120A1 (fr) 1997-08-22

Family

ID=9489227

Family Applications (1)

Application Number Title Priority Date Filing Date
FR9601873A Pending FR2745120A1 (fr) 1996-02-15 1996-02-15 Circuit integre comportant des plots conducteurs recouverts d'une couche barriere

Country Status (1)

Country Link
FR (1) FR2745120A1 (fr)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1289013A1 (fr) * 2001-08-15 2003-03-05 Datamars SA Procédé pour appliquer une puce semiconductrice sur un substrat et assemblage ainsi obtneu
WO2006135643A1 (fr) * 2005-06-09 2006-12-21 Burgess Lester E Procede de revetement conducteur hybride pour connexion par montage electrique de puce de dispositif d'identification de frequence radio (rfid) sur une antenne composite

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62104142A (ja) * 1985-10-31 1987-05-14 Nec Corp 半導体装置
DE3702354A1 (de) * 1986-01-27 1987-07-30 Mitsubishi Electric Corp Halbleiterbauelement und verfahren zu dessen herstellung
EP0398485A1 (fr) * 1989-05-16 1990-11-22 Gec-Marconi Limited Procédé de formation d'une structure de soudure flip-chip pour dispositifs avec métallisation d'or
EP0690490A2 (fr) * 1989-12-18 1996-01-03 Epoxy Technology, Inc. Technologie "Flip Chip" utilisant des polymères électroconductifs et des diélectriques

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62104142A (ja) * 1985-10-31 1987-05-14 Nec Corp 半導体装置
DE3702354A1 (de) * 1986-01-27 1987-07-30 Mitsubishi Electric Corp Halbleiterbauelement und verfahren zu dessen herstellung
EP0398485A1 (fr) * 1989-05-16 1990-11-22 Gec-Marconi Limited Procédé de formation d'une structure de soudure flip-chip pour dispositifs avec métallisation d'or
EP0690490A2 (fr) * 1989-12-18 1996-01-03 Epoxy Technology, Inc. Technologie "Flip Chip" utilisant des polymères électroconductifs et des diélectriques

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
PATENT ABSTRACTS OF JAPAN vol. 011, no. 312 (E - 548) 12 October 1987 (1987-10-12) *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1289013A1 (fr) * 2001-08-15 2003-03-05 Datamars SA Procédé pour appliquer une puce semiconductrice sur un substrat et assemblage ainsi obtneu
WO2006135643A1 (fr) * 2005-06-09 2006-12-21 Burgess Lester E Procede de revetement conducteur hybride pour connexion par montage electrique de puce de dispositif d'identification de frequence radio (rfid) sur une antenne composite
CN101243552B (zh) * 2005-06-09 2010-04-21 莱斯特·E·伯吉斯 一种射频识别设备和用于制造射频识别设备的方法

Similar Documents

Publication Publication Date Title
EP0002165B1 (fr) Procédé de fabrication d'une structure de conducteurs et application aux transistors à effet de champ
FR2567709A1 (fr) Ensemble a paillette comprenant un substrat de cablage multi-couche
WO2003032338A1 (fr) Dispositif magnetoresistif a vanne de spin a performances ameliorees
FR2700416A1 (fr) Dispositif à semiconducteurs comportant un élément semiconducteur sur un élément de montage.
FR2567684A1 (fr) Module ayant un substrat ceramique multicouche et un circuit multicouche sur ce substrat et procede pour sa fabrication
FR2653588A1 (fr) Resistance electrique sous forme de puce a montage de surface et son procede de fabrication.
FR2774809A1 (fr) Structure de couches barriere comportant deux couches et procede de fabrication
EP1261030A1 (fr) Plot de connexion d'un circuit intégré
JPS59121955A (ja) 接点構造体
FR2697923A1 (fr) Structure de ligne de signaux pour un affichage à cristaux liquides à transistor à couches minces et procédé pour sa fabrication.
FR2759493A1 (fr) Dispositif de puissance a semiconducteur
KR950034675A (ko) 범프형 집적회로 패키지용 막 회로 금속 시스템
EP0660386A1 (fr) Structure de test de circuit intégré
FR2852147A1 (fr) Matrice de pixels detecteurs integree sur circuit de lecture de charges
JPH0144024B2 (fr)
FR2657196A1 (fr) Monture intermediaire de dispositif laser a semi-conducteur.
FR2745120A1 (fr) Circuit integre comportant des plots conducteurs recouverts d'une couche barriere
FR2557755A1 (fr) Substrat de cablage multi-couche
FR2580111A1 (fr)
FR2799337A1 (fr) Procede de realisation de connexions electriques sur la surface d'un boitier semi-conducteur a gouttes de connexion electrique
FR2766294A1 (fr) Procede de fabrication d'une capacite metal-metal au sein d'un circuit integre, et circuit integre correspondant
CA2374143C (fr) Substrat pour circuit electronique de puissance et module electronique de puissance utilisant un tel substrat
FR2632454A1 (fr) Circuit integre hybride encapsule dans un boitier en matiere plastique
FR2510307A1 (fr) Dispositif a semi-conducteurs et procede de fabrication d'un tel dispositif
FR2554275A1 (fr) Dispositif de connexion pour un semi-conducteur de puissance