FR2652201A1 - Procede de realisation d'un circuit integre incluant des etapes pour realiser des interconnexions entre des motifs realises a des niveaux differents. - Google Patents
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Abstract
L'invention concerne un procédé de réalisation d'un circuit semiconducteur intégré incluant la formation sur un substrat S de motifs P1 ayant au moins une faible dimension W1 , de motifs P2 ayant une plus grande dimension W2 coplanaire et de motifs P3 de dimensions quelconques dont la surface supérieure est à un niveau inférieur, ce procédé comprend en outre la formation de rétrécissements ou d'appendices ayant une dimension W1 sur les motifs P3 , la formation de lignes L1 en contact avec les motifs P2 et qui suivent une pente munie de marches ST et dont l'extrémité est disposée dans une région R3 d'interconnexion et munie d'un rétrécissement de dimension W1 , la réalisation d'une première couche diélectrique D1 uniforme, la réalisation d'une seconde couche diélectrique D2 avec une épaisseur plus grande sur les grands motifs que sur les petits motifs P1 ou rétrécissements, la gravure de la seconde couche D2 jusqu'à l'apparition de la première D1 au dessus des petits motifs P1 , puis la gravure simultanée des deux couches D1 , D2 avec une vitesse de gravure de la première couche D1 , supérieure ou égale à celle de la seconde couche D2 jusqu'à l'apparition de la surface des petits motifs P1 ou rétrécissements. Application: Réalisation d'interconnexion dans des circuits intégrés submicroniques et non planaires.
Description
Description
L'invention concerne un procédé de réalisation d'un circuit intégré inclant la réalisation sur un premier niveau de dits premiers et seconds motifs métalliques ou semiconducteurs, lesdits premiers motifs présentant au moins une dimension mesurée parallèlement au premier niveau qui est faible devant celles desdits seconds motifs, ce procédé comprenant en outre la succession d'étapes suivantes
- formation d'une première couche diélectrique par une méthode de croissance uniforme selon laquelle les épaisseurs de cette couche sur le premier niveau, sur les premiers et sur les seconds motifs sont identiques et supérieures à la hauteur des premiers motifs par rapport au premier niveau,
- formation d'une seconde couche diélectrique de matériau différent, par une méthode de dépôt sous forme fluide, présentant une première épaisseur au-dessus des premiers motifs et une seconde épaisseur au-dessus des seconds motifs,
- mise en oeuvre d'une première phase de gravure pour diminuer l'épaisseur de la seconde couche diélectrique avec une vitesse uniforme et arrêt de cette première phase dès l'apparition de la surface supérieure de la première couche diélectrique au-dessus desdits premiers motifs,
- mise en oeuvre d'une seconde phase de gravure avec une vitesse de gravure de la première couche diélectrique supérieure ou égale à la vitesse de gravure de la seconde couche et arrêt de la seconde phase dès l'apparition de la surface supérieure desdits premiers motifs.
L'invention concerne un procédé de réalisation d'un circuit intégré inclant la réalisation sur un premier niveau de dits premiers et seconds motifs métalliques ou semiconducteurs, lesdits premiers motifs présentant au moins une dimension mesurée parallèlement au premier niveau qui est faible devant celles desdits seconds motifs, ce procédé comprenant en outre la succession d'étapes suivantes
- formation d'une première couche diélectrique par une méthode de croissance uniforme selon laquelle les épaisseurs de cette couche sur le premier niveau, sur les premiers et sur les seconds motifs sont identiques et supérieures à la hauteur des premiers motifs par rapport au premier niveau,
- formation d'une seconde couche diélectrique de matériau différent, par une méthode de dépôt sous forme fluide, présentant une première épaisseur au-dessus des premiers motifs et une seconde épaisseur au-dessus des seconds motifs,
- mise en oeuvre d'une première phase de gravure pour diminuer l'épaisseur de la seconde couche diélectrique avec une vitesse uniforme et arrêt de cette première phase dès l'apparition de la surface supérieure de la première couche diélectrique au-dessus desdits premiers motifs,
- mise en oeuvre d'une seconde phase de gravure avec une vitesse de gravure de la première couche diélectrique supérieure ou égale à la vitesse de gravure de la seconde couche et arrêt de la seconde phase dès l'apparition de la surface supérieure desdits premiers motifs.
L'invention trouve son application dans la réduction des surfaces des circuits intégrés montrant plusieurs niveaux d'interconnexions, et d'une façon générale dans la réalisation d'interconnexions entre des motifs disposés à des niveaux différents.
L'invention trouve une application toute particulière dans la réalisation d'interconnexions avec des éléments de dimensions micronique ou submicronique non planaires.
Il est connu du brevet US 4 621 045, un procédé pour réaliser un pilier conducteur disposé dans un VIA.
Ce pilier est destiné à assurer la connexion entre des lignes conductrices disposées à un niveau différent du circuit intégré et séparées par une couche d'un diélectrique qui est une laque photosensible dans le cas du procédé décrit.
Selon le procédé enseigné, on forme d'abord une première couche conductrice sur un substrat, cette couche conductrice comprenant des lignes conductrices sur lesquelles sont prévues des régions d'interconnexion, et comprenant des plots de contact de grande surface dans des zones autres que celles des lignes. Ces motifs conducteurs réalisés dans la couche conductrice sont faits en mettant en oeuvre un dispositif de masquage usuel.
Puis une seconde couche conductrice est déposée sur les motifs de la première couche précédente. Cette seconde couche conductrice est dite couche intermédiaire conductrice.
Cette couche est d'épaisseur uniforme, quelle que soit la région où elle est déposée : substrat, plots de contact, lignes d'interconnexion inférieures. Elle montre donc des reliefs égaux sur les plots de contact et les lignes d'interconnexion. Sur la couche intermédiaire conductrice est réalisé un second dispositif de masquage usuel selon un dessin approprié à ne laisser subsister des portions de masque qu'en surface des plots de contact et des régions dites d'interconnexion.
Une gravure de la couche intermédiaire conductrice est alors pratiquée autour de ces portions de masque, ce qui a pour résultat un épaississement de la première couche conductrice d'une part au-dessus des plots de contact et d'autre part dans les régions d'interconnexion.
Le dessin des portions de masque qui sont réalisées dans les régions dites d'interconnexion est tel que la gravure de la couche intermédiaire conductrice conduit à la formation de piliers dans lesdites régions. Ces piliers montrent une section droite, parallèlement au plan du substrat dont le côté est de dimension inférieure à la dimension transverse des lignes conductrices inférieures sous-jacentes. Ces piliers ont également une section droite de surface inférieure à celle des plots de contact.
A ce stade du procédé, on dépose une couche d'un diélectrique possédant à la fois les propriétés d'isolant électrique, de couche de planarisation et de couche photosensible qui peut être rendue insoluble par l'action de radiations dans certaines régions et développable dans les autres régions. Le polyimide est proposé, dans ce procédé, pour répondre à ces trois conditions.
Comme il est connu d'une manière générale de l'homme du métier une telle couche à la propriété de se déposer en plus grande épaisseur sur les plots de contact de grande surface que sur les piliers de plus petite surface.
Le but du procédé connu du document cité est d'ouvrir des ouvertures d'une part sur les plots de grande surface et d'autre part sur les piliers par deux opérations distinctes.
Pour ouvrir les ouvertures sur les plots de grande surface, la couche de polyimide est insolée autour des plots pour la rendre insoluble puis développée, ce qui met à découvert la surface des plots de contact avec néanmoins un bourrelet autour de l'ouverture.
Puis la couche de polyimide est gravée par un procédé de gravure anisotrope tel que RIE, cette gravure étant arrêtée dès que la surface supérieure des piliers apparaît.
En effet, si la couche de polyimide était gravée plus profondément que la surface supérieure du pilier, il se formerait une marche abrupte défavorable à l'isolation électrique et à la formation ultérieur d'une ligne d'intercon nexion supérieure, les piliers étant en relief et la couche de polyimide à un niveau plus bas tout autour.
Ce qui est voulu par le brevet cité, est moins la planéité -qui n'est pas obtenue du fait des bourrelets autour des plots d'interconnexion de grande surface- qu'un état local relativement lisse autour de la surface supérieure des piliers de manière à éviter les marches abruptes ou les fentes.
Après la réalisation des ouvertures sur les plots de contact et sur les piliers, une couche conductrice dite supérieure est réalisée selon un dessin propre à former des interconnexions entre les différents motifs : surface des piliers ou plots de contact.
Ce procédé de réalisation connu présente pour les circuits intégrés de la dernière génération, plusieurs inconvénients.
Tout d'abord, lorsque le procédé est terminé, il se trouve que la couche conductrice supérieure est seulement isolée de la couche conductrice inférieure par la couche de polyimide rendue insoluble par insolation. Cette couche n'est pas un isolant électrique suffisamment bon pour protéger les circuits intégrés de la dernière génération, qui sont en général hyperfréquences ou ultra-rapides. L'homme du métier sait qu'il ne peut pas envisager un circuit intégré multicouches incluant une telle couche de polyimide comme couche définitive parmi les autres couches. Cela est totalement exclu, car le polyimide vieillit d'une part, et d'autre part ne supporte pas certains traitements thermiques, chimiques ou ioniques qui peuvent être nécessaires dans des étapes ultérieures de réalisation du circuit.
il faut donc éviter de conserver une telle couche parmi les couches définitives.
Ensuite, il se pose un problème dans le cas où ces circuits sont en outre non planaires. Ainsi, cet état de la technique n'enseigne pas à réaliser une connexion entre un motif de faible dimension (micronique ou submicronique) et un autre motif de dimension quelconque mais réalisé sur une couche inférieure du circuit, ce qui arrive lorsque l'on veut réaliser des connexions entre des électrodes de différents transistors non planaires par exemple.
Un objet de l'invention est de fournir un procédé pour réaliser la connexion, au moyen d'une ligne conductrice supérieure, entre un motif de faibles dimensions, ou ayant au moins une faible dimension et un motif de dimensions quelconques mais réalisé à un niveau inférieur du circuit, tout en évitant des procédés de masquage de haute précision, donc coûteux ou irréalisables (on notera que l'homme du métier ne sait pas actuellement centrer un masque à mieux que 2#m) et en évitant que subsiste, à l'issue du procédé, une couche diélectrique isolante ou de protection, qui ne corresponde pas aux normes de qualité requises à ce jour dans la technologie des circuits intégrés.
Un autre objet de l'invention est de permettre à volonté, la planarisation de la couche de diélectrique qui isole des premiers motifs métalliques ou semiconducteurs réalisés à un premier niveau d'interconnexion, d'une seconde couche métallique réalisée à sa surface.
Selon l'invention, ces buts sont atteints au moyen d'un procédé de réalisation d'un circuit intégré, tel que décrit dans le préambule et caractérisé en ce que, à cet effet, interviennent, avant l'étape de formation de la première couche diélectrique - la formation dedits troisièmes motifs métalliques ou semi
conducteurs de dimensions quelconques sur un second niveau
du circuit, inférieur audit premier niveau, - la définition, sur ledit premier niveau, de régions dites
d'interconnexion pour les troisièmes motifs, - la réalisation de dites premières lignes conductrices re
liant respectivement les troisièmes motifs à leur région
d'interconnexion, avec un dessin selon lequel chaque ligne
conductrice comprend, dans sa région d'interconnexion, un
rétrécissement ou un appendice de dimension transversale
faible, approprié à le faire entrer dans la catégorie
desdits premiers motifs.
conducteurs de dimensions quelconques sur un second niveau
du circuit, inférieur audit premier niveau, - la définition, sur ledit premier niveau, de régions dites
d'interconnexion pour les troisièmes motifs, - la réalisation de dites premières lignes conductrices re
liant respectivement les troisièmes motifs à leur région
d'interconnexion, avec un dessin selon lequel chaque ligne
conductrice comprend, dans sa région d'interconnexion, un
rétrécissement ou un appendice de dimension transversale
faible, approprié à le faire entrer dans la catégorie
desdits premiers motifs.
Ce procédé comprenant aussi après l'apparition de la surface supérieure des premiers motifs, une étape de dépôt d'une couche métallique en surface de la première couche diélectrique, cette couche métallique présentant des motifs interconnectés avec les premiers motifs du premier niveau par le moyen des ouvertures dans la première couche diélectrique et isolée des seconds motifs du premier niveau par cette première couche diélectrique.
Dans une mise en oeuvre du procédé les régions d'interconnexion pour les troisièmes motifs, sont définies sur des plots dont la surface supérieure atteint sensiblement le premier niveau.
Dans une mise en oeuvre du procédé, on forme une ou plusieurs marches entre les troisièmes motifs du second niveau et leur région d'interconnexion respective, la surface supérieure de la (des) marche(s) étant à un niveau intermédiaire entre le premier et le second niveau et les premières lignes conductrices suivant les pentes munies de(s) marche(s).
Dans ces conditions, l'invention permet de connecter des motifs de faibles dimensions (par exemple microniques ou submicroniques) avec des motifs disposés à un niveau inférieur sans avoir recours à des étapes de masquage sophistiquées, sans augmenter la surface du circuit, la première ligne conductrice pouvant être disposée exactement sous la seconde ligne conductrice, et en planarisant en même temps le dispositif.
Le procédé selon l'invention permet notamment d'assurer les connexions des différentes électrodes d'éléments actifs non planaires, sans avoir besoin de prévoir des surfaces conductrices élargies dans le prolongement de ces électrodes lorsqu'elles sont de petites dimension, comme il est connu de l'homme du métier des circuits intégrés.
L'invention permet donc la miniaturisation des circuits non planaires.
L'invention sera mieux comprise au moyen de la description suivante illustrée par les figures annexées dont - la figure la qui représente vu du dessus une interconnexion entre un premier motif P1 disposé sur un premier niveau du circuit et un troisième motif P3 disposé sur un second niveau du circuit inférieur au premier, obtenue au moyen du procédé selon l'invention - les figures lb et lc qui représentent en coupe une telle interconnexion, la figure lc étant une coupe selon l'axe I-I de la figure la.
- les figures 2a à 2f qui représentent des étapes du procédé pour réaliser des ouvertures dans la première couche diélectrique en surface des premiers motifs à l'exclusion des seconds motifs - les figures 3a et 3b qui montrent les hauteurs de couches mises en oeuvre dans les étapes d et e de l'invention.
L'invention s'applique à la réalisation d'interconnexions entre des motifs disposés à un niveau supérieur dit premier niveau Ni et des motifs disposés à un niveau inférieur, dit second niveau N2 dans la réalisation des circuits intégrés, notamment les circuits microniques ou submicroniques.
Les différents motifs sont métalliques ou semiconducteurs.
Tel que représenté sur la figure la, vu du dessus, et sur les figures lb et lc en coupe, ainsi que sur la figure 2a en coupe, sur le premier niveau N1, on trouve desdits premiers motifs P1 présentant au moins une faible dimension W1 mesurée parallèlement au niveau N1, et desdits seconds motifs
P2 de dimensions plus élevées W2. Sur le second niveau N2 on trouve desdits troisièmes motifs P3 de dimensions quelconques.
P2 de dimensions plus élevées W2. Sur le second niveau N2 on trouve desdits troisièmes motifs P3 de dimensions quelconques.
L'objet de l'invention est de réaliser des interconnexions entre les motifs P3 et P1, de protéger le circuit par une couche diélectrique de bonne qualité D1, de réaliser des ouvertures en surface des premiers motifs P1, de réaliser des lignes d'interconnexions en surface de cette couche diélectrique D1 pour relier entre eux des motifs P1.
Cette couche diélectrique est à la fois planaire et non ouverte sur ces motifs P2 lors de l'opération des ouvertures sur les motifs Pi qui a lieu sans utiliser de masques conventionnels difficiles à réaliser, à positionner et donc coûteux dans la mise en oeuvre d'un procédé
Dans un exemple de mise en oeuvre, le procédé selon l'invention comporte d'abord les étapes successives suivantes
ai) réalisationr sur un premier niveau Ni du circuit intégré, de motifs métalliques ou semiconducteurs Pi et P2, tels que représentés en coupe sur la figure 2a. Dans cet exemple, les motifs sont métalliques.
Dans un exemple de mise en oeuvre, le procédé selon l'invention comporte d'abord les étapes successives suivantes
ai) réalisationr sur un premier niveau Ni du circuit intégré, de motifs métalliques ou semiconducteurs Pi et P2, tels que représentés en coupe sur la figure 2a. Dans cet exemple, les motifs sont métalliques.
Le premier niveau N1 peut être la surface supérieure d'un empilement Il de couches semiconductrices de différents matériaux ou de différents types de conductivité réalisées sur un substrat 10 d'un matériau semiconducteur tel que le silicium ou l'arséniure de gallium, ou un autre matériau du groupe III-V.
Les motifs P1 présentent une hauteur Hm. On étudie ici uniquement le cas où les motifs P1 présentent une hauteur Hm supérieure ou sensiblement égale à la hauteur des motifs P2.
Les motifs P1 sont en outre définis par une dimension latérale W1 et les motifs P2 par une dimension latérale
W2. Le but de l'invention est de réaliser des ouvertures ou
VIAS sur les motifs P1 dans le cas où ils présentent au moins une dimension W1 inférieure ou environ égale à la moitié de la dimension W2 d'autres motifs P2. Dans l'exemple de réalisation de la figure 2a, les premiers motifs P1 sont séparés des seconds motifs P2 par une distance L. Mais cela est un cas particulier. Les motifs P1 et P2 peuvent être accolés comme le montre la figure la.
W2. Le but de l'invention est de réaliser des ouvertures ou
VIAS sur les motifs P1 dans le cas où ils présentent au moins une dimension W1 inférieure ou environ égale à la moitié de la dimension W2 d'autres motifs P2. Dans l'exemple de réalisation de la figure 2a, les premiers motifs P1 sont séparés des seconds motifs P2 par une distance L. Mais cela est un cas particulier. Les motifs P1 et P2 peuvent être accolés comme le montre la figure la.
Les matériaux utilisés pour réaliser les motifs Pi et P2 peuvent être tous métaux habituellement utilisés dans la réalisation de circuits intégrés tels que : AuGe, NiCr, TiPtAu, ou Wnr s'il s'agit de la grille d'un transistor (à effet de champ, bipolaire) ; ces métaux peuvent être aussi l'aluminium ou le polysilicium s'il s'agit de lignes d'interconnexion ; ces matériaux peuvent être également tout semiconducteur.
Les hauteurs Hm peuvent être dans la fourchette de quelques centaines de nanomètres à plusieurs microns.
Si, à ce premier niveau, se trouvent des éléments tels que des lignes d'interconnexion qui par leurs dimensions ne se trouvent pas dans la catégorie des motifs P1, dits premiers motifs, parce qu'il existe déjà de tels motifs plus petits qu'eux, sur lesquels des VIAS sont prévus, il suffira alors de prévoir sur ces lignes ou dans une partie de ces éléments, un rétrécissement de dimensions appropriées W1 de manière à faire entrer la région du rétrécissement dans la catégorie desdits premiers motifs P1. Dans les étapes ultérieures du procédé, la région du rétrécissement sera automatiquement la région de localisation du VIA souhaité.
On peut pratiquer ainsi facilement un rétrécissement sur des lignes d'interconnexion mais aussi à l'extrémité d'une électrode d'un transistor par exemple.
En même temps que l'on définit le dessin des motifs P1 et P2, on définit des emplacements réservés ou régions d'interconnexions R pour les motifs P3 (voir les figures 1).
a2) réalisation, sur un second niveau N2 du circuit intégré, de motifs métalliques ou semiconducteurs tels que repré- sentés en coupe sur la figure lb.
Ces motifs P3 sont non seulement réalisés sur un niveau inférieur du circuit, mais encore leur surface supérieure se place dans un plan inférieur à la surface supérieure des motifs Pi, en sorte qu'une interconnexion planaire entre les motifs P1 et P3 n'est pas possible.
Le niveau N2 peut être constitué par une couche différente de l'empilement 11 de la couche qui constitue le niveau N1. Les motifs P3 peuvent être réalisés par tout moyen connu de l'homme du métier. Par exemple le substrat 10 ou l'empilement 11 peut être gravé jusqu'au niveau N2 dans l'ouverture d'un masque ou par auto-alignement sur d'autres motifs. Puis les motifs P3 sont réalisés sur le niveau N2 au moyen de l'un des matériaux déjà cités pour la réalisation des motifs P1 et P2.
Les dimensions des motifs P3 peuvent être quelconques. Les motifs P3 peuvent être par exemple des électrodes de collecteur ou de base de transistors bipolaires à hétérojonction (HBT)r les motifs P1 étant alors soit des électrodes d'émetteurs de tels transistors, soit des lignes de connexion du premier niveau N1. Les motifs P3 peuvent être aussi des grilles de transistors à effet de champ à grille enterrée.
a3) formation éventuelle d'une marche ST entre le troisième motif P3 et sa région d'interconnexion R respective du premier niveau, ou sensiblement du premier niveau Ni (voir la figure lob).
La surface supérieure de la marche ST est à un niveau intermédiaire entre le niveau Ni et le niveau N2. On peut prévoir plus d'une marche si la différence de hauteur entre le niveau Ni et le niveau N2 est grande.
Si le motif P3 à interconnecter est le collecteur d'un transistor HBT, le niveau supérieur de la marche ST peut être celui de la base du transistor, et la marche peut être formée par gravure conjointement à la formation de cette base (voir figure lob).
Si le motif P3 à interconnecter est la base d'un transistor HBT, le problème de la formation de la marche ST peut ne pas se poser (voir la figure lc).
Que les marches (une ou plusieurs) ST s'avèrent nécessaires ou non, il peut être par ailleurs nécessaire pour préserver une région d'interconnexion R au niveau N1, ou sensiblement au niveau N1, pour le motif P3, de réaliser un plot 12 dont la surface supérieure est sensiblement au niveau Ni (voir les figures lb et lc). Ce plot 12 est réalisé par toute méthode de gravure adaptée aux matériaux 10 ou 11.
a4) réalisation d'une dite première ligne conductrice L1 reliant ledit troisième motif à sa région d'interconnexion R.
Les marches ST sont prévues lorsque la dénivellation entre Ni et N2 est grande et risquerait de créer des failles dans la ligne 11. C'est pourquoi l'homme du métier prévoit autant de marches que nécessaire. Cependant il est préférable pour ne pas allonger le procédé de prévoir la réalisation des marches conjointement à d'autres niveaux indispensables à la réalisation du circuit.
Lors de sa réalisation la première ligne conductrice Li est formée avec un dessin selon lequel, elle comprend dans la région d'interconnexion R, un motif qui peut être un rétrécissement ou un appendice 13 par exemple (voir les figures 1) présentant au moins une dimension transversale W1 appropriée à permettre son classement dans la catégorie des premiers motifs P1.
Cette ligne conductrice L1, peut être en tout matériau habituellement utilisé en technologie des circuits intégrés pour réaliser les lignes d'interconnexion. Ce matériau peut être déposé dans l'ouverture d'un masque par une méthode usuelle connue de l'homme du métier.
b) Dépôt d'une couche uniforme d'une première sorte de diélectrique Di (voir la figure 2b). Pour obtenir cette couche uniforme, le diélectrique D1 doit être choisi parmi les matériaux que l'on dépose par une méthode de croissance, par exemple par une action chimique en phase vapeur connue sous le nom de CVD ou PECVD, ou par pulvérisation cathodique. Par couches uniformes il faut entendre que l'épaisseur Hd du diélectrique Di est la même sur lesdits premiers motifs P1, sur lesdits seconds motifs P21 et entre les motifs P1 et P2.
D'autre part on choisira l'épaisseur de cette couche diélectique D1
Hd > Hm
Hm étant la hauteur des premiers motifs P1, dans le but qui est essentiel, de couvrir entièrement tous les motifs du premier niveau N1.
Hd > Hm
Hm étant la hauteur des premiers motifs P1, dans le but qui est essentiel, de couvrir entièrement tous les motifs du premier niveau N1.
Cependant l'épaisseur du délectrique D1 dans cette étape dépend du but que l'on cherche à atteindre ultérieurement.
En effet, selon l'invention, on cherche à obtenir une planarisation générale du dispositif, les seconds motifs
P2 étant couverts par le diélectrique D1 et des fenêtres étant ouvertes au-dessus des premiers motifs Pi. Ces fenêtres ont une forme de cuvette de faible profondeur dont le fond est formé par la surface de ces premiers motifs P1 comme il est montré sur les figures 2e ou 3b. Pour obtenir ce résultat, il faudra déposer lors de cette étape de réalisation de la couche diélectrique D1 une épaisseur
Hd = Hm2 (Hm de ce matériau.
P2 étant couverts par le diélectrique D1 et des fenêtres étant ouvertes au-dessus des premiers motifs Pi. Ces fenêtres ont une forme de cuvette de faible profondeur dont le fond est formé par la surface de ces premiers motifs P1 comme il est montré sur les figures 2e ou 3b. Pour obtenir ce résultat, il faudra déposer lors de cette étape de réalisation de la couche diélectrique D1 une épaisseur
Hd = Hm2 (Hm de ce matériau.
Dans cette relation, HQ est la différence d'épaisseur qui s'établira au cours de l'étape suivante c) entre la première épaisseur d'une seconde couche de diélectrique D2 au-dessus des premiers motifs P1 et la seconde épaisseur de ladite seconde couche D2 au-dessus des seconds motifs P2, pour mettre en oeuvre la seconde variante de 1 'invention.
La valeur de HQ peut être trouvée soit par ltexpérimentation, soit par la modélisation, et est de la forme
HQ = k.Hm2 (W2-Wi) (W1+Hm)-1 (W2+Hm)#1
Des matériaux particulièrement favorables pour obtenir la couche D1 peuvent être choisis parmi la silice (SiOz) ou le nitrure de silicium (Si3N4), qui sont des isolants de très bonne qualité et très fréquemment utilisés en technologie de circuits intégrés. Comme la couche D1 est une couche définitive, il est impératif que ce diélectrique présente une qualité reconnue.
HQ = k.Hm2 (W2-Wi) (W1+Hm)-1 (W2+Hm)#1
Des matériaux particulièrement favorables pour obtenir la couche D1 peuvent être choisis parmi la silice (SiOz) ou le nitrure de silicium (Si3N4), qui sont des isolants de très bonne qualité et très fréquemment utilisés en technologie de circuits intégrés. Comme la couche D1 est une couche définitive, il est impératif que ce diélectrique présente une qualité reconnue.
c) Réalisation d'une seconde couche diélectrique D2 comme montré sur la figure 2c. Cette couche diélectrique D2 doit être -choisie parmi les matériaux qui s'étendent sous forme fluide permettant d'obtenir une première épaisseur sur les premiers motifs P1 et une seconde épaisseur sur les seconds motifs P2. Notamment la seconde épaisseur sur les seconds motifs sera supérieure à la première épaisseur sur les premiers motifs la différence entre ces épaisseurs sera HQ dont la formule a été donnée précédemment. On aura une dite troisième épaisseur, supérieure aussi à la première, entre les motifs. Dans cette formule, k est une constante qui dépend du matériau choisi pour réaliser cette seconde couche diélectrique.Pour réaliser la seconde couche diélectrique D2, s'étendant de façon fluide, on pourra choisir des résines polymérisables telles qu'une résine époxy ou encore une laque photosensible dont on n'utilisera pas ici les propriétés connues pour la photolithographie, mais seulement le fait déjà connu de la publication citée précédemment au titre d'état de la technique que les laques photosensibles se déposent en plus faible épaisseur sur des petits motifs que sur des grands motifs.
La figure 2c montre que les épaisseurs sont d'autant plus grandes que les dimensions W des motifs sont importantes. C'est pourquoi pour parvenir au but de l'invention et distinguer nettement les épaisseurs de diélectrique D2 réalisées sur les différents motifs, il faut que ces motifs présentent des dimensions nettement différentes. Ces différences de dimensions seront suffisantes lorsque W2 sera supérieur ou environ égal à 2 fois W1.
Cette distinction pourra se faire facilement dans les circuits intégrés du fait qu'il existe de par le dessin original des éléments ou motifs de tailles très différentes, ou du fait que l'on peut toujours prévoir un rétrécissement des motifs du premier niveau à l'emplacement où l'on veut ouvrir un VIA.
On pourra choisir par exemple pour réaliser la couche diélectrique D2 une laque photosensible positive AZ4110 (Sté SHIPLEY) déposée à l'aide d'une tournette dans les conditions suivantes
-Vitesse de rotation 4500 tours/mn pendant une durée de 40 secondes
-Séchage de la laque à une température de 900C pendant 30 minutes
-Exposition au rayonnement ultraviolet de longueur d'onde 300 nm avec une énergie de 900 mJ/cm2
-Recuits successifs à 900C, 1200C, l800C.
-Vitesse de rotation 4500 tours/mn pendant une durée de 40 secondes
-Séchage de la laque à une température de 900C pendant 30 minutes
-Exposition au rayonnement ultraviolet de longueur d'onde 300 nm avec une énergie de 900 mJ/cm2
-Recuits successifs à 900C, 1200C, l800C.
Dans le cas où cette laque photosensible est utilisée sur une couche de silice, le coefficient k dans la formule donnant HQ est de l'ordre de 1/2.
d) Mise en oeuvre d'une première phase de gravure sèche par exemple de gravure ionique réactive pour graver la seconde couche diélectrique D2 avec une vitesse uniforme. Cette première phase de gravure sèche sera arrêtée dès quer en surface du dispositif, des plages de la première couche diélectrique apparaîtront.
Si la laque photosensible positive citée précédemment a été utilisée, on obtiendra une gravure uniforme de cette laque au moyen de gaz 02 en mélange avec le gaz vecteur N2, avec une vitesse de gravure de l'ordre de 145 nm/mn. On cherchera à parvenir à une uniformité de l'ordre de + 1 %.
A l'issue de l'étape d) le dispositif tel que représenté sur la figure 2d en coupe, ou 3a en coupe, montre la couche du diélectrique D1 encore non attaquée, recouverte par une épaisseur HQ de la couche du diélectrique D2 au-dessus des motifs P2. Au-dessus des premiers motifs P1, cette épaisseur est nulle, la couche du premier diélectrique D1 affleurant alors la surface.
C'est à partir de ce dispositif que peut être commencée une deuxième phase de gravure sèche ou gravure ionique réactive.
Dans la suite du procédé selon l'invention, on trouve l'étape
e) Mise en oeuvre d'une dite seconde phase de gravure sèche, par exemple de gravure ionique réactive, avec une vitesse de gravure du premier diélectrique D1 supérieure à la vitesse de gravure du second diélectrique D2. Dans ces conditions, le premier diélectrique D1 est attaqué dans les ouvertures pratiquées dans le second diélectrique D2 au-dessus de premiers motifs P1. Du fait que le premier diélectrique D1 est gravé à une vitesse plus grande que le second diélectrique D2, il en résulte des cuvettes formées au-dessus des motifs P1, montrant des flancs dont la cavité est tournée vers l'extérieur du dispositif et une faible profondeur. La gravure est arrêtée lorsque la surface supérieure des premiers motifs P1 apparaît dans ces cuvettes.
e) Mise en oeuvre d'une dite seconde phase de gravure sèche, par exemple de gravure ionique réactive, avec une vitesse de gravure du premier diélectrique D1 supérieure à la vitesse de gravure du second diélectrique D2. Dans ces conditions, le premier diélectrique D1 est attaqué dans les ouvertures pratiquées dans le second diélectrique D2 au-dessus de premiers motifs P1. Du fait que le premier diélectrique D1 est gravé à une vitesse plus grande que le second diélectrique D2, il en résulte des cuvettes formées au-dessus des motifs P1, montrant des flancs dont la cavité est tournée vers l'extérieur du dispositif et une faible profondeur. La gravure est arrêtée lorsque la surface supérieure des premiers motifs P1 apparaît dans ces cuvettes.
L'avantage du procédé est que, en choisissant bien la sélectivité S de gravure des couches diélectriques D1 et D2r on peut obtenir un dispositif complètement planaire, présentant seulement des ouvertures en forme de cuvettes en surface des motifs P1, ces ouvertures étant parfaitement appropriées à former des VIAS.
Dans le cas exemple, où la couche du second diélectrique D2 est la laque photosensible citée précédemment et où la couche du premier diélectrique D1 est la silice Six2, et où les diverses dimensions en jeu sont les suivantes
Hm t 0,5, hauteur des motifs P1
W1 r 0,8, petite dimension des motifs P1
W2 Stjm, dimension latérale dans le même plan des motifs
Pz
L - 5#m, espacement des motifs P1 et P2
O,25pm, alors pour obtenir la planarisation du dispositif dans les conditions illustrées par la figure 3b, l'épaisseur de diélectrique Dl déposée doit être
Hd f Hm2 (Hm et la sélectivité
S ~ (Hd - Hm) H##1.
Hm t 0,5, hauteur des motifs P1
W1 r 0,8, petite dimension des motifs P1
W2 Stjm, dimension latérale dans le même plan des motifs
Pz
L - 5#m, espacement des motifs P1 et P2
O,25pm, alors pour obtenir la planarisation du dispositif dans les conditions illustrées par la figure 3b, l'épaisseur de diélectrique Dl déposée doit être
Hd f Hm2 (Hm et la sélectivité
S ~ (Hd - Hm) H##1.
En choisissant
Hd - 1pm, cela revient, pour obtenir un dispositif planaire à trouver des conditions de gravure conduisant à
S = 2.
Hd - 1pm, cela revient, pour obtenir un dispositif planaire à trouver des conditions de gravure conduisant à
S = 2.
Pour des couches diélectriques D1 et D2 constituées respectivement de silice et de laque photosensible positive citées précédemment, ces conditions de gravure sont obtenues, en gravure ionique réactive, au moyen des gaz
SF# avec un débit de 1,9 SCCM
CHF3 avec un débit de 24,5 SCCM
N2 avec un débit de 9,3 SCCM, à pression et puissance élevées.
SF# avec un débit de 1,9 SCCM
CHF3 avec un débit de 24,5 SCCM
N2 avec un débit de 9,3 SCCM, à pression et puissance élevées.
Les vitesses de gravure sont alors de l'ordre de 23,5 nm/mn dans le second diélectrique D2 (laque photosensible positive) et de 45,0 nm/mn dans le premier diélectrique D (Si02).
L'épaisseur résiduelle HR de premier diélectrique D1 sur les seconds motifs P2 est dans ce cas de l'ordre de 0,45pm (voir la figure 3b).
L'étape précédente e du procédé de réalisation selon l'invention peut aussi être mise en oeuvre si le premier diélectrique D1 est différent, par exemple du nitrure de silicium. Dans le cas de l'étape e on choisira une sélectivité S plus grande que pour la silice, par exemple S = 3 ou 3.
Comme on le constate à partir des figures 3a et 3b montrant les épaisseurs en jeu au cours des étapes d et e dans le cas où S = 2, à l'issue de l'étape e) l'épaisseur de diélectrique résiduel au-dessus des seconds motifs D2 ne dépend que de l'épaisseur initiale Hm des premiers motifs et de celle Hd du diélectrique Dl.
Hd > Hd - Hm-
D'autre part, il ne reste pas de diélectrique D2 à l'issue du procédé.
D'autre part, il ne reste pas de diélectrique D2 à l'issue du procédé.
Il faut encore noter que les gaz utilisés pour la seconde phase de gravure sèche doivent graver sélectivement la première couche diélectrique D1 de manière à permettre un arrêt facile du procédé dès qu'apparaît la surface supérieure des premiers motifs PI.
Pour obtenir l'interconnexion de certains premiers motifs P1 du premier niveau et notamment de l'appendice 13 avec un motif P1, on peut ensuite procéder à la mise en oeuvre d'une étape
f) Réalisation d'un masque de second niveau d'interconnexion et dépôt d'une couche métallique dans les ouvertures de ce masque (voir les figures 1 et 2f). La mise en oeuvre de ce dépôt peut se faire par exemple par évaporation, par pulvérisation cathodique ou par croissance électrolytique avec des métaux choisis parmi les métaux aptes à former les premiers motifs du premier niveau et avec des épaisseurs pouvant varier de quelques dizaines de nanomètres à quelques microns. Les motifs de cette couche métallique supérieure L2 sont disposés de manière à présenter des régions situées en surface des VIAS ouverts lors de l'étape e, établissant ainsi le contact électrique entre les motifs Pi choisis, les motifs P2 restant isolés par l'épaisseur résiduelle de la couche diélectrique D1.
f) Réalisation d'un masque de second niveau d'interconnexion et dépôt d'une couche métallique dans les ouvertures de ce masque (voir les figures 1 et 2f). La mise en oeuvre de ce dépôt peut se faire par exemple par évaporation, par pulvérisation cathodique ou par croissance électrolytique avec des métaux choisis parmi les métaux aptes à former les premiers motifs du premier niveau et avec des épaisseurs pouvant varier de quelques dizaines de nanomètres à quelques microns. Les motifs de cette couche métallique supérieure L2 sont disposés de manière à présenter des régions situées en surface des VIAS ouverts lors de l'étape e, établissant ainsi le contact électrique entre les motifs Pi choisis, les motifs P2 restant isolés par l'épaisseur résiduelle de la couche diélectrique D1.
Les applications de l'invention dans le domaine des circuits intégrés sont nombreuses, du fait que l'on peut toujours prévoir un rétrécissement d'un motif métallique du premier niveau sur lequel on désire ouvrir un VIA, dans le cas où ce motif ne présente pas les dimensions voulues pour entrer dans la catégorie des conditions imposées aux dimensions desdits premiers motifs.
Claims (10)
1. Procédé de réalisation d'un circuit intégré incluant la réalisation sur un premier niveau de dits premiers et seconds motifs métalliques ou semiconducteurs, lesdits premiers motifs présentant au moins une dimension mesurée parallèlement au premier niveau qui est faible devant celles desdits seconds motifs, ce procédé comprenant en outre la succession d'étapes suivantes
- formation d'une première couche diélectrique par une mé- thode de croissance uniforme selon laquelle les épaisseurs de cette couche sur le premier niveau, sur les premiers et sur les seconds motifs sont identiques et supérieures à la hauteur des premiers motifs par rapport au premier niveau,
- formation d'une seconde couche diélectrique de matériau différent, par une méthode de dépôt sous forme fluide, présentant une première épaisseur au-dessus des premiers motifs et une seconde épaisseur au-dessus des seconds motifs,
- mise en oeuvre d'une première phase de gravure pour diminuer l'épaisseur de la seconde couche diélectrique avec une vitesse uniforme et arrêt de cette première phase dès l'apparition de la surface supérieure de la première couche diélectrique au-dessus desdits premiers motifs,
- mise en oeuvre d'une seconde phase de gravure avec une vitesse de gravure de la première couche diélectrique supérieure ou égale à la vitesse de gravure de la seconde couche et arrêt de la seconde phase dès l'apparition de la surface supérieure desdits premiers motifs, caractérisé en ce qu'interviennent avant l'étape de formation de la première couche diélectrique
- la formation desdits troisièmes motifs métalliques ou semiconducteurs de dimensions quelconques sur un second niveau inférieur audit premier niveau du circuit,
- la définition, sur ledit premier niveau de régions dites d'interconnexion pour les troisièmes motifs,
- la réalisation de dites premières lignes conductrices reliant respectivement les troisième motifs à leur région d'interconnexion, avec un dessin selon lequel chaque ligne conductrice comprend, dans sa région d'interconnexion, un rétrécissement ou un appendice de dimension transversale faible approprié à le faire entrer dans la catégorie desdits premiers motifs, ce procédé comprenant aussi après 1' appari- tion de la surface supérieure des premiers motifs, une étape de dépôt d'une couche métallique, en surface de la première couche diélectriquer cette couche métallique présentant des motifs interconnectés avec les premiers motifs du premier niveau par le moyen des ouvertures dans la première couche diélectrique, et isolés des seconds motifs du premier niveau par cette première couche diélectrique.
2. Procédé selon la revendication 1, caractérisé en ce que lesdites régions d'interconnexion sont définies sur des plots dont la surface supérieure atteint le premier niveau.
3. Procédé selon l'une des revendications 1 ou 2 caractérisé en ce que l'on forme une ou plusieurs marches entre les troisièmes motifs du second niveau et leur région d'interconnexion respective, la surface supérieure de la (des) marche(s) étant à un niveau intermédiaire entre le premier et le second niveau e#t les premières lignes conductrices suivant les pentes munies de(s) marche(s).
4. Procédé selon l'une des revendications 1 à 3, caractérisé en ce que l'épaisseur Hd de la première couche diélectrique est choisie, en fonction de l'épaisseur Hm des premiers motifs et de la différence HQ entre lesdites seconde et première épaisseurs de la seconde couche diélectrique, pour répondre à la condition
Hd = H2 (Hm-H2)-1 et le rapport S de la vitesse de gravure de la première couche diélectrique sur la vitesse de gravure de la seconde couche diélectrique, rapport encore appelé sélectivité, est choisi pour répondre à la condition
S = (Hd - Hm) H#-1 > 1 avec Hd > Hm, et en ce que l'épaisseur de la seconde couche diélectrique est choisie sensiblement de la valeur donnée par la relation
HQ = k.Hm2 (W2-W1) (W1+Hm)-1 (W2+ Hm)-1 où W1 et W2 sont respectivement les dimensions latérales des premiers motifs et seconds motifs et où k est une constante qui dépend du matériau de la seconde couche diélectrique.
5. Procédé selon l'une des revendications 1 à 4, caractérisé en ce que la ou les dimensions faibles desdits premiers motifs sont soit inférieures à soit environ égales à la moitié des dimensions mesurées parallèlement au substrat desdits seconds motifs et éventuellement des autres dimensions mesurées parallèlement au substrat desdits premiers motifs.
6. Procédé selon l'une des revendications 1 à 5, caractérisé en ce que la seconde couche diélectrique est choisie parmi les résines polymérisables et les laques photosensibles, et en ce que la première couche diélectrique est choisie parmi la silice (SiO2) et le nitrure de silicium (Si3N4).
7. Procédé selon l'une des revendications 1 à 6, caractérisé en ce que la hauteur des premiers motifs est supérieure ou égale à la hauteur des seconds motifs.
8. Procédé selon l'une des revendications 1 à 7 caractérisé en ce que les motifs sont des éléments de composant actif.
9. Procédé selon la revendication 8, caractérisé en ce que les premiers motifs sont des émetteurs d'un transistor bipolaire, et les troisièmes motifs sont sa base ou son collecteur.
10. Procédé selon l'une des revendications 1 à 7, caractérisé en ce que les premiers motifs sont des lignes d'interconnexion ou des tronçons de telles lignes.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8912263A FR2652201A1 (fr) | 1989-09-19 | 1989-09-19 | Procede de realisation d'un circuit integre incluant des etapes pour realiser des interconnexions entre des motifs realises a des niveaux differents. |
| US07/446,506 US5006485A (en) | 1988-12-09 | 1989-12-04 | Method of manufacturing an intergrated circuit including steps for forming interconnections between patterns formed at different levels |
| DE68922474T DE68922474T2 (de) | 1988-12-09 | 1989-12-04 | Verfahren zum Herstellen einer integrierten Schaltung einschliesslich Schritte zum Herstellen einer Verbindung zwischen zwei Schichten. |
| EP89203064A EP0372644B1 (fr) | 1988-12-09 | 1989-12-04 | Procédé de réalisation d'un circuit intégré incluant des étapes pour réaliser des interconnexions entre des motifs réalisés à des niveaux différents |
| JP1319038A JP2798452B2 (ja) | 1988-12-09 | 1989-12-11 | 異なるレベルで形成されたパターン間に相互接続を形成する段階を含む集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8912263A FR2652201A1 (fr) | 1989-09-19 | 1989-09-19 | Procede de realisation d'un circuit integre incluant des etapes pour realiser des interconnexions entre des motifs realises a des niveaux differents. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2652201A1 true FR2652201A1 (fr) | 1991-03-22 |
Family
ID=9385627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8912263A Pending FR2652201A1 (fr) | 1988-12-09 | 1989-09-19 | Procede de realisation d'un circuit integre incluant des etapes pour realiser des interconnexions entre des motifs realises a des niveaux differents. |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2652201A1 (fr) |
Citations (4)
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| EP0100166A2 (fr) * | 1982-07-24 | 1984-02-08 | Fujitsu Limited | Dispositif semi-conducteur comprenant une structure à connexion |
| US4541169A (en) * | 1984-10-29 | 1985-09-17 | International Business Machines Corporation | Method for making studs for interconnecting metallization layers at different levels in a semiconductor chip |
| EP0155668A2 (fr) * | 1984-03-20 | 1985-09-25 | Harris Corporation | Procédé d'attaque par plasma utilisant une couche auxiliaire non-planaire |
| DE3443793A1 (de) * | 1984-11-30 | 1986-06-12 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum kontaktieren von halbleiterbauelementen |
-
1989
- 1989-09-19 FR FR8912263A patent/FR2652201A1/fr active Pending
Patent Citations (4)
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| 3EME SYMPOSIUM INTERNATIONAL SUR LA GRAVURE SECHE ET LE DEPOT PLASMA EN MICROELECTRONIQUE, Cachan, 26-29 novembre 1985, pages 79-83; A. SCHILTZ et al.: "Procédés de planarisation par gravure grande vitesse" * |
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